WO2015161450A1 - 锁存器和d触发器 - Google Patents

锁存器和d触发器 Download PDF

Info

Publication number
WO2015161450A1
WO2015161450A1 PCT/CN2014/075966 CN2014075966W WO2015161450A1 WO 2015161450 A1 WO2015161450 A1 WO 2015161450A1 CN 2014075966 W CN2014075966 W CN 2014075966W WO 2015161450 A1 WO2015161450 A1 WO 2015161450A1
Authority
WO
WIPO (PCT)
Prior art keywords
latch
voltage
switch
state
effect transistor
Prior art date
Application number
PCT/CN2014/075966
Other languages
English (en)
French (fr)
Inventor
缪向水
李祎
周亚雄
徐荣刚
赵俊峰
张树杰
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为技术有限公司 filed Critical 华为技术有限公司
Priority to KR1020167032106A priority Critical patent/KR20160145744A/ko
Priority to JP2016564069A priority patent/JP2017524274A/ja
Priority to CN201480000526.8A priority patent/CN105210150B/zh
Priority to EP14890156.4A priority patent/EP3125248A4/en
Priority to PCT/CN2014/075966 priority patent/WO2015161450A1/zh
Publication of WO2015161450A1 publication Critical patent/WO2015161450A1/zh
Priority to US15/331,209 priority patent/US20170040982A1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type

Definitions

  • Embodiments of the present invention relate to digital circuit technologies, and in particular, to a latch and a D flip-flop. Background technique
  • Latch is a pulse-level sensitive memory cell circuit that changes state at a specific input pulse level. Latching is to temporarily store the signal to maintain a certain level state.
  • the main function of the latch is the buffer.
  • the typical latch logic is the D flip-flop circuit.
  • the D flip-flop generally adopts a master-slave structure, by cascading two latches (Latch), then, two The latches apply the opposite clock signal to implement the function of the flip-flop.
  • CMOS Complementary Metal Oxide Semiconductor
  • the latch implemented by the CMOS circuit is not only complicated in structure, but also the circuit realized by the CMOS process is volatile. Therefore, when the circuit is powered down, the operating state of the circuit before power down will not be saved.
  • latch and D flip-flop applications increase, there is an urgent need for latches to maintain the device's operating state before power-down after the device is powered down. Therefore, for non-volatile latches and D-triggering The demand for devices is gradually increasing. Summary of the invention
  • Embodiments of the present invention provide a latch and a D flip-flop that can maintain the operating state of the circuit before power down in the event of power loss.
  • a first aspect of the present invention provides a latch comprising: a switch, a resistive memory, a voltage dividing circuit, and a voltage converter;
  • the first end of the switch is used to input a control signal, and the control signal is used to control whether the switch is in an on state or an off state;
  • the second end of the switch is an input end of the latch
  • a third end of the switch is connected to a positive pole of the resistive memory, a first end of the voltage dividing circuit, and an input end of the voltage converter; a negative pole of the resistive memory is connected to a control power source, The second end of the voltage dividing circuit is grounded, and the output of the voltage converter is the output of the latch
  • the voltage converter is configured to output an output signal of the latch according to an input signal of the latch when the switch is in an on state, wherein an output signal of the latch and the latch The input signal of the device remains the same;
  • the resistive memory is configured to cooperate with the voltage dividing circuit to make the output signal of the latch when the switch is in an off state when the switch is changed from an on state to an off state.
  • the output signal of the latch remains the same when the switch is in the on state.
  • the resistive memory when the switch is in an on state, according to a voltage of the control power source and an input signal of the latch a difference in voltage, the resistive memory is further configured to exhibit a resistance state;
  • the resistive memory is further configured to maintain the resistance state, so that the voltage of the voltage dividing circuit satisfies a preset condition, so that the switch is at The output signal of the latch when the off state is in line with the output signal of the latch when the switch is in an on state.
  • the voltage dividing circuit when the resistive memory maintains the resistance state, the voltage dividing circuit
  • the voltage is (R / (R m + R)) * V m , where R is the resistance of the voltage dividing circuit, and R m is the resistance of the resistive memory in the first configuration, V m is the control voltage power source, said first configuration comprises a high resistance state or low resistance state.
  • the voltage converter is configured to: if the voltage of the voltage dividing circuit is not less than a voltage Converting a threshold, converting a voltage of the voltage dividing circuit to a high level, and converting a voltage of the voltage dividing circuit to a low level if a voltage of the voltage dividing circuit is less than the voltage switching threshold;
  • the voltage conversion threshold satisfies the following condition: (R/ + R ⁇ Vm V th (R/(R+R ml )) V m , V th is the voltage conversion threshold, and R ml is the resistance of the resistive memory at low resistance
  • the resistance of the state is the resistance of the resistive memory in the high resistance state.
  • the switch in conjunction with the first aspect of the present invention and the first to third possible implementations of the first aspect, in a fourth possible implementation of the first aspect of the present invention, includes a field effect transistor, the field a gate of the effect transistor for inputting the control signal, a drain of the field effect transistor being an input end of the latch, a source of the field effect transistor and the resistive memory respectively The positive terminal, the first end of the voltage dividing circuit is connected to the input end of the voltage converter.
  • the field effect transistor comprises a P-type field effect transistor or an N-type field effect transistor.
  • the voltage dividing circuit includes a voltage dividing resistor.
  • a second aspect of the present invention provides a D flip-flop comprising at least two latches according to any one of claims 1-7, the at least two latches including a first latch and a second latch Saver, where:
  • An output end of the first latch is an input end of the second latch
  • a first end of the switch of the first latch and a first end of the switch of the second latch are for inputting a control signal, wherein the switch of the first latch and the second lock
  • the switch of the register is not in an on state under the control of the control signal
  • the second end of the switch of the first latch is an input end of the D flip-flop
  • An output of the voltage converter of the second latch is an output of the D flip-flop.
  • the switch of the first latch when the switch of the first latch is a P-type field effect transistor, the switch of the second latch An N-type field effect transistor; or
  • the switch of the first latch is an N-type field effect transistor
  • the switch of the second latch is a P-type field effect transistor.
  • the present embodiment provides a latch and a D flip-flop, the latch being composed of a switch, a resistive memory, a voltage dividing circuit, and a voltage converter.
  • the voltage converter can output an output signal of the latch according to an input signal of the latch, and the output signal is consistent with the input signal.
  • the switch is turned from the on state to the off state, the output of the latch and the switch are in an on state when the switch is in an off state by the resistive memory and the voltage dividing circuit The signal remains consistent. Therefore, in the case of power failure, the operating state of the circuit before power-down can be maintained, and a non-volatile latch function can be realized.
  • the latch provided by the embodiment of the invention achieves non-volatility, and because of the use of fewer components, the circuit structure is simple, the circuit area is reduced, and the compatibility with the existing CMOS process can be improved.
  • Figure 1 is a schematic diagram of the volt-ampere characteristic curve of the resistive memory
  • FIG. 2 is a schematic structural diagram of a circuit of a latch according to an embodiment of the present invention.
  • FIG. 3 is a timing diagram of the latch shown in Figure 2;
  • FIG. 4 is a schematic structural diagram of a circuit of another latch according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of a circuit of another latch according to an embodiment of the present disclosure.
  • FIG. 6 is a schematic structural diagram of a circuit of a D flip-flop according to an embodiment of the present invention.
  • Figure 7 is a timing diagram of the D flip-flop shown in Figure 6;
  • FIG. 8 is a schematic structural diagram of a circuit of another D flip-flop according to an embodiment of the present invention
  • FIG. 9 is a schematic structural diagram of a circuit of a D flip-flop according to an embodiment of the present invention.
  • Resistive random-access memory is a kind of resistance of a material of a resistive memory in a high-resistance state and a low-resistance state according to a voltage applied to a resistive memory. Change, thereby opening or blocking the current flow channel, and using this property to store memory of various information.
  • 1 is a schematic diagram of a volt-ampere characteristic curve of a resistive memory. As can be seen from FIG. 1, when the forward voltage applied across the resistive memory is not less than the first resistive threshold, the resistive memory is from a high resistance state.
  • the low resistance state is changed, and when the negative voltage applied across the resistive memory is not greater than the second resistance threshold V 2 , the resistive memory changes from a low resistance state to a high resistance state.
  • the resistive value of the first threshold value is greater than 0V and not greater than the control power supply voltage V m
  • the resistive value of the second threshold value is not less than V 2 -V m and less than 0V, - ⁇ "1 and the voltage V m of absolute The values are equal, but the polarity of the voltage is reversed.
  • the resistive memory is in a resistive state. Change to store logic "0" and "1". For example, when the resistive memory is in a low-impedance state, the latch stores a logic 1 and when the resistive memory is in a high-impedance state, the latch stores a logic zero. Of course, the latch can also store a logic 0 when the resistive memory is in a low-impedance state, and the latch stores a logic 1 when the resistive memory is in a high-impedance state.
  • the latch of this embodiment includes: a switch 11, a resistive memory 12, a voltage dividing circuit 13, and a voltage conversion. 14.
  • the first end of the switch 1 1 is used for inputting a control signal, and the second end of the switch 1 1 is an input end of the latch for inputting an input signal (V:N), and the third end of the switch 1 1 is respectively
  • the positive terminal of the resistive memory 12 and the first terminal of the voltage dividing circuit 13 are connected to the input terminal of the voltage converter 14.
  • the negative terminal of the resistive memory 12 is connected to the control power supply 15, and the second terminal of the voltage dividing circuit 13 is grounded, and the output terminal of the voltage converter 14 is the output terminal of the latch.
  • the voltage converter 14 When the switch 11 is in an on state, the voltage converter 14 is configured to output an output signal of the latch according to an input signal of the latch, wherein an output signal of the latch is consistent with an input signal of the latch ;
  • the resistive memory 12 is used to cooperate with the voltage dividing circuit 13 to make the output signal of the latch and the switch 11 in the off state when the switch 11 is in the off state.
  • the output signal of the latch remains the same in the on state.
  • the switch 11 mainly controls the on and off of the switch by the magnitude of the voltage, and any of the existing switches can be used.
  • the switch 11 can be a voltage controlled switch such as a field effect transistor.
  • This embodiment does not limit the implementation form of the switch 11.
  • the switch 11 when the switch 11 is a field effect transistor, the gate of the field effect transistor can be used to input a control signal, and the drain of the field effect transistor can be an input end of the input signal of the latch.
  • the source of the field effect transistor is connected to the positive terminal of the resistive memory M, the first terminal of the voltage dividing circuit, and the input terminal of the voltage converter, respectively.
  • the field effect transistor may specifically be a P-type field effect transistor or an N-type field effect transistor.
  • the resistive memory 12 when the switch 11 is in the on state, the resistive memory 12 is specifically configured to exhibit a resistance state according to the difference between the voltage of the control power source 15 and the voltage of the input signal.
  • the input terminal voltage of the voltage converter 14 is the input signal of the latch, and the voltage converter 14 can output the output signal of the latch according to the input signal to make the latch The output signal is consistent with the input signal.
  • the resistive memory 12 when the switch 11 is changed from the on state to the off state, the resistive memory 12 is further configured to maintain the resistance state of the resistive memory 12 when the switch is in the on state.
  • the voltage of the voltage circuit 13 satisfies a preset condition so that the output signal of the latch coincides with the output signal when the switch 11 is in the on state.
  • the resistive memory 12 when the switch 11 is changed from the on state to the off state, the resistive memory 12 maintains the resistance state.
  • the voltage of the voltage dividing circuit 13 is (R / (R m + R) ) * V m .
  • R is the resistance of the voltage dividing circuit 13
  • R m is the resistance of the resistive memory 12 in the first configuration
  • V m is the voltage of the control power source 15, and the first configuration may be a high impedance state or Low resistance state. If the voltage of the voltage dividing circuit 13 is not less than the voltage switching threshold, the voltage converter 14 can convert the voltage of the voltage dividing circuit 13 to a high level.
  • the voltage converter 14 can convert the voltage of the voltage dividing circuit 13 to a low level.
  • the voltage conversion threshold needs to satisfy the following condition: (R / ( R + R ⁇ ) ) V m ⁇ V th ( R / ( R + R ml ) ) V m , where V th is the voltage
  • the conversion threshold, R ml is the resistance of the resistive memory 12 in the low resistance state, and the resistance of the resistive memory 12 in the high resistance state.
  • the first end of the voltage dividing circuit 13 is connected to the third end of the switch 11, and the second end of the voltage dividing circuit 13 is grounded.
  • the voltage dividing circuit 13 may be a voltage dividing resistor.
  • the voltage dividing circuit 13 may be a voltage dividing resistor or a plurality of series voltage dividing resistors. This embodiment does not limit the specific implementation form of the voltage dividing circuit 13.
  • the specific implementation form of the voltage converter 14 is not limited.
  • the voltage converter 14 is used to convert the input voltage to a standard high level or low level when the input voltage satisfies a preset condition. For example, if the high level of the voltage converter 14 is 5V and the low level is 0V, the voltage converter 14 can convert the input voltage to a high level of 5V or a low level of 0V.
  • the voltage V m provided by the control power source 15 needs to satisfy the following conditions: When the voltage applied across the resistive memory 12 is -V m , the resistive memory 12 is made to have a high resistance. In the state, when the voltage applied across the resistive memory 12 is V DD -V m , the resistive memory 12 is rendered in a low resistance state.
  • V DD is the voltage of the input signal of the latch, and the input signal of the latch can be provided by the circuit power supply.
  • V m can be supplied from the power supply circuit, when the ⁇ "1 provided by the circuit power supply, the power supply circuit after converting the V DD V m is supplied to the resistive memory 12.
  • the voltage V m of the control power source 15 also needs to satisfy the following conditions: When the control signal changes from a high level to a low level The level, that is, when the switch 11 is turned from the on state to the off state, the voltage v m does not change the resistance state of the resistive memory 12. That is to say, when the switch 11 is turned from the on state to the off state, the input voltage V m does not change the resistive memory 12 from the high resistance state to the low resistance state, nor does the resistive memory 12 be low. The resistance state becomes a high resistance state. In this manner, the resistive memory 12 is capable of maintaining the resistive state exhibited by the resistive memory 12 when the switch 11 is turned on.
  • V tow (R ml / (R+R ml ) ) V m
  • R ml the resistance value of the resistive memory 12 in the low resistance state
  • R the resistance value of the voltage dividing circuit 13
  • V m the control power source 15 Voltage.
  • the value of V tow should satisfy the following condition: The value of V tow does not cause the resistive memory 12 to change from a low resistance state to a high resistance state.
  • the voltage division on the resistive memory 12 is V when the switch 11 is turned from the on state to the off state.
  • High (R ⁇ / (R+R ⁇ ) )V m , which is the resistance value of the resistive memory 12 in the high resistance state
  • R is the resistance value of the voltage dividing circuit 13
  • V m is the voltage of the control power source 15.
  • V high needs to satisfy the following conditions: The value of V high does not cause the resistive memory 12 to change from a high resistance state to a low resistance state during the latching process.
  • Fig. 3 is a timing chart of the latch shown in Fig. 2. The operation of the latch provided by the embodiment will be specifically explained below with reference to Figs. 2 and 3.
  • the falling edge of the latch is effectively taken as an example.
  • the voltage of the input signal is represented by V DD , for example, the voltage applied to the positive pole of the resistive memory 12 is V DD , and at this time, if the control power source 15 is in the resistive type
  • the negative voltage of the memory 12 is applied with a voltage of 0.5 V DD , and then the forward bias applied across the resistive memory 12 is 0.5 V DD .
  • the first threshold of the resistive memory 12 is 2.5V across the resistive memory 12, and is applied to the resistive memory 12 The voltage at the terminal is not less than the first resistance threshold.
  • the resistive memory 12 is placed in a low impedance state.
  • the voltage of the voltage dividing circuit 13 is equal to the voltage of the input signal V IN , and the voltage of the voltage dividing circuit 13 is at a high level. If the voltage conversion threshold of the voltage converter 14 is, for example, 2V, then the input voltage of the voltage converter 14 is greater than the voltage conversion threshold, and the voltage converter 14 can convert the input voltage to a high level, that is, when the latch inputs a high level, the lock
  • the memory stores logic 1.
  • the voltage of the voltage dividing circuit 13 is (R / (R m + R) ) * V m , and the resistive memory 12 at this time Keeping the low resistance state, R m is small, the voltage of the voltage dividing circuit 13 is approximately V m , the voltage of the voltage dividing circuit 13 is not less than the voltage switching threshold, and the voltage converter 14 converts the voltage of the voltage dividing circuit 13 into a high level.
  • the output signal of the latch is consistent with the output when the switch 11 is in the on state. Therefore, when the switch 11 is changed from the on state to the off state, the latch can maintain the output signal when the switch 11 is in the on state.
  • V:N 0
  • V DD 5V
  • V 2 ⁇ 1.5V
  • the bias applied across the resistive memory 12 is -0.5.
  • V DD the offset across the resistive memory 12 is not greater than the second resistive threshold V 2
  • the resistive memory 12 is placed in a high impedance state.
  • the voltage of the voltage dividing circuit 13 is equal to the voltage (0V) of the input signal V IN .
  • the input voltage of the voltage converter 14 is also 0V, and the input voltage of the voltage converter 14 is less than the voltage conversion threshold, the voltage.
  • the latch stores a logic 0 when the latch is input low.
  • the voltage of the voltage dividing circuit 13 is (R/(R m + R)) *V m , R m is large, the voltage of the voltage dividing circuit 13 is approximately 0, the input voltage of the voltage converter 14 is less than the voltage conversion threshold, and the voltage converter 14 will output a low level, thereby making the latch
  • the output signal is consistent with the output when the switch 11 is in the on state. According to this manner, when the switch 11 is changed from the on state to the off state, the latch can maintain the output signal when the switch 11 is in the on state.
  • VlN 0, the latch output is low, and the latch remains low after CLK goes low.
  • the above working principle of the latch is described by taking the falling edge of the latch as an example.
  • the latch can also be valid on the rising edge.
  • the working principle when the rising edge of the latch is valid is similar to that when the falling edge is valid. Let me repeat.
  • the input signal of the latch is V DD
  • the power of the power source is controlled.
  • the voltage is 0.5 V DD as an example. It can be understood that the input signal is not necessarily V DD , and the voltage of the control power supply is not necessarily 0.5 V DD , as long as the input signal and the voltage of the control power supply satisfy the resistance state of the resistive memory. Change can be.
  • the latch of this embodiment is composed of a switch, a resistive memory, a voltage dividing circuit, and a voltage converter.
  • the voltage converter can output the output signal of the latch according to the input signal of the latch, and the output signal is consistent with the input signal.
  • the resistive memory is used to cooperate with the voltage dividing circuit to make the switch output signal and the switch in the on state when the switch is in the off state.
  • the output signals of the registers are kept consistent, thus achieving a non-volatile latching function.
  • the latch provided by this embodiment achieves non-volatility, and because it uses fewer components, the circuit structure is simple, the circuit area is reduced, and the CMOS process is well compatible.
  • FIG. 4 is a schematic diagram of a circuit structure of another latch according to an embodiment of the present invention.
  • the switch 11 is implemented by a field effect transistor, and the voltage is divided.
  • Circuit 13 is implemented using a resistor.
  • the latch provided in this embodiment includes: a field effect transistor S, a resistive memory M, a voltage dividing resistor R, and a voltage converter.
  • the gate of the field effect transistor S is used for inputting a control signal
  • the drain of the field effect transistor S is an input end of the latch
  • the source of the field effect transistor S is respectively connected with the positive electrode of the resistive memory M and a voltage dividing resistor R.
  • the first end is connected to the input end of the voltage converter
  • the negative terminal of the resistive memory M is connected to the control power supply
  • the second end of the voltage dividing resistor R is grounded
  • the output end of the voltage converter is the output end of the latch.
  • the working principle of the latch provided in this embodiment can be referred to the description of the embodiment shown in FIG. 2, and details are not described herein again.
  • the latch of this embodiment is composed of a field effect transistor, a resistive memory, a resistor and a voltage converter. Since only four devices are used, this embodiment is compared to the prior art latches.
  • the latch structure is simpler, lower cost, and has a smaller circuit area. It is compatible with existing CMOS processes and can improve the integration of existing logic circuits.
  • FIG. 5 is a schematic structural diagram of a circuit of a latch according to an embodiment of the present invention. The difference between the embodiment and the embodiment shown in FIG. 4 is: In this embodiment, the voltage converter is implemented by two field effect transistors. Referring to FIG. 5, the latch of this embodiment includes: a field effect transistor S1, a resistive memory M, a voltage dividing resistor 1, a field effect transistor S2, and a field effect transistor S3.
  • Field effect transistor S2 and field effect transistor S3 together form a voltage converter, field effect transistor S2 and field effect crystal
  • the polarity of the body tube S3 is reversed, that is, when the field effect transistor S2 uses an N-type field effect transistor, the field effect transistor S3 uses a P-type field effect transistor, when the field effect transistor S2 uses a P-type field effect transistor, and the field effect transistor S3 uses a N-type field effect transistor, and the field effect transistor S3 uses N Type field effect transistor.
  • the gate of the field effect transistor S1 is used for inputting a control signal
  • the drain of the field effect transistor S1 is an input end of the latch
  • the source of the field effect transistor S1 is respectively connected with the positive electrode of the resistive memory M and a voltage dividing resistor R.
  • the first end of the field effect transistor S2 is connected to the gate of the field effect transistor S3.
  • the negative pole of the resistive memory M is connected to the control power supply, and the second end of the voltage dividing resistor R is grounded; the gate of the field effect transistor S2 is connected to the source of the field effect transistor S1, and the source of the field effect transistor S2 is connected to the external power source.
  • the drain of the field effect transistor S2 is the output of the latch
  • the gate of the field effect transistor S3 is connected to the source of the field effect transistor S1
  • the source of the field effect transistor S3 is grounded
  • the drain of the field effect transistor S3 is the latch. The output.
  • the voltage of the circuit causes the field effect transistor S2 to be turned on, the field effect transistor S3 to be turned off, and the latch output to a high level.
  • the voltage of the voltage dividing circuit is (R/(R m +R)) *V m , at this time, the resistive memory M maintains a low resistance state, R m is small, the voltage of the voltage dividing circuit is approximately V m , the voltage of the voltage dividing circuit causes the field effect transistor S2 to be turned on, the field effect transistor S3 is turned off, and the latch still outputs a high level.
  • the voltage of the voltage dividing circuit is equal to the input voltage of the latch, that is, the voltage of the voltage dividing circuit is 0V, the voltage of the voltage dividing circuit causes the field effect transistor S2 to be turned off, the field effect transistor S3 is turned on, and the latch output is low. level.
  • the voltage of the voltage dividing circuit causes the field effect transistor S2 to be turned off, the field effect transistor S3 to be turned on, and the latch still outputs a low level.
  • the working principle of the latch provided in this embodiment can be referred to the description of the embodiment shown in FIG. 2, and details are not described herein again.
  • the latch of this embodiment is composed of three field effect transistors, one resistive memory, and one resistor. Since only five devices are used, the latch of this embodiment is compared to the prior art latch. The structure is simpler and the cost is lower.
  • FIG. 6 is a schematic structural diagram of a circuit of a D flip-flop according to an embodiment of the present invention.
  • the provided D flip-flop is formed by connecting two latches in series with the master-slave structure, and the latch uses the latch shown in FIG.
  • the D flip-flop provided in this embodiment includes: a first latch and a second latch, the first latch includes: a first switch, a resistive memory M1, and a first voltage dividing circuit And the first voltage converter, the second latch comprises: a second switch, a resistive memory M2, a second voltage dividing circuit and a second voltage converter.
  • the output of the first latch acts as an input to the second latch.
  • the first end of the switch of the first latch and the first end of the switch of the second latch are used to input a control signal, wherein the switch of the first latch and the switch of the second latch are at the control signal.
  • the control of the first latch is not turned on, that is, when the switch of the first latch is turned on, the switch of the second latch is turned off, when the switch of the first latch is turned off, the second The latch switch is turned on.
  • the second end of the switch of the first latch is the input end of the D flip-flop, and the output end of the voltage converter of the second latch is the output end of the D flip-flop, that is, the output end of the second voltage converter is D The output of the trigger.
  • FIG. 7 is a timing chart of the D flip-flop shown in FIG. 6.
  • the working principle of the D flip-flop provided by the embodiment is specifically explained below with reference to FIGS. 6 and 7. This embodiment is described by taking the falling edge of the D flip-flop as an example.
  • the switch of the first latch is referred to as a first switch
  • the switch of the second latch is referred to as a second switch.
  • the memory M1 is placed in a low impedance state, and the first voltage converter outputs a high level.
  • the second switch is turned off, the resistive memory M2 is set to a high impedance state, and the second voltage converter outputs a low level, that is, the output of the D flip-flop is at a low level.
  • the D flip-flop of this embodiment is formed by cascading two latches constructed by a resistive memory, and the latching function of the D flip-flop is realized by using the difference of the resistance states of the resistive memory.
  • the solution of the embodiment achieves non-volatility, and because it adopts fewer components, the circuit structure is simple, the circuit area is reduced, and the existing CMOS process is compatible. Improve the integration of existing logic circuits.
  • FIG. 8 is a schematic diagram of a circuit structure of another D flip-flop according to an embodiment of the present invention.
  • the first latch and the second latch The switch is implemented by a field effect transistor, and the voltage dividing circuit is implemented by a resistor.
  • the D flip-flop provided in this embodiment includes: a first latch and a second latch, wherein the first latch includes: a field effect transistor S1, a resistive memory M1, and a voltage divider
  • the second latch comprises: a field effect transistor S2, a resistive memory M2, a voltage dividing resistor R2 and a second voltage converter.
  • the gate of the field effect transistor S1 is used for inputting a control signal
  • the drain of the field effect transistor S1 is an input terminal of the D flip-flop
  • the output end of the first voltage converter is connected to the drain of the field effect transistor S2
  • the field effect transistor S2 is The gate is used to input a control signal
  • the second voltage converter is an output of the D flip-flop.
  • the field effect transistor S1 is a P-type field effect transistor
  • the field effect transistor S2 is an N-type field effect transistor
  • the field effect transistor S2 is a P-type field effect transistor.
  • the working principle of the D flip-flop provided in this embodiment can be referred to the description of the embodiment shown in FIG. 6, and details are not described herein again.
  • the D flip-flop of this embodiment uses fewer devices than the prior art
  • the D flip-flop, the D flip-flop structure of this embodiment is simpler and lower in cost.
  • FIG. 9 is a schematic diagram of a circuit structure of still another D flip-flop according to an embodiment of the present invention.
  • the difference between the embodiment and the embodiment shown in FIG. 8 is: in this embodiment, the first voltage conversion and the second voltage converter are respectively This is achieved by two field effect transistors. Referring to FIG.
  • the D flip-flop of this embodiment includes: a first latch and a second latch, wherein the first latch includes: a field effect transistor S1, a resistive memory M1, and a voltage dividing resistor R1
  • the field effect transistor S2 and the field effect transistor S3, the field effect transistor S2 and the field effect transistor S3 constitute a first voltage converter
  • the second latch comprises: a field effect transistor S4, a resistive memory M2, a voltage dividing resistor R2
  • the field effect transistor S4 and the field effect transistor S5, the field effect transistor S4 and the field effect transistor S5 constitute a second voltage converter.
  • the field effect transistor Sl the field effect transistor S2, and the field effect transistor S5 can be used.
  • the N-type field effect transistor, the field effect transistor S3, the field effect transistor S4, and the field effect transistor S6 use a P-type field effect transistor.
  • the field effect transistor Sl, the field effect transistor S2, and the field effect transistor S5 may employ a P-type field effect transistor
  • the field effect transistor S3, the field effect transistor S4, and the field effect transistor S6 may employ an N-type field effect transistor.
  • the working principle of the D flip-flop provided in this embodiment can be referred to the description of the embodiment shown in FIG. 6, and details are not described herein again.
  • the D flip-flop of this embodiment uses fewer devices while implementing the nonvolatile latching function. Compared with the D flip-flop of the prior art, the D flip-flop structure of the embodiment is simpler and the cost is also Lower.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例提供一种锁存器和D触发器，所述锁存器包括：开关、阻变式存储器、分压电路和电压转换器，当所述开关处于导通状态时，所述电压转换器用于根据所述锁存器的输入信号输出所述锁存器的输出信号，其中，所述输出信号与所述输入信号保持一致；当所述开关由导通状态变为断开状态时，所述阻变式存储器用于与所述分压电路配合以使所述开关处于断开状态时所述锁存器的输出信号与所述开关处于导通状态时所述锁存器的输出信号保持一致，从而实现了非易失的锁存功能。由于本发明实施例中的锁存器采用了较少的元器件，电路结构简单，电路面积减小，能够提高现有逻辑电路的集成度。

Description

锁存器和 D触发器
技术领域
本发明实施例涉及数字电路技术， 尤其涉及一种锁存器和 D触发器。 背景技术
锁存器 (Latch)是一种对脉冲电平敏感的存储单元电路， 可以在特定输入 脉冲电平作用下改变状态。 锁存， 就是把信号暂存以维持某种电平状态。 锁 存器的最主要作用是缓存， 典型的锁存器逻辑电路是 D触发器电路， D触发 器一般采用主从式结构， 通过将两个锁存器 （Latch) 级联， 然后， 对两个锁 存器施加相反的时钟信号， 实现触发器的功能。
现有的锁存器大多是采用互补金属氧化物半导体 （Complementary Metal Oxide Semiconductor, 简称 CMOS ) 工艺实现， CMOS电路实现的锁存器不 仅结构复杂， 并且由于 CMOS工艺实现的电路为易失性的， 因此， 当电路掉 电后， 电路在掉电前的工作状态将无法保存。 随着锁存器和 D触发器应用的 增加，迫切需要锁存器能够在设备断电后也能保持设备在掉电前的工作状态， 因此， 对非易失性的锁存器和 D触发器的需求逐渐增强。 发明内容
本发明实施例提供一种锁存器和 D触发器， 能够在掉电的情况下， 依然 保持电路在掉电前的工作状态。
本发明第一方面提供一种锁存器， 包括： 开关、 阻变式存储器、 分压电 路和电压转换器；
其中， 所述开关的第一端用于输入控制信号， 所述控制信号用于控制所 述开关处于导通状态或断开状态；
所述开关的第二端为所述锁存器的输入端；
所述开关的第三端与所述阻变式存储器的正极、 所述分压电路的第一端 和所述电压转换器的输入端连接； 所述阻变式存储器的负极连接控制电源， 所述分压电路的第二端接地， 所述电压转换器的输出端为所述锁存器的输出 当所述开关处于导通状态时， 所述电压转换器用于根据所述锁存器的输 入信号输出所述锁存器的输出信号， 其中， 所述锁存器的输出信号与所述锁 存器的输入信号保持一致；
当所述开关由导通状态变为断开状态时， 所述阻变式存储器用于与所述 分压电路配合以使所述开关处于断开状态时所述锁存器的输出信号与所述开 关处于导通状态时所述锁存器的输出信号保持一致。
结合本发明第一方面， 在本发明第一方面的第一种可能的实现方式中， 当所述开关处于导通状态时， 根据所述控制电源的电压和所述锁存器的输入 信号的电压的差值， 所述阻变式存储器还用于呈现阻态；
当所述开关由导通状态变为断开状态时， 所述阻变式存储器， 还用于保 持所述阻态， 使所述分压电路的电压满足预设条件， 以使所述开关处于断开 状态时所述锁存器的输出信号与所述开关处于导通状态时所述锁存器的输出 信号保持一致。
结合本发明第一方面的第一种可能的实现方式， 在本发明第一方面的第 二种可能的实现方式中， 当所述阻变式存储器保持所述阻态时， 所述分压电 路的电压为 (R/(Rm+R))*Vm， 其中， R为所述分压电路的阻值， Rm为所述阻变 式存储器在所述第一组态的阻值， Vm为所述控制电源的电压， 所述第一组态 包括高阻态或低阻态。
结合本发明第一方面的第二种可能的实现方式， 在本发明第一方面的第 三种可能的实现方式中， 所述电压转换器， 用于如果所述分压电路的电压不 小于电压转换阈值， 将所述分压电路的电压转换为高电平， 如果所述分压电 路的电压小于所述电压转换阈值， 将所述分压电路的电压转换为低电平； 其中， 所述电压转换阈值满足以下条件： （R/ +R^ Vm Vth (R/(R+Rml))Vm, Vth为所述电压转换阈值， Rml为所述阻变式存储器在低阻态 的阻值， 为所述阻变式存储器在高阻态的阻值。
结合本发明第一方面以及第一方面的第一种至第三种可能的实现方式， 在本发明第一方面的第四种可能的实现方式中，所述开关包括场效应晶体管， 所述场效应晶体管的栅极用于输入所述控制信号， 所述场效应晶体管的漏极 为所述锁存器的输入端， 所述场效应晶体管的源极分别与所述阻变式存储器 的正极、 所述分压电路的第一端和所述电压转换器的输入端连接。 结合本发明第一方面的第四种可能的实现方式， 在本发明第一方面的第 五种可能的实现方式中， 所述场效应晶体管包括 P型场效应晶体管或 N型场 效应晶体管。
结合本发明第一方面以及第一方面的第一种至第五种可能的实现方式， 在本发明第一方面的第六种可能的实现方式中，所述分压电路包括分压电阻。
本发明第二方面提供一种 D触发器， 包括至少两个如权利要求 1-7任意 一项所述的锁存器， 所述至少两个锁存器包括第一锁存器和第二锁存器， 其 中：
所述第一锁存器的输出端为所述第二锁存器的输入端；
所述第一锁存器的开关的第一端与所述第二锁存器的开关的第一端用于 输入控制信号， 其中， 所述第一锁存器的开关与所述第二锁存器的开关在所 述控制信号的控制下不会均处于导通状态；
所述第一锁存器的开关的第二端为所述 D触发器的输入端；
所述第二锁存器的电压转换器的输出端为所述 D触发器的输出端。
结合本发明第二方面， 在本发明第二方面的第一种可能的实现方式中， 当所述第一锁存器的开关为 P型场效应晶体管时， 所述第二锁存器的开关为 N型场效应晶体管； 或
当所述第一锁存器的开关为 N型场效应晶体管时， 所述第二锁存器的开 关为 P型场效应晶体管。
本实施例提供了一种锁存器和 D触发器， 该锁存器由开关、 阻变式存储 器、 分压电路和电压转换器构成。 当开关导通时， 所述电压转换器可以根据 锁存器的输入信号输出锁存器的输出信号， 该输出信号与该输入信号保持一 致。 当开关由导通状态变为断开状态时， 通过所述阻变式存储器与分压电路 配合以使开关处于断开状态时所述锁存器的输出信号与开关处于导通状态时 的输出信号保持一致。 从而能够在掉电的情况下， 依然保持电路在掉电前的 工作状态， 实现非易失性的锁存功能。 并且， 本发明实施例提供的锁存器在 实现非易失性的同时， 由于其采用了较少的元器件， 使得电路结构简单， 电 路面积减小，与现有 CMOS工艺兼容的同时能够提高现有逻辑电路的集成度。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对 实施例或现有技术描述中所需要使用的附图作一简单地介绍。
图 1本阻变式存储器的伏安特性曲线示意图；
图 2为本发明实施例提供的一种锁存器的电路结构示意图；
图 3为图 2所示的锁存器的时序图；
图 4为本发明实施例提供的另一种锁存器的电路结构示意图；
图 5为本发明实施例提供的又一种锁存器的电路结构示意图；
图 6为本发明实施例提供的一种 D触发器的电路结构示意图；
图 7为图 6所示的 D触发器的时序图；
图 8为本发明实施例提供的另一种 D触发器的电路结构示意图； 图 9为本发明实施例提供的又一种 D触发器的电路结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本 发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、完整地描述。 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。
在介绍本发明实施例的技术方案之前， 首先介绍一下阻变式存储器。 阻 变式存储器（Resistive random-access memory, 简称 RRAM)是一种根据施加 在阻变式存储器上的电压的不同， 使阻变式存储器的材料的电阻在高阻态和 低阻态间发生相应变化， 从而开启或阻断电流流动通道， 并利用这种性质储 存各种信息的内存。 图 1为阻变式存储器的伏安特性曲线示意图， 从图 1可 以看出， 当施加在阻变式存储器两端的正向电压不小于第一阻变阈值 时， 阻变式存储器从高阻态变为低阻态， 当施加在阻变式存储器两端的负向电压 不大于第二阻变阈值 V2时， 阻变式存储器从低阻态变为高阻态。 其中， 第一 阻变阈值 的值大于 0V且不大于控制电源提供的电压 Vm， 第二阻变阈值 V2的值不小于 -Vm且小于 0V， -¥„1与 Vm的电压绝对值相等， 但是电压的极 性相反。
基于上述阻变式存储器的特性， 本发明实施例中通过控制阻变式存储器 两端的电压， 达到控制阻变式存储器阻态的目的， 通过阻变式存储器阻态的 变化来存储逻辑 "0 "和 " 1 " 。 例如当阻变式存储器为低阻态时， 锁存器存 储逻辑 1， 当阻变式存储器为高阻态时， 锁存器存储逻辑 0。 当然， 也可以在 阻变式存储器为低阻态时， 锁存器存储逻辑 0， 当阻变式存储器为高阻态时， 锁存器存储逻辑 1。
图 2为本发明实施例提供的一种锁存器的电路结构示意图，如图 2所示， 本实施例的锁存器包括： 开关 11、 阻变式存储器 12、 分压电路 13和电压转 换器 14。
其中， 开关 1 1的第一端用于输入控制信号， 开关 1 1的第二端为锁存器 的输入端， 用于输入输入信号 （V:N) ， 开关 1 1的第三端分别与阻变式存储 器 12的正极、分压电路 13的第一端和电压转换器 14的输入端连接。 阻变式 存储器 12的负极连接控制电源 15， 分压电路 13的第二端接地， 电压转换器 14的输出端为锁存器的输出端。
当开关 11处于导通状态时， 电压转换器 14用于根据锁存器的输入信号 输出该锁存器的输出信号， 其中， 该锁存器的输出信号与该锁存器的输入信 号保持一致；
当开关 11 由导通状态变为断开状态时， 阻变式存储器 12用于与分压电 路 13配合以使开关 1 1处于断开状态时所述锁存器的输出信号与开关 11处于 导通状态时所述锁存器的输出信号保持一致。
本实施例中， 开关 11主要通过电压的大小来控制开关的导通和断开， 可 以采用现有的任意一种开关。例如，开关 11可以为场效应晶体管等压控开关。 本实施例并不对开关 11的实现形式进行限制。 在本发明实施例中， 当开关 11为场效应晶体管时， 场效应晶体管的栅极可以用于输入控制信号， 场效应 晶体管的漏极可以为锁存器的输入信号的输入端。 场效应晶体管的源极分别 与阻变式存储器 M的正极、 分压电路的第一端和电压转换器的输入端连接。 场效应晶体管具体可以采用 P型场效应晶体管或 N型场效应晶体管。
在一种情形下， 当开关 11处于导通状态时， 阻变式存储器 12具体用于 根据控制电源 15的电压和输入信号的电压的差值呈现阻态。 在开关 11处于 导通状态的情形下， 电压转换器 14的输入端电压即为锁存器的输入信号， 电 压转换器 14可以根据输入信号输出该锁存器的输出信号，使锁存器的输出信 号与输入信号保持一致。 在另一种情形下， 当开关 11由导通状态变为断开状态时， 阻变式存储器 12还用于保持所述阻变式存储器 12在开关处于导通状态时的阻态， 使分压 电路 13的电压满足预设条件， 以使锁存器的输出信号与开关 11处于导通状 态时的输出信号保持一致。
具体的， 在本发明实施例中， 当开关 11由导通状态变为断开状态时， 阻 变式存储器 12保持该阻态。 在阻变式存储器保持该阻态时， 分压电路 13的 电压为 （R/(Rm+R) ) *Vm。 其中， R为分压电路 13的阻值， Rm为阻变式存储 器 12在该第一组态的阻值， Vm为控制电源 15的电压， 该第一组态可以为高 阻态或低阻态。 如果分压电路 13 的电压不小于电压转换阈值， 电压转换器 14可以将分压电路 13的电压转换为高电平。 如果分压电路 13的电压小于电 压转换阈值， 电压转换器 14可以将分压电路 13的电压转换为低电平。 在本 发明实施例中， 电压转换阈值需要满足以下条件： （R/ ( R+R^ ) )Vm^Vth ( R/ ( R+Rml) )Vm， 其中， Vth为该电压转换阈值， Rml为阻变式存储器 12 在低阻态的阻值， 为阻变式存储器 12在高阻态的阻值。
在本发明实施例中， 分压电路 13的第一端与开关 11的第三端连接， 分 压电路 13的第二端接地。 分压电路 13可以为分压电阻， 例如， 分压电路 13 可以为一个分压电阻， 也可以由多个串联的分压电阻构成。 本实施例不对分 压电路 13的具体实现形式进行限制。
在本实施例中， 也不对电压转换器 14的具体实现形式进行限制， 电压转 换器 14用于当输入电压满足预设条件时，将该输入电压转换为标准的高电平 或低电平。 例如， 若电压转换器 14的高电平为 5V, 低电平为 0V， 则电压转 换器 14可以将输入电压转换为高电平 5V或低电平 0V。
需要说明的是， 在本发明实施例中， 控制电源 15提供的电压 Vm需满足 以下条件： 施加在阻变式存储器 12两端电压为 -Vm时， 使阻变式存储器 12 呈现高阻态， 当施加在阻变式存储器 12两端的电压为 VDD-Vm时， 使阻变式 存储器 12呈现低阻态。 其中， VDD为锁存器的输入信号的电压， 锁存器的输 入信号可以由电路电源提供。 当然， Vm也可以由该电路电源提供， 当 ¥„1由 该电路电源提供时， 该电路电源将 VDD转换为 Vm之后提供给阻变式存储器 12。
控制电源 15的电压 Vm还需满足以下条件： 当控制信号由高电平变为低 电平， 即开关 11由导通状态变为断开状态时， 电压 vm不会使阻变式存储器 12的阻态发生变化。 也就是说， 开关 11由导通状态变为断开状态时， 输入 电压 Vm不会使阻变式存储器 12由高阻态变为低阻态， 也不会使阻变式存储 器 12由低阻态变为高阻态。 根据这种方式， 阻变式存储器 12能够保持开关 11导通时阻变式存储器 12呈现的阻态。 具体来说， 若开关 11处于导通状态 时， 阻变式存储器 12呈现的阻态为低阻态， 则当开关 11由导通状态变为断 开状态， 阻变式存储器 12两端的分压为 Vtow= (Rml/ (R+Rml) )Vm， Rml为阻 变式存储器 12低阻态时的阻值， R为分压电路 13的阻值， Vm为控制电源 15 的电压。 Vtow的值应该满足以下条件： Vtow的值不会使得阻变式存储器 12由 低阻态变为高阻态。 若当开关 11处于导通状态时， 阻变式存储器 12呈现的 阻态为高阻态， 则当开关 11由导通状态变为断开状态时， 阻变式存储器 12 上的分压为 Vhigh= (R^/ (R+R^) )Vm， 为阻变式存储器 12高阻态时的 阻值， R为分压电路 13的阻值， Vm为控制电源 15的电压。 Vhigh需要满足以 下条件： Vhigh的值不会使得阻变式存储器 12在锁存过程中由高阻态变为低阻 态。
图 3为图 2所示的锁存器的时序图， 下面参照图 2和图 3具体解释本实 施例提供的锁存器的工作原理。
本实施例以锁存器下降沿有效为例进行说明， 当控制信号为高电平， 该 控制信号可以为时钟信号 CLK， g卩 CLK=1时， 开关 11导通， 如果锁存器的 输入信号为高电平， 即 VIN=1， 该输入信号的电压例如用 VDD表示， 则施加 在阻变式存储器 12的正极的电压为 VDD， 此时若通过控制电源 15在阻变式 存储器 12的负极施加 0.5VDD的电压， 那么施加在阻变式存储器 12两端的正 向偏置为 0.5VDD。
例如， 当 CLK=1， VIN=1时， 假设 VDD=5V， 阻变式存储器 12的第一阈 值 则阻变式存储器 12的两端的电压为 2.5V, 施加在阻变式存储器 12两端的电压不小于第一阻变阈值 阻变式存储器 12被置为低阻态。 此 时， 分压电路 13的电压等于输入信号 VIN的电压， 分压电路 13的电压为高 电平。 若电压转换器 14的电压转换阈值例如为 2V, 那么电压转换器 14的输 入电压大于电压转换阈值， 电压转换器 14可以将输入电压转换为高电平， 即 锁存器输入高电平时， 锁存器存储逻辑 1。 当控制信号由高电平变为低电平， 即 CLK=0， V l时， 分压电路 13的 电压为 （R/(Rm+R) ) *Vm， 此时阻变式存储器 12保持低阻态， Rm很小， 分压 电路 13的电压近似为 Vm， 分压电路 13的电压不小于电压转换阈值， 电压转 换器 14将分压电路 13的电压转换为高电平，锁存器的输出信号与开关 11处 于导通状态时的输出保持一致。因此，当开关 11由导通状态变为断开状态时， 锁存器能够保持开关 11处于导通状态时的输出信号。
当 CLK=1， V:N=0,VDD=5V， V2=-1.5V时，即锁存器的输入信号为低电平， 施加在阻变式存储器 12两端的偏置为 -0.5VDD， 阻变式存储器 12两端的偏置 不大于第二阻变阈值 V2， 阻变式存储器 12被置为高阻态。 此时， 分压电路 13 的电压等于输入信号 VIN的电压 （0V) ， 根据这种方式， 电压转换器 14 的输入电压也为 0V， 则电压转换器 14的输入电压小于电压转换阈值， 电压 转换器 14将输入电压转换为低电平， g卩 V!N=0时， 锁存器输出低电平。 通过 上述描述可知， 当锁存器输入低电平时， 锁存器存储逻辑 0。
当控制信号由高电平变为低电平， 即 CLK=0， VIN=0时， 由于阻变式存 储器 12依然保持高阻态， 分压电路 13的电压为 （R/(Rm+R)) *Vm， Rm很大， 分压电路 13的电压近似为 0,则电压转换器 14的输入电压小于电压转换阈值， 电压转换器 14将输出低电平， 从而使得锁存器的输出信号与开关 11处于导 通状态时的输出保持一致。根据这种方式， 当开关 11由导通状态变为断开状 态时， 锁存器能够保持开关 11处于导通状态时的输出信号。
通过上述的描述可知， 当 CLK=0时， 锁存器可以保持开关 11处于导通 状态时的输出值， 即锁存器表现为保持状态。 如图 3所示， 在第一个下降沿 时， CLK为高电平， VIN=1， 锁存器输出为高电平， 在 CLK变为低电平后， 锁存器保持高电平时刻时输出值， 即保持高电平。 同理， 在第二个下降沿时， VlN=0， 锁存器输出为低电平， 在 CLK变为低电平后， 锁存器保持低电平。 在第三个下降沿时 V!N=0， 锁存器输出为低电平， 在 CLK变为低电平后， 锁 存器保持低电平。 在第四个下降沿时 VIN=1， 锁存器输出为高电平， 在 CLK 变为低电平后， 锁存器保持高电平。
上述的锁存器的工作原理是以锁存器下降沿有效为例说明的， 当然锁存 器也可以上升沿有效，锁存器上升沿有效时的工作原理与下降沿有效时类似， 这里不再赘述。 另外， 本实施例以锁存器的输入信号为 VDD， 控制电源的电 压为 0.5 VDD为例进行说明， 可以理解的是输入信号不一定为 VDD， 控制电源 的电压也不一定为 0.5VDD， 只要输入信号和控制电源的电压满足阻变式存储 器的阻态变化即可。
本实施例的锁存器， 由开关、 阻变式存储器、 分压电路和电压转换器构 成。 当开关导通时， 电压转换器可以根据锁存器的输入信号输出锁存器的输 出信号， 该输出信号与该输入信号保持一致。 当开关由导通状态变为断开状 态时， 阻变式存储器用于与分压电路配合以使开关处于断开状态时所述锁存 器的输出信号与开关处于导通状态时所述锁存器的输出信号保持一致， 从而 实现了非易失性的锁存功能。本实施例提供的锁存器在实现非易失性的同时， 由于其采用了较少的元器件， 使得电路结构简单， 电路面积减小， 与现有 CMOS工艺能够很好的兼容。
图 4为本发明实施例提供的另一种锁存器的电路结构示意图， 本实施例 和图 2所示实施例的区别在于： 本实施例中， 开关 11采用一个场效应晶体管 实现，分压电路 13采用电阻实现。如图 4所示，本实施例提供的锁存器包括: 场效应晶体管 S、 阻变式存储器 M、 分压电阻 R和电压转换器。
其中， 场效应晶体管 S的栅极用于输入控制信号， 场效应晶体管 S的漏 极为锁存器的输入端，场效应晶体管 S的源极分别与阻变式存储器 M的正极、 分压电阻 R的第一端和电压转换器的输入端连接，阻变式存储器 M的负极连 接控制电源， 分压电阻 R的第二端接地， 电压转换器的输出端为锁存器的输 出端。
本实施例提供的锁存器的工作原理可参照图 2所示的实施例的描述， 这 里不再赘述。 本实施例的锁存器由一个场效应晶体管、 一个阻变式存储器、 一个电阻和一个电压转换器组成， 由于只使用了四个器件， 相比于现有技术 的锁存器， 本实施例的锁存器结构更加简单、 成本更低、 电路面积更小， 与 现有 CMOS工艺兼容的同时能够提高现有逻辑电路的集成度。
图 5为本发明实施例提供的又一种锁存器的电路结构示意图， 本实施例 和图 4所示实施例的区别在于： 本实施例中， 电压转换器通过两个场效应晶 体管实现。 请参照图 5， 本实施例的锁存器包括： 场效应晶体管 Sl、 阻变式 存储器 M、 分压电阻1、 场效应晶体管 S2和场效应晶体管 S3。 场效应晶体 管 S2和场效应晶体管 S3共同构成电压转换器，场效应晶体管 S2和场效应晶 体管 S3的极性相反， 也就是说当场效应晶体管 S2采用 N型场效应晶体管， 场效应晶体管 S3采用 P型场效应晶体管， 当场效应晶体管 S2采用 P型场效 应晶体管， 场效应晶体管 S3采用 N型场效应晶体管。
其中， 场效应晶体管 S1的栅极用于输入控制信号， 场效应晶体管 S1的 漏极为锁存器的输入端， 场效应晶体管 S1的源极分别与阻变式存储器 M的 正极、 分压电阻 R的第一端、 场效应晶体管 S2的栅极和场效应晶体管 S3的 栅极连接。阻变式存储器 M的负极连接控制电源，分压电阻 R的第二端接地; 场效应晶体管 S2的栅极与场效应晶体管 S1 的源极连接， 场效应晶体管 S2 的源极与外部电源连接， 场效应晶体管 S2的漏极为锁存器的输出端， 场效应 晶体管 S3的栅极与场效应晶体管 S1的源极连接，场效应晶体管 S3的源极接 地， 场效应晶体管 S3的漏极为锁存器的输出端。
本实施例中， 电压转换器的工作原理具体为： 当 CLK=1， VIN=1时， 阻 变式存储器 M呈现低阻态， 分压电路的电压等于输入信号 VIN的电压， 分压 电路的电压使得场效应晶体管 S2导通， 场效应晶体管 S3关断， 锁存器输出 高电平。 当控制信号由高电平变为低电平， 即 CLK=0， VIN=1时， 分压电路 的电压为 （R/(Rm+R)) *Vm， 此时阻变式存储器 M保持低阻态， Rm很小， 分 压电路的电压近似为 Vm,分压电路的电压使得场效应晶体管 S2导通， 场效应 晶体管 S3关断， 锁存器仍输出高电平。
当 CLK=1， VIN=0时， 阻变式存储器 M呈现高阻态。 分压电路的电压等 于该锁存器的输入电压， 即分压电路的电压为 0V, ， 分压电路的电压使得场 效应晶体管 S2关断， 场效应晶体管 S3导通， 锁存器输出低电平。 当控制信 号由高电平变为低电平， 即 CLK=0， VIN=0时， 由于阻变式存储器 M依然保 持高阻态， Rm很大， 分压电路的电压为 （R/(Rm+R) ) *Vm近似为 0， 分压电 路的电压使得场效应晶体管 S2关断， 场效应晶体管 S3导通， 锁存器仍然输 出低电平。
本实施例提供的锁存器的工作原理可参照图 2所示的实施例的描述， 这 里不再赘述。 本实施例的锁存器由三个场效应晶体管、 一个阻变式存储器、 一个电阻组成， 由于只使用了五个器件， 相比于现有技术的锁存器， 本实施 例的锁存器结构更加简单， 成本也更低。
图 6为本发明实施例提供的一种 D触发器的电路结构示意图， 本实施例 提供的 D触发器由两个锁存器采用主从结构串联而成， 锁存器采用图 2所示 的锁存器。 如图 6所示， 本实施例提供的 D触发器包括： 第一锁存器和第二 锁存器， 第一锁存器包括： 第一开关、 阻变式存储器 Ml、 第一分压电路和第 一电压转换器， 第二锁存器包括： 第二开关、 阻变式存储器 M2、 第二分压电 路和第二电压转换器。
在本发明实施例中， 第一锁存器的输出端作为第二锁存器的输入端。 第 一锁存器的开关的第一端与第二锁存器的开关的第一端用于输入控制信号， 其中， 第一锁存器的开关与第二锁存器的开关在该控制信号的控制下不会均 处于导通状态， 也就是说当第一锁存器的开关导通时， 第二锁存器的开关断 开， 当第一锁存器的开关断开时， 第二锁存器的开关导通。
第一锁存器的开关的第二端为 D触发器的输入端， 第二锁存器的电压转 换器的输出端为 D触发器的输出端， 即第二电压转换器的输出端为 D触发器 的输出端。
图 7为图 6所示的 D触发器的时序图， 下面参照图 6和图 7具体解释本 实施例提供的 D触发器的工作原理。本实施例以 D触发器下降沿有效为例进 行说明。 为了描述方便， 在本发明实施例中将第一锁存器的开关称为第一开 关， 将第二锁存器的开关称为第二开关。
当控制信号为高电平， 该控制信号可以为时钟信号， 即 CLK=1时， 第一 开关导通， 如果 D触发器的输入信号为高电平， g卩 V:N=1， 阻变式存储器 Ml 被置为低阻态， 第一电压转换器输出高电平。 同时， 第二开关断开， 阻变式 存储器 M2被置为高阻态， 第二电压转换器输出低电平， 即 D触发器的输出 为低电平。 当时钟信号由高电平变为低电平， g卩 CLK=0时， 第一开关断开， 阻变式存储器 Ml保持低阻态， 第一电压转换器输出高电平。 同时， 第二开 关导通， 第二锁存器的输入信号为高电平， 即 VIN=1， 阻变式存储器 M2被置 为低阻态， 第二电压转换器输出高电平。 也就是说， 当时钟信号由高电平变 为低电平时， D触发器保持高电平时的输入信号。
当控制信号为高电平， g卩 CLK=1时， 第一开关导通， 如果 D触发器的 输入信号为低电平， 即 V:N=0， 阻变式存储器 Ml被置为高阻态， 第一电压转 换器输出低电平。 由于 CLK=1时第二开关断开， 阻变式存储器 M2被置为高 阻态， 第二电压转换器输出低电平， 即 D触发器的输出为低电平。 当时钟信 号由高电平变为低电平， g卩 CLK=0时， 第一开关由导通状态变为断开状态， 阻变式存储器 Ml保持高阻态， 第一电压转换器输出低电平。 由于 CLK=0时 第二开关导通， 第二锁存器的输入信号为低电平， 即 VIN=0， 阻变式存储器 M2保持高阻态， 第二电压转换器输出低电平。 也就是说， 当时钟信号由高电 平变为低电平时， D触发器保持高电平时的输入信号。
如图 7所示， 当第一个下降沿到来时， V!N=1， D触发器的输出由低电平 变为高电平， 并保持该高电平； 当第二个下降沿到来时， VIN=1， 因此， D触 发器继续保持高电平， 当第三个下降沿到来时， VIN=0， D触发器由高电平变 为低电平， 并保持低电平， 当第四个下降沿到来时， V:N=0， D触发器继续保 持低电平。
本实施例的 D触发器，采用两个由阻变式存储器构建的锁存器级联而成， 利用阻变式存储器的阻态差异和来实现 D触发器的锁存功能。 与现有技术相 比， 本实施例的方案在实现非易失性的同时， 由于其采用了较少的元器件， 使得电路结构简单， 电路面积减小， 与现有 CMOS工艺兼容的同时能够提高 现有逻辑电路的集成度。
图 8为本发明实施例提供的另一种 D触发器的电路结构示意图， 本实施 例和图 6所示实施例的区别在于： 本实施例中， 第一锁存器和第二锁存器的 开关采用一个场效应晶体管实现， 分压电路采用电阻实现。 如图 8所示， 本 实施例提供的 D触发器包括： 第一锁存器和第二锁存器， 其中， 第一锁存器 包括：场效应晶体管 Sl、阻变式存储器 Ml、分压电阻 R1和第一电压转换器， 第二锁存器包括： 场效应晶体管 S2、 阻变式存储器 M2、 分压电阻 R2和第二 电压转换器。
场效应晶体管 S1的栅极用于输入控制信号， 场效应晶体管 S1的漏极为 D触发器的输入端，第一电压转换器的输出端与场效应晶体管 S2的漏极连接， 场效应晶体管 S2的栅极用于输入控制信号， 第二电压转换器为 D触发器的 输出端。本实施例中， 当场效应晶体管 S1为 P型场效应晶体管时， 场效应晶 体管 S2为 N型场效应晶体管； 当场效应晶体管 S1为 N型场效应晶体管时， 场效应晶体管 S2为 P型场效应晶体管。
本实施例提供的 D触发器的工作原理可参照图 6所示的实施例的描述， 这里不再赘述。 本实施例的 D触发器使用了较少的器件， 相比于现有技术的 D触发器， 本实施例的 D触发器结构更加简单， 成本也更低。
图 9为本发明实施例提供的又一种 D触发器的电路结构示意图， 本实施 例和图 8所示实施例的区别在于： 本实施例中， 第一电压转换和第二电压转 换器分别通过两个场效应晶体管实现。 请参照图 9， 本实施例的 D触发器包 括： 第一锁存器和第二锁存器， 其中， 第一锁存器包括： 场效应晶体管 Sl、 阻变式存储器 Ml、 分压电阻 Rl、 场效应晶体管 S2和场效应晶体管 S3， 场 效应晶体管 S2和场效应晶体管 S3组成了第一电压转换器，第二锁存器包括： 场效应晶体管 S4、 阻变式存储器 M2、 分压电阻 R2、 场效应晶体管 S4和场 效应晶体管 S5 ,场效应晶体管 S4和场效应晶体管 S5组成了第二电压转换器。
其中， 场效应晶体管 Sl、 场效应晶体管 S2、 场效应晶体管 S5可以采用
N型场效应晶体管， 场效应晶体管 S3、 场效应晶体管 S4、 场效应晶体管 S6 采用 P型场效应晶体管。 或者， 场效应晶体管 Sl、 场效应晶体管 S2、 场效应 晶体管 S5可以采用 P型场效应晶体管，场效应晶体管 S3、场效应晶体管 S4、 场效应晶体管 S6采用 N型场效应晶体管。
本实施例提供的 D触发器的工作原理可参照图 6所示的实施例的描述， 这里不再赘述。 本实施例的 D触发器在实现了非易失锁存功能的同时， 使用 了较少的器件， 相比于现有技术的 D触发器， 本实施例的 D触发器结构更加 简单， 成本也更低。
需要说明的是， 本申请所提供的实施例仅仅是示意性的。 所属领域的技 术人员可以清楚地了解到， 为了描述的方便和简洁， 在上述实施例中， 对各 个实施例的描述都各有侧重， 某个实施例中没有详述的部分， 可以参见其他 实施例的相关描述。 在本发明实施例、 权利要求以及附图中揭示的特征可以 独立存在也可以组合存在。 在本发明实施例中以硬件形式描述的特征可以通 过软件来执行， 反之亦然。 在此不做限定。

Claims

权 利 要 求 书
1、 一种锁存器， 其特征在于， 包括开关、 阻变式存储器、 分压电路和电 压转换器， 其中：
所述开关的第一端用于输入控制信号， 所述控制信号用于控制所述开关 处于导通状态或断开状态；
所述开关的第二端为所述锁存器的输入端；
所述开关的第三端与所述阻变式存储器的正极、 所述分压电路的第一端 和所述电压转换器的输入端连接； 所述阻变式存储器的负极连接控制电源， 所述分压电路的第二端接地， 所述电压转换器的输出端为所述锁存器的输出 端；
当所述开关处于导通状态时， 所述电压转换器用于根据所述锁存器的输 入信号输出所述锁存器的输出信号， 其中， 所述锁存器的输出信号与所述锁 存器的输入信号保持一致；
当所述开关由导通状态变为断开状态时， 所述阻变式存储器用于与所述 分压电路配合以使所述开关处于断开状态时所述锁存器的输出信号与所述开 关处于导通状态时所述锁存器的输出信号保持一致。
2、 根据权利要求 1所述的锁存器， 其特征在于，
当所述开关处于导通状态时， 根据所述控制电源的电压和所述锁存器的 输入信号的电压的差值， 所述阻变式存储器用于呈现阻态；
当所述开关由导通状态变为断开状态时， 所述阻变式存储器， 还用于保 持所述阻态， 使所述分压电路的电压满足预设条件， 以使所述开关处于断开 状态时所述锁存器的输出信号与所述开关处于导通状态时所述锁存器的输出 信号保持一致。
3、 根据权利要求 2所述的锁存器， 其特征在于：
当所述阻变式存储器保持所述阻态时， 所述分压电路的电压为
(R/(Rm+R))*Vm， 其中， R为所述分压电路的阻值， 1^为所述阻变式存储器在 所述第一组态的阻值， Vm为所述控制电源的电压， 所述第一组态包括高阻态 或低阻态。
4、 根据权利要求 3所述的锁存器， 其特征在于：
所述电压转换器， 用于如果所述分压电路的电压不小于电压转换阈值， 将所述分压电路的电压转换为高电平， 如果所述分压电路的电压小于所述电 压转换阈值， 将所述分压电路的电压转换为低电平；
其中， 所述电压转换阈值满足以下条件： （R^R+R^ Vm Vth (R/(R+Rml))Vm， Vth为所述电压转换阈值， Rml为所述阻变式存储器在低阻态 的阻值， 为所述阻变式存储器在高阻态的阻值。
5、 根据权利要求 1-4中任一项所述的锁存器， 其特征在于， 所述开关包 括场效应晶体管， 所述场效应晶体管的栅极用于输入所述控制信号， 所述场 效应晶体管的漏极为所述锁存器的输入端， 所述场效应晶体管的源极分别与 所述阻变式存储器的正极、 所述分压电路的第一端和所述电压转换器的输入 端连接。
6、 根据权利要求 5所述的锁存器， 其特征在于， 所述场效应晶体管包括 P型场效应晶体管或 N型场效应晶体管。
7、 根据权利要求 1-6中任一项所述的锁存器， 其特征在于， 所述分压电 路包括分压电阻。
8、 一种 D触发器， 其特征在于， 包括至少两个如权利要求 1-7任意一项 所述的锁存器， 所述至少两个锁存器包括第一锁存器和第二锁存器， 其中： 所述第一锁存器的输出端作为所述第二锁存器的输入端；
所述第一锁存器的开关的第一端与所述第二锁存器的开关的第一端用于 输入控制信号， 其中， 所述第一锁存器的开关与所述第二锁存器的开关在所 述控制信号的控制下不会均处于导通状态；
所述第一锁存器的开关的第二端为所述 D触发器的输入端；
所述第二锁存器的电压转换器的输出端为所述 D触发器的输出端。
9、 根据权利要求 8所述的 D触发器， 其特征在于， 当所述第一锁存器 的开关为 P型场效应晶体管时，所述第二锁存器的开关为 N型场效应晶体管; 或
当所述第一锁存器的开关为 N型场效应晶体管时， 所述第二锁存器的开 关为 P型场效应晶体管。
PCT/CN2014/075966 2014-04-22 2014-04-22 锁存器和d触发器 WO2015161450A1 (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020167032106A KR20160145744A (ko) 2014-04-22 2014-04-22 래치 및 d 플립플롭
JP2016564069A JP2017524274A (ja) 2014-04-22 2014-04-22 ラッチ及びｄフリップ・フロップ
CN201480000526.8A CN105210150B (zh) 2014-04-22 2014-04-22 锁存器和d触发器
EP14890156.4A EP3125248A4 (en) 2014-04-22 2014-04-22 Latch and d trigger
PCT/CN2014/075966 WO2015161450A1 (zh) 2014-04-22 2014-04-22 锁存器和d触发器
US15/331,209 US20170040982A1 (en) 2014-04-22 2016-10-21 Latch and D Flip-Flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2014/075966 WO2015161450A1 (zh) 2014-04-22 2014-04-22 锁存器和d触发器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/331,209 Continuation US20170040982A1 (en) 2014-04-22 2016-10-21 Latch and D Flip-Flop

Publications (1)

Publication Number Publication Date
WO2015161450A1 true WO2015161450A1 (zh) 2015-10-29

Family

ID=54331590

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/075966 WO2015161450A1 (zh) 2014-04-22 2014-04-22 锁存器和d触发器

Country Status (6)

Country Link
US (1) US20170040982A1 (zh)
EP (1) EP3125248A4 (zh)
JP (1) JP2017524274A (zh)
KR (1) KR20160145744A (zh)
CN (1) CN105210150B (zh)
WO (1) WO2015161450A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015139207A1 (zh) * 2014-03-18 2015-09-24 华为技术有限公司 阻变存储器逻辑运算阵列的操作方法、装置及设备
WO2016049862A1 (zh) * 2014-09-30 2016-04-07 华为技术有限公司 实现移位运算的电路以及阵列电路
TWI585366B (zh) * 2016-08-23 2017-06-01 新唐科技股份有限公司 計數裝置及計步裝置
EP3613048B1 (en) * 2017-04-20 2021-03-10 King Abdullah University Of Science And Technology Stochastic memristor logic devices
KR102617729B1 (ko) 2018-09-17 2023-12-26 삼성에스디아이 주식회사 릴레이의 동작 상태를 유지시키는 장치 및 이를 포함하는 전자장치
CN111314075B (zh) 2020-02-27 2021-07-16 华为技术有限公司 一种基于运算装置的汉明重量计算方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403042A (zh) * 2010-09-07 2012-04-04 英飞凌科技股份有限公司 基于锁存器的存储器设备
CN103052989A (zh) * 2010-07-30 2013-04-17 高通股份有限公司 锁存电路
CN103490748A (zh) * 2013-06-21 2014-01-01 北京大学深圳研究生院 一种锁存器电路单元及用于显示装置的数据驱动电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917355A (en) * 1997-01-16 1999-06-29 Sun Microsystems, Inc. Edge-triggered staticized dynamic flip-flop with conditional shut-off mechanism
JP5242467B2 (ja) * 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
WO2011011007A1 (en) * 2009-07-23 2011-01-27 Hewlett-Packard Development, Company, L.P. Non-volatile data-storage latch
CN103166602A (zh) * 2011-12-13 2013-06-19 飞思卡尔半导体公司 低功耗的主从触发器
US8780610B2 (en) * 2012-07-27 2014-07-15 Hewlett-Packard Development Company, L.P. Storing data in a non-volatile latch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103052989A (zh) * 2010-07-30 2013-04-17 高通股份有限公司 锁存电路
CN102403042A (zh) * 2010-09-07 2012-04-04 英飞凌科技股份有限公司 基于锁存器的存储器设备
CN103490748A (zh) * 2013-06-21 2014-01-01 北京大学深圳研究生院 一种锁存器电路单元及用于显示装置的数据驱动电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3125248A4 *

Also Published As

Publication number Publication date
CN105210150B (zh) 2017-10-24
EP3125248A1 (en) 2017-02-01
JP2017524274A (ja) 2017-08-24
CN105210150A (zh) 2015-12-30
KR20160145744A (ko) 2016-12-20
US20170040982A1 (en) 2017-02-09
EP3125248A4 (en) 2017-04-05

Similar Documents

Publication Publication Date Title
WO2015161450A1 (zh) 锁存器和d触发器
US8975943B2 (en) Compact level shifter
WO2015192414A1 (zh) 一种非易失性布尔逻辑运算电路及其操作方法
EP2241009B1 (en) Low-swing cmos input circuit
CN101860188B (zh) 开关电源电路
JP2010524303A5 (zh)
US20130154713A1 (en) Voltage level shifter
WO2017128772A1 (zh) 移位寄存单元及驱动方法、移位寄存器、栅极驱动电路和显示装置
TW201036325A (en) Power-on reset circuit
US20180241380A1 (en) Latch circuits and method of operating a latch circuit
JP2014160981A (ja) レベルシフト回路
JP2010232959A (ja) 電子回路
US8836406B2 (en) Voltage level shifter
CN109698688B (zh) 反相器
TWI524672B (zh) 電壓位準轉換器及保持電壓位準轉換器之方法
TWI620418B (zh) 連結至一標準微控制器之作為一整合型週邊設備之類比信號相容互補式金屬氧化物半導體開關
JP4880436B2 (ja) 半導体集積回路および電源装置
US8873213B2 (en) High voltage swing decomposition method and apparatus
CN110601691B (zh) 电平移位电路
JP2015103860A (ja) 電源切替制御回路および電源切替回路
WO2019091375A1 (zh) 具有模/数转换功能的电路及电子设备
KR20130096495A (ko) 반도체 장치의 버퍼 회로
TWI704564B (zh) 記憶體裝置及其電源控制電路
CN219436662U (zh) 电源监测电路、电源管理系统和存储主控芯片
TWI607427B (zh) Source driver circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14890156

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016564069

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2014890156

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2014890156

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 20167032106

Country of ref document: KR

Kind code of ref document: A