CN103052989A

CN103052989A - 锁存电路

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Publication number: CN103052989A
Application number: CN2011800375312A
Authority: CN
Inventors: 金圣克; 刘景昊; 金吉苏; 金正丕; 升·H·康
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2010-07-30
Filing date: 2011-07-25
Publication date: 2013-04-17
Anticipated expiration: 2031-07-25
Also published as: CN103052989B; EP2599084A2; WO2012015754A2; JP5499222B2; US8717811B2; KR101470415B1; US20120026783A1; WO2012015754A3; EP2599084B1; US8406064B2; JP2013539150A; KR20130042589A; US20130182500A1

Abstract

一种非易失性锁存器电路包含一对交叉耦合的反相器、一对基于电阻的存储器元件，以及写入电路，所述写入电路经配置以将数据写入到所述对基于电阻的存储器元件。所述对基于电阻的存储器元件在锁存操作期间与所述对交叉耦合的反相器隔离。感测电路包含第一电流路径，所述第一电流路径包含第一基于电阻的存储器元件和所述感测电路的输出。所述感测电路包含第二电流路径以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流。所述感测电路还可包含n型金属氧化物半导体NMOS晶体管以将步降供应电压提供给所述第一电流路径。

Description

锁存电路

技术领域

本发明大体上涉及锁存电路。

背景技术

技术上的进步已产生更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻重量且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，例如蜂窝式电话和因特网协议(IP)电话的便携式无线电话可经由无线网络传送话音和数据包。此外，许多此类无线电话包含并入其中的其它类型装置。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器和音频文件播放器。

此类便携式计算装置通常包含用于在操作期间接收并保持数据值的锁存器。一些锁存器还可包含非易失性存储元件，所述非易失性存储元件可被存取以在上电后即刻设定所述锁存器的初始状态。具有非易失性存储元件的经改善的锁存电路可提高计算装置的操作。

发明内容

一种锁存电路包含隔离元件以在锁存操作期间将一对交叉耦合的反相器与一对基于电阻的存储器元件隔离。所述锁存电路可包含一对磁性隧道结(MTJ)元件，所述对磁性隧道结元件经由传输门与从属锁存元件隔离。通过将基于电阻的存储器元件与锁存元件隔离，可改善各种性能度量，例如较快的C-Q延迟、较高的过程变化容限，没有由泄漏电流引发的接地升压且没有写入电流下降。一种感测方案可包含在感测电路的上拉部分上和感测电路的下拉部分上提供反馈路径以降低在感测基于电阻的存储器元件的状态时的感测电流。

在一特定实施例中，一种非易失性锁存器电路包含一对交叉耦合的反相器、一对基于电阻的存储器元件和经配置以将数据写入到所述对基于电阻的存储器元件的写入电路。所述对基于电阻的存储器元件在锁存操作期间与所述对交叉耦合的反相器隔离。

在另一特定实施例中，一种感测电路包含第一电流路径，所述第一电流路径包含第一基于电阻的存储器元件和所述感测电路的输出。所述感测电路包含第二电流路径以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流。所述感测电路还包含第一n型金属氧化物半导体(NMOS)晶体管以将步降供应电压提供给所述第一电流路径。

在另一特定实施例中，一种方法包含在写入电路处起始对一对基于电阻的存储器元件的第一写入操作。所述方法包含在锁存操作期间将所述对基于电阻的存储器元件与一对交叉耦合的反相器隔离。

在另一特定实施例中，所述方法包含提供第一电流路径，所述第一电流路径包含第一基于电阻的存储器元件和感测电路的输出。所述第一电流路径被供应有步降电压。所述方法包含提供第二电流路径以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流。

与未在锁存操作期间将基于电阻的存储器元件与锁存元件隔离的锁存电路相比，由锁存电路的所揭示的实施例中的至少一者提供的特定优点可包含以下各者中的一者或一者以上：时钟输入与数据输出(C-Q延迟)之间的较快速的延迟、减小的感测电流、增加的过程变化容限，没有由泄漏电流引发的接地升压，以及没有写入电流降低。

在检视整个申请案后，将明白本发明的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。

附图说明

图1是锁存电路的第一说明性实施例的方框图；

图2是处于保持触发配置中的图1的锁存电路的特定实施例的电路图；

图3是说明多个感测电路的电路图，所述多个感测电路包含可用于图1的锁存电路中的感测电路的特定实施例；

图4是说明图3的感测电路的负载线的符号图；

图5是说明可用于图1的锁存电路中的图3的感测电路的时序操作的符号图；

图6是可用于图1的锁存电路中的写入电路的特定实施例的电路图；

图7是说明处于多个过程条件下的图1的锁存电路的时钟转变-数据输出(C-Q)延迟的符号图；

图8是说明处于多个过程条件下的图1的锁存电路的感测电流的符号图；

图9是说明处于多个过程条件下的图1的锁存电路的感测延迟的符号图；

图10是锁存系统的操作方法的第一说明性实施例的流程图；

图11是锁存系统的操作方法的第二说明性实施例的流程图；

图12是包含锁存电路以在锁存操作期间将MTJ与锁存元件隔离的电子装置的说明性实施例；以及

图13是制造包含锁存电路以在锁存操作期间将MTJ与锁存元件隔离的集成电路装置的方法的说明性实施例。

具体实施方式

参看图1，揭示非易失性锁存电路的第一说明性实施例的方框图且大体上标示为100。锁存电路100包含经由隔离元件104耦合到感测电路106的锁存器102。锁存器102包含一对交叉耦合的反相器120和122。感测电路106耦合到写入电路108。感测电路106包含一对基于电阻的存储器元件110。所述对基于电阻的存储器元件110包含第一基于电阻的存储器元件112(例如，第一磁性隧道结(MTJ))112和第二基于电阻的存储器元件114(例如，第二MTJ)。

锁存器102经配置以接收输入并保持对应于所接收的输入的输出。举例来说，可将锁存器102实施为触发装置的从属存储器，如关于图2所描述。锁存器102可耦合到一个或一个以上输出缓冲器或其它负载元件(未图示)。

隔离元件104经配置以在锁存操作期间将锁存器102与感测电路106电隔离。举例来说，隔离元件104可包含通过门(还被称作传输门)，如图2中所说明。隔离元件104经配置以防止在锁存操作期间在锁存器102处的切换电流干扰所述对基于电阻的存储器元件110的状态。

感测电路106经配置以使得能够基于第一和第二基于电阻的存储器元件112、114的状态将锁存器102设定到特定状态。举例来说，当电路100经历上电事件时，锁存器102可上电到未确定的状态。感测电路106可在上电序列期间电耦合到锁存器102，使得感测电路106的输出将锁存器102的状态设定到已知值，如关于图3所描述。在设定锁存器102的状态之后，可经由隔离元件104在锁存操作期间将所述对基于电阻的存储器元件110与所述对交叉耦合的反相器120和122隔离。

写入电路108包含经配置以将数据写入到所述对基于电阻的存储器元件110的写入电路。举例来说，写入电路108可经配置以接收数据输入且将第一值选择性地写入到第一基于电阻的存储器元件112且将第二值选择性地写入到第二基于电阻的存储器元件114。关于图6描述写入电路108的实例。

在操作中，锁存器电路100可从断电或低电压状态上电。可控制隔离元件104以将感测电路106的输出耦合到第二反相器122的输入。因此，可将锁存器102设定到由存储于所述对基于电阻的存储器元件110处的值确定的初始状态。举例来说，锁存器102可控制总线的驱动器电路，且锁存器102的初始状态可经设定以防止在启动期间与总线的其它驱动器电路冲突。

在将锁存器102设定到初始状态之后，可控制隔离元件104以将所述对基于电阻的存储器元件110与锁存器102隔离(即，电去耦)。在将锁存器102与所述对基于电阻的存储器元件110隔离之后，可执行锁存操作以将输入数据存储于锁存器102处。

通过在锁存操作期间将所述对基于电阻的存储器元件110与锁存器102隔离，与其中在锁存操作期间基于电阻的存储器元件112、114与交叉耦合的反相器120、122包含在一起的设计相比，可减小锁存器102的C-Q延迟。

参看图2，在保持触发配置200中描绘图1的锁存器电路100。保持触发配置200包含锁存器102，锁存器102经配置以作为从属锁存器而操作且经耦合以从主锁存器202接收输入数据。锁存器102经由隔离元件104(说明为通过门(即，第一多路复用器传输门)TGMUX1104)耦合到感测电路106。感测电路106耦合到写入电路108。

主锁存器202包含耦合在数据输入(D)与主电路(INVM1)207的第一反相器的输入之间的通过门205。通过门205经配置以在时钟信号(CLK)具有高值时将数据输入提供给INVM1207，且在CLK具有低值时将INVM1207与数据输入隔离。INVM1207的输出耦合到主电路(INVM2)208的第二反相器的输入。通过门206经配置以在CLK具有高值时将INVM2208的输出与INVM1207的输入隔离以减小与数据输入D的竞争，且在CLK具有低值时将INVM2208的输出耦合到INVM1207的输入以设定主锁存器202的稳定状态。

从属锁存器102包含通过门212，通过门212耦合到从属锁存器(INVS1)120的第一反相器以在CLK为低(即，具有逻辑低值)时将主锁存器202的输出与到INVS1的输入电隔离，且在CLK为高(即，具有逻辑高值)时将主锁存器202的输出电耦合到INVS1的输入。从属锁存器(INVS2)122的第二反相器的输入经由作为第一多路复用器传输门(TGMUX1)104而操作的通过门而选择性地耦合到感测电路106的输出(OUTSC)。INVS2122的输入还经由作为第二多路复用器传输门(TGMUX2)220而操作的通过门而选择性地耦合到INVS1的输出。TGMUX1104和TGMUX2220作为多路复用器而操作，其在感测启用信号(SE)为低时选择从属锁存器输出OUTSL且在SE信号为高时选择感测电路106输出OUTSC。通过门(TGS1)216在CLK为高时将INVS2122的输出与INVS1120的输入选择性地隔离以减小在锁存主锁存器202的输出时的竞争。数据输出Q是由输出缓冲器产生，输出缓冲器是由一对串联耦合的反相器INVQ1和INVQ2222形成且响应于INVS1120的输出(OUTSL)。

感测电路106经由n型晶体管232(例如，n沟道金属氧化物半导体(NMOS)晶体管)耦合到供应电压(VDD)。晶体管232是由SE信号门控且将步降供应电压VDDL提供给感测电路106。感测电路106包含一对基于电阻的存储器元件110，一对基于电阻的存储器元件110包含第一基于电阻的存储器元件(MTJ1)112和第二基于电阻的存储器元件(MTJ2)114。

锁存电路200使用锁存器102和202的主从配置。在图2中，感测电路106与交叉耦合的反相器INVS1120和INVS2122分离以使得能够将感测电路106和锁存器102设计成满足竞争性设计目标。举例来说，大切换电流可使得锁存器102能够快速切换，但穿过感测电路106的电流可受到限制以减小对基于电阻的存储器元件112和114的干扰。可经由隔离元件(TGMUX1)104在锁存操作期间将基于电阻的存储器元件112和114与所述对交叉耦合的反相器120、122隔离。

在操作中，当感测启用(SE)信号具有低逻辑电平(SE=0)且写入启用(WE)信号具有低逻辑电平(WE=0)时，锁存电路200可处于锁存模式中。当从处于锁存模式中的主锁存器202写入数据时，从属锁存器102可使用插入在两个交叉耦合的反相器INVS1120与INVS2122之间的TGS1216来减小主锁存器202中的驱动反相器INVM1207与从属锁存器102中的INVS2122之间的竞争。

当感测启用(SE)信号具有高逻辑电平(SE=1)且WE=0时，从属锁存器102基于感测电路106的输出(OUTSC)而锁存状态。TGMUX1将OUTSC提供给INVS2122的输入，且TGMUX2220将INVS1120的输出与INVS2122的输入电隔离以防止竞争。INVS2122可具有歪斜到逻辑低电平的转移特性，从而意味着INVS2122可在低于VDD的输入电压下切换状态。因此，INVS2122可有效地响应于来自感测电路106的电平移位信号(即，将VDDL作为逻辑高电压，而非VDD)。因此，INVS2122可作为电平转换器而操作以从由来自感测电路106的VDDL电平供应的信号实现全VDD输出电平。

在图2中，时钟-输出(C-Q)延迟可由从TGS2212到从属锁存器102中的一对反相器222的驱动反相器INVQ2形成的路径(即，包含TGS2212、INVS1120、INVQ1和INVQ2的路径)来确定。因为此路径经由TGMUX1104而与基于电阻的存储器元件112和114分离，所以可减小延迟，而不需要强加电流限制以防止对基于电阻的存储器元件112和114的无效写入。可使用比未将锁存反相器与MTJ隔离的锁存器相对大的电流来改善锁存操作。因此，图2中所说明的电路可适合于与高性能、系统芯片(SoC)应用一起使用。

参看图3，揭示描绘感测电路310和320的实例以及图1的感测电路106的说明性实施例的图且大体上标示为300。在感测电路106中，提供步降供应电压(VDDL)的n型晶体管(NHS)232经由通过写入启用(WE)信号门控的p型晶体管(PWE)334而耦合到第一节点(N1)335。感测电路106包含：上拉路径370，其经配置以在高电压电平(例如，VDDL)下选择性地偏置感测电路106的输出(OUTSC246)；以及下拉路径380，其经配置以在低电压电平(例如，接地)下选择性地偏置OUTSC246。

N1335与输出246之间的第一电流路径372包含耦合到以下三个串联耦合的p型晶体管的第一基于电阻的存储器元件112(说明为第一磁性晶体管结(MTJ1)112)：由SE信号的补体门控的晶体管(PSEB)336和由第二节点(N2)339处的电压门控的两个晶体管(PST2)338和(PST1)340。

第二电流路径374对应于上拉反馈路径，所述上拉反馈路径包含经由N2339串联耦合到n型晶体管(NFBPU)344的p型晶体管(PFBPU)342。PFBPU342具有耦合到OUTSC246的栅极，且NFBPU344具有耦合到SE信号的栅极。第二电流路径374可减小在感测电路106的第一操作点处穿过第一MTJ1112的电流。举例来说，当OUTSC246具有低电压时，PFBPU342接通，从而增加N2339处的电压且减小穿过PST2338和PST1340的电流。

OUTSC246与第三节点(N3)之间的第三电流路径376包含三个串联耦合的n型晶体管：由第四节点(N4)351处的电压门控的两个晶体管(NST1)350和(NST2)352以及由SE信号(NSE)354门控的一晶体管。第三电流路径376还包含第二基于电阻的存储器元件114(说明为第二磁性晶体管结(MTJ2)114)。MTJ2114耦合到N3355。N3355经由响应于WE信号的补体的n型晶体管(NWEB)356而耦合到接地。

第四电流路径378对应于下拉反馈路径，所述下拉反馈路径包含经由N4351串联耦合到n型晶体管(NFBPD)360的p型晶体管(PFBPD)358。PFBPD358具有耦合到SE信号的补体(/SE)的栅极，且NFBPD360具有耦合到OUTSC246的栅极。第四电流路径378可减小在感测电路106的第二操作点处穿过第二MTJ2114的电流。举例来说，当OUTSC246具有高电压时，NFBPD360接通，从而降低N4351处的电压且减小穿过NST1350和NST2352的电流。

当不进行感测操作时(/SE=1)，n型晶体管(NIC)362通过将OUTSC246耦合到接地而设定OUTSC246的初始偏置条件。当进行感测操作时(SE=1)，NIC362将OUTSC246与接地隔离，从而使得能够通过上拉路径370和下拉路径380来设定OUTSC246。在锁存操作期间还将电流路径372到378与所述对交叉耦合的反相器120、122(图1到2中展示)隔离。

在操作中，当SE=1且WE=0时，可将锁存电路100置于感测模式中。为了针对MTJ112和114的状态‘0’和状态‘1’找到感测电路106的操作点，可使用负载线分析。可通过根据输出246处的电压VOUTSC测量穿过MTJ1_0、MTJ1_1、MTJ2_0和MTJ2_1的电流(分别为IMTJ1_0、IMTJ1_1、IMTJ2_0和IMTJ2_01)，而获得具有状态‘0’的第一MTJ1112(MTJ1_0)、具有状态‘1’的第一MTJ1112(MTJ1_1)、具有状态‘0’的第二MTJ2114(MTJ2_0)以及具有状态‘1’的第二MTJ2114(MTJ2_1)的I-V特性。可通过将针对上拉路径370的MTJ1_0和MTJ2_1的I-V曲线叠加于针对下拉路径380的MTJ2_0和MTJ2_1的I-V曲线上来确定感测电路106的状态‘0’和状态‘1’的操作点，如图4中所说明。

感测电路310包含分压器结构以感测两个串联连接的MTJ的中间节点电压。感测电路320在两个MTJ之间添加p沟道金属氧化物半导体(PMOS)晶体管和n沟道金属氧化物半导体(NMOS)晶体管以扩大所述两个MTJ之间的有效电阻差。感测电路320可比感测电路310展现出更多的感测裕度和更小的感测电流。为获得较小的感测电流和较大的感测裕度，当MTJ的所存储的值是状态‘0’(或状态‘1’)时，所添加的PMOS可在饱和(或三极管)区中操作，且所添加的NMOS可在三极管(或饱和)区中操作。

在图3中所描绘的感测电路106中，针对上拉路径370使用晶体管PFBPU342和NFBPU344的弱正反馈和针对下拉路径380使用晶体管PFBPD358和NFBPD360的强正反馈可导致低感测电流和大感测裕度。因为与PMOS晶体管相比，下拉路径380可使用更小的NMOS晶体管NST1350、NST2352和NSE354，所以下拉路径380可比上拉路径370更容易受过程变化影响。当漏极到源极的电压(Vds)增加时，过程变化可变得更糟。出于此原因，可通过针对下拉路径380使用强反馈而在高Vds(即，高VOUTSC)下关断晶体管NST1350和NST2352。此实现从属锁存器102处的稳定的电平转换。

另外，可使用低VDD(VDDL)步降电压来减小感测电流。可通过VDD电力轨与感测电路106之间的头开关NMOS晶体管(NHS)232来产生VDDL。另外，可通过使用额外的晶体管堆叠(例如，针对上拉路径370使用PST1340和PST2338，且针对下拉路径380使用NST1350和NST2352)来实现进一步的感测电流减小。

因为MTJ112和114具有非易失性的性质，所以可使用基于MTJ的锁存电路(例如，锁存电路100)实现零待用泄漏电流。不具有图1到2的隔离元件104的锁存电路可能难以同时实现较短的C-Q延迟、较低的感测电流和较高的过程变化容限。另外，不具有隔离元件104的锁存电路可具有若干问题，例如泄漏引发的接地(GND)升压和较高的无效写入可能性。具有隔离元件104的锁存电路100可实现较低的C-Q延迟，且可通过将MTJ112和114与从属锁存器102分离而消除泄漏引发的GND升压。具有隔离元件的锁存电路还可通过使用正反馈、较低的VDD和晶体管堆叠来实现较低的感测电流和较高的过程变化容限。与不具有隔离元件104的锁存电路相比，具有隔离元件104的锁存电路100可具有较低的C-Q延迟和较小的感测电流。

图4是说明比较图3的感测电路的操作条件的负载线图402的符号图。第一和第二操作点406和408分别对应于处于状态“0”和状态“1”的感测电路310。第一和第二操作点410和412分别对应于处于状态“0”和状态“1”的感测电路320。第一和第二操作点414和416分别对应于处于状态“0”和状态“1”的感测电路106。

在图表404中进一步详细地展示感测电路106的操作的若干方面。在感测模式(SE=1)、MTJ1_0426的I-V特性中，当VDDL≤VOUTSC≤VDD时，当MTJ1112处于“0”状态时(MTJ1_0)，穿过MTJ1_0的电流(IMTJ1_0)可为0，因为没有电压施加到MTJ1_0。当PFBPU342的阈值电压(VTH_PFBPU)<VOUTSC<VDDL时，PFBPU342关断，因此没有电流流过PFBPU342。当VOUTSC减小时，施加到MTJ1_0的电压增加，且因此IMTJ1_0增加。当0≤VOUTSC≤VTHPFBPU时，PFBPU342可接通。当VOUTSC减小时，穿过PFBPU342的电流可增加，因为PFBPU342的源极到栅极的电压(VSG_PFBPU)增加，且因此节点N2339(VN2)处的电压增加。此降低了PST1338和PST2340的源极到栅极的电压(VSG_PST1和VSG_PST2)。因此，IMTJ1_0可随着VOUTSC减小而减小。处于“1”状态的MTJ1112(MTJ1_1)可具有与MTJ1_0的I-V特性类似的I-V特性，不同之处在于，当MTJ1_1的电阻(RMTJ1_1)大于MTJ1_0的电阻(RMTJ1__0)时，在相同VOUTSC下穿过MTJ1_1的电流(IMTJ1_1)可小于MTJ1_0。

在感测模式中(SE=1)，MTJ2处于“0”状态(MTJ2_0)中，且可具有如下的I-V特性420。当0≤VOUTSC<NFBPD360的阈值电压(VTH_NFBPD)时，NFBPD360可关断且因此没有电流可流过NFBPD360。当VOUTSC增加时，施加到MTJ2_0的电压可增加，且因此穿过MTJ1_0的电流(IMTJ1_0)也可增加。当VTH_NFBPD≤VOUTSC<NST1350的关断电压(VNOFF)时，NFBPD360可接通。当VOUTSC增加时，穿过NFBPD360的电流可增加，因为NFBPD360的栅极到源极的电压(VGS_NFBPD)增加，且因此节点N4351(VN4)处的电压可减小。此可降低NST1350和NST2352的栅极到源极的电压(VGS_NST1和VGS_NST2)。因此，穿过MTH2_0的电流(IMTJ2_0)可随着VOUTSC增加而减小。当VOUTSC达到VNOFF时，VGS_NST1可变得小于NST1350的阈值电压(VTH_NST1)，因为强反馈可用于下拉路径380。因此，当VNOFF≤VOUTSC≤VDD时，IMTJ2_0可为0。处于“1”状态中的MTJ2114(MTJ2_1)可具有类似于MTJ2_0的I-V特性的I-V特性422，不同之处在于，当MTJ2_1的电阻(RMTJ2_1)大于MTJ2_0的电阻(RMTJ2_0)时，对于大致相同的VOUTSC，穿过MTJ2_1的电流(IMTJ2_1)可小于穿过MTJ2_0的电流(IMTJ2_0)，如图4中所示。

状态‘0’414(状态‘1’416)的操作点可为MTJ1_1424的I-V曲线(MTJ1_0426)与MTJ2_0420的I-V曲线(MTJ2_1422)的交叉点，因为IMTJ1_0(IMTJ1_1)在图4的操作点图表404处可与IMTJ2_1(IMTJ2_0)大致相同。对于状态‘0’可存在两个操作点，这是因为针对下拉路径380比针对上拉路径370更强的反馈引发的低电压使用和非对称的负载曲线。然而，当针对状态‘0’的操作点被正确确定时，两个操作点可能不是问题。当由于设定NMOS晶体管(NIC)362的初始条件而使SE为低时，由于VOUTSC被设定到0V，所以感测操作可在VOUTSC=0伏(V)处开始。因此，两个操作点414和416的较低电压操作点可变为针对状态‘0’的操作点。

图5是说明在图3的感测电路106处的感测操作的时序图。第一信号502对应于感测启用(SE)信号的电压。第二信号504和第三信号506分别对应于针对‘0’状态和针对‘1’状态的感测电路106的输出电压(例如，OUTSC246处的电压(VOUT))。

当感测操作在VOUTSC=0V处开始时，针对状态‘0’的感测速度(由延迟时间Tstate_0508说明)可非常快速。然而，当感测电路106处于状态‘1’时，VOUTSC从0V缓慢增加，如图5中所示，IMTJ1_0可保持高于IMTJ2_1，直到VOUTSC达到VDDL为止，如图4的图表404中所示。因此，当PFBPU342关断时，VN1可去向VDDL，且VN2可去向0V。当NFBPD360接通时，VN3和VN4可变低(接近0V)。此些节点电压可使上拉电阻较低且可使下拉电阻较高。因此，VOUTSC可达到VDDL。因为IMTJ1_0在低VOUTSC下被经由PFBPU342和NFBPU344的反馈显著减小，所以感测电路106的内部节点可缓慢转变，直到电路达到稳定状态为止。因此，针对状态‘1’的感测速度可实质上慢于针对状态‘0’的感测速度。然而，针对状态‘1’的慢感测速度可能不是问题，因为所述感测速度可与唤醒时间比较起来快很多。

虽然可使用额外的晶体管来产生VDDL且减小感测电流，且VDDL操作可使感测电路易受过程变化影响，但图3的感测电路106可具有比常规的感测电路设计更好的变化容限，因为感测电路106的感测结果可主要由上拉路径370与下拉路径380之间的电阻差确定，这与具有由感测路径中的电阻和电容两者影响的感测结果的常规设计形成对比。

感测电路106中的低VDD使用可需要电平转换。举例来说，接收VOUTSC的两个交叉耦合的反相器120和122中的一者可用作使用LO歪斜设计的电平转换器。虽然此可产生DC电流，但DC电流可对整体功率具有极小的影响，因为DC电流仅在感测操作期间才发生。

图6是描绘系统600的电路图，其说明锁存器电路100的写入电路108的进一步细节且说明来自图3的感测电路106的其它电路元件。在系统600中，n型晶体管232耦合到p型晶体管(PWE)334。PWE334耦合到MTJ1112。MTJ1112耦合到PSEB336且耦合到写入电路108中的传输门(TGWR)612。NSE354耦合到TGWR612且耦合到MTJ2114。第二MTJ2114耦合到NWEB356。

Nl335耦合到写入电路108中的第一反相器602的输出。N3355耦合到第二反相器604的输出。PMOS晶体管头开关(PHS)606经配置以将第一反相器602和第二反相器604选择性地耦合到电压供应。NMOS脚开关(NFS)608经配置以将第一反相器602和第二反相器604选择性地耦合到接地。

在操作中，当感测启用信号具有逻辑低值(SE=0)且写入启用信号具有逻辑高值(WE=1)时，系统600可在写入模式中操作。因为可使用双向电流路径将数据(状态‘0’和状态‘1’)写入到MTJ，所以可使用两个写入驱动器。在锁存操作期间且在感测操作期间可使用NFS608和PHS606将写入驱动器与电力轨(VDD和GND)断开。使用两个写入驱动器可产生相反方向的电流，因此可共享脚开关608和头开关606。

因为感测电路106使用低电压供应(例如，VDDL)，所以在写入操作期间可能不可通过使用感测路径(感测电路106的从NHS232穿过MTJ1112和MTJ2114到NWEB356的串行路径)来得到充分的写入电流。因此，使用传输门(TGWR)612的写入路径可插入在MTJ1112与MTJ2114之间以提供低电阻写入路径。因为写入电路108与锁存器电路102分离且与感测电路106分离，所以可减小写入电流降低。

在写入操作期间，当反相器602的输出610为高时(OUTSL=l)，连接到MTJ1112的第一写入驱动器(PMTJ1和NMTJ1)可变为电流吸收器，而其它写入驱动器(PMTJ2和NMTJ2)可变为电流源。MTJ1112的电阻(RMTJ1)可变为低电阻，而MTJ2114的电阻(RMTJ2)可变为高电阻，以将状态T写入到感测电路106。

泄漏减小也可用于写入电路108中。因为写入电路108可基于堆叠结构，所以可抑制显著的泄漏电流。

图7是说明大体上标示为700的锁存系统的性能度量的符号图。图700说明使用45纳米(nm)工艺技术且在标称1.1V的VDD下的不具有隔离元件的锁存电路和具有隔离元件的锁存电路(例如，图1到3和6的锁存电路)中的C-Q延迟。在扇出端数为4(FO4)的负载下，可从时钟信号(CLK)的正沿到输出信号(Q)的负沿测量C-Q延迟。蒙特-卡罗模拟展示，具有隔离元件的锁存电路中的C-Q延迟(平均值+3σ)可比不具有隔离元件的锁存电路小47.4%。此结果可至少部分归因于将MTJ112和114与锁存器电路102隔离。

图8是说明不具有隔离元件的锁存电路和具有隔离元件的锁存电路(例如，图1到3和6的锁存电路)中的感测电流的符号图。可使用负载曲线来估计稳定状态感测电流，例如图4中所说明。归因于恰在启用感测启用(SE)信号后的冲击电流、SE信号与浮动节点之间的耦合效应以及根据反馈效应的转变电流，短峰电流可发生在瞬态响应中，可将峰电流界定为图8中所说明的感测电流。与不具有隔离元件的锁存电路相比，具有隔离元件的锁存电路展示归因于正反馈、低VDD(VDDL)操作和堆叠结构而引起的在蒙特-卡罗模拟中的感测电流(平均值+3σ)的74.4%的减小。

图9是说明不具有隔离元件的锁存电路和具有隔离元件的锁存电路(例如，图1到3和6的锁存电路)中的感测延迟的符号图。

因为针对状态‘1’的感测延迟比针对状态‘0’的感测延迟大得多，所以图9在具有隔离元件的锁存电路与不具有隔离元件的锁存电路之间比较针对状态‘1’的感测延迟。具有隔离元件的锁存电路的感测延迟比不具有隔离元件的锁存电路的感测延迟长得多。具有隔离元件的锁存电路的较长延迟的主要原因可能是经由图3的NIC362和反馈效应将图3的感测电路106初始化为“0”初始电压，如关于图3的感测电路106所描述。

与为数纳秒的感测延迟相比，在其上实施锁存器电路100的系统芯片(SoC)的唤醒时间可花费数百纳秒(ns)到数微秒(μs)。较长的感测延迟可能对SOC的设计没有损害，因为与SoC的唤醒时间相比，感测延迟相对小。

较长的感测延迟的另一潜在问题可与无效写入相关。随着感测延迟增加，临界电流可减小。感测延迟和临界电流可具有对数关系。举例来说，可能需要约10⁶倍的感测延迟来取得1/4的临界电流。与不具有隔离元件的锁存电路相比，具有隔离元件的锁存电路可具有1/4的感测电流，但具有接近十倍的感测延迟。因此，大感测延迟可能不导致无效写入问题。因为归因于低电流感测，所提出的结构具有非常低的无效写入可能性，所以其可适用于垂直MTJ(P-MTJ)实施方案，所述实施方案具有非常良好的可缩放性但可能容易受无效写入影响。较长的感测延迟还可增加能量消耗。然而，具有隔离元件的锁存电路可能仅在唤醒期间执行感测操作。因此，相对于具有隔离元件的锁存电路的总能量消耗，所使用的感测能量的部分是可忽略的。

参看图10，描绘锁存系统的操作方法的第一说明性实施例且大体上标示为1000。所述方法可由锁存系统(例如，图1的锁存电路100)执行。

方法1000可包含在1002处在锁存操作期间将一对基于电阻的存储器元件与一对交叉耦合的反相器隔离。举例来说，在图1中，可在锁存操作期间经由隔离元件104将所述对基于电阻的存储器元件110与交叉耦合的反相器120和122隔离。

在1004处，在进入电力衰退之前，可经由写入操作将锁存器数据写入到基于电阻的存储器元件。举例来说，可起始对所述对基于电阻的存储器元件的第一写入操作。所述对基于电阻的存储器元件可包含第一基于电阻的存储器元件和第二基于电阻的存储器元件。在一特定实施例中，所述对基于电阻的存储器元件可为一对磁性隧道结(MTJ)存储器元件，例如图3的MTJ存储器元件MTJ1112和MTJ2114。

前进到1006，当从电力衰退退出时，基于电阻的存储器元件数据可经由感测操作转移到锁存器。在感测操作期间，可提供第二电流路径以减小在感测电路的第一操作点处沿着第一电流路径穿过第一基于电阻的存储器元件的电流。举例来说，在图3中，当OUTSC246处于低电平时可通过激活PFBPU342而提供第二电流路径374以通过在高电压下偏置PST1338和PST2340的栅极来减小穿过MTJ1112的电流而减小穿过第一电流路径372的电流。可经由第四电流路径提供电流以减小在感测电路的第二操作点处沿着第三电流路径穿过第一基于电阻的存储器元件的电流。举例来说，在图3中，当OUTSC246处于高电平时可通过激活NFBPD360而提供第四电流路径378以通过在低电压下偏置NST1350和NST2352的栅极来减小穿过MTJ2114的电流而减小穿过第三电流路径376的电流。

移动到1008，在经由感测操作将数据转移到锁存器之后，可将所述对基于电阻的存储器元件与所述对交叉耦合的反相器隔离且锁存操作可重新开始。

通过在锁存操作期间将一对基于电阻的存储器元件与锁存器隔离，隔离了用于将数据存储于锁存器中的电流，使其不能影响基于电阻的存储器元件的状态。在电力衰退事件之后，锁存器处的数据可存储于基于电阻的存储器元件处且通过感测操作而恢复。使用反馈路径减小穿过基于电阻的存储器的电流可防止在感测操作期间干扰基于电阻的存储器装置的状态。

参看图11，描绘锁存系统的操作方法的第二说明性实施例且大体上标示为1100。所述方法可由锁存系统(例如，具有图3的写入电路106的图1的锁存电路100)执行。

方法1100可包含在1102处在电力衰退事件之前将锁存器数据存储到基于电阻的存储器元件。举例来说，图1的写入电路108可用于将锁存器102的数据存储于一对基于电阻的存储器元件110处。在1104处，在退出电力衰退事件之后，可起始感测操作以将数据转移到锁存器。举例来说，可控制隔离元件104将感测电路106的输出耦合到锁存器102的反相器122的输入，且可断言感测启用(SE)信号。

在1106处，所述感测操作可包含提供包含第一基于电阻的存储器元件和感测电路的输出的第一电流路径。所述第一电流路径可被供应有步降电压。举例来说，在图3中，第一电流路径372包含MTJ1112和OUTSC246且被供应有由NHS232供应的步降电压VDDL。在1108处，可提供第二电流路径以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流。举例来说，在图3中，当OUTSC246具有低电压时，第二电流路径374可通过增加N2339处的电压来减小穿过MTJ1112的电流。在1110处，可提供包含第二基于电阻的存储器元件的第三电流路径。举例来说，在图3中，第三电流路径376包含MTJ2114。在1112处，可提供第四电流路径以减小在所述感测电路的第二操作点处穿过所述第二基于电阻的存储器元件的电流。举例来说，在图3中，当OUTSC246具有高电压时，第四电流路径378可通过减小N4351处的电压来减小穿过MTJ2114的电流。

在1114处，在感测操作已将基于电阻的存储器元件的数据提供给锁存器之后，可将基于电阻的存储器元件与锁存器隔离，且可执行锁存操作。通过提供反馈路径来减小在电路的操作点处穿过基于电阻的存储器元件的电流，可减小感测电流的量。减小的感测电流可减少电力消耗且减小感测电流干扰基于电阻的存储器元件的状态的可能性。

参看图12，描绘包含经配置以在锁存操作期间隔离MTJ的锁存电路1264的电子装置的特定说明性实施例的方框图且标示为1200。装置1200可为电子装置，例如个人数字助理(PDA)、无线移动装置、计算装置、其它类型的装置，或其任何组合。装置1200包含处理器1212，例如数字信号处理器(DSP)，其包含经配置以在锁存操作期间隔离MTJ的锁存电路1264。举例来说，锁存电路1264可为图1的锁存电路100、图2的保持触发配置200、图3的感测电路106、图6的写入电路108、可根据图11或图12的方法而操作，或其任何组合。

编码器-解码器(CODEC)1210、显示器控制器1211和无线控制器1213耦合到处理器1212。处理器1212还耦合到存储器1232。举例来说，存储器1232可为非暂时性计算机可读媒体，所述非暂时性计算机可读媒体存储处理器指令(未图示)，所述处理器指令可执行以致使处理器1212执行本文所描述的方法中的任一者来控制锁存电路1264的操作。

显示器控制器1211耦合到显示器1228。扬声器1236和麦克风1238可耦合到CODEC1210。

无线控制器1213可耦合到无线天线1242。在一特定实施例中，DSP1212、显示器控制器1211、存储器1232、CODEC1210和无线控制器1213包含于系统级封装或系统芯片装置1222中。在一特定实施例中，输入装置1230和电力供应器1244耦合到系统芯片装置1222。此外，在一特定实施例中，如图12中所说明，显示器1228、输入装置1230、扬声器1236、麦克风1238、无线天线1242及电力供应器1244在系统芯片装置1222外部。然而，显示器1228、输入装置1230、扬声器1236、麦克风1238、无线天线1242和电力供应器1244中的每一者可耦合到系统芯片装置1222的一组件，例如接口或控制器。

图13是用以制造包含用以在锁存操作期间隔离MTJ的锁存电路的电子装置的制造工艺的特定说明性实施例的数据流程图。

前文所揭示的装置和功能性可经设计并配置到存储于计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或所有此些文件可被提供到基于此些文件制造装置的制造处置者。所得产品包括半导体晶片，其随后被切成半导体裸片且封装成半导体芯片。所述芯片随后用于上文所描述的装置中。图13描绘电子装置制造工艺1300的特定说明性实施例。

在制造工艺1300中(例如在研究计算机1306处)接收物理装置信息1302。物理装置信息1302可包含表示半导体装置(例如，图1的电路100)的至少一个物理性质的设计信息。举例来说，物理装置信息1302可包含经由耦合到研究计算机1306的用户接口1304输入的物理参数、材料特性和结构信息。研究计算机1306包含处理器1308，例如耦合到例如存储器1310等计算机可读媒体的一个或一个以上处理核心。存储器1310可存储计算机可读指令，所述计算机可读指令可执行以致使处理器1308转换物理装置信息1302以符合文件格式且产生库文件1312。

在一特定实施例中，库文件1312包含至少一个数据文件，所述至少一个数据文件包含经转换的设计信息。举例来说，库文件1312可包含半导体装置的库，所述半导体装置包含经提供以用于与电子设计自动化(EDA)工具1320一起使用的图1的电路100。

库文件1312可在设计计算机1314处与EDA工具1320结合使用，设计计算机1314包含处理器1317，例如耦合到存储器1318的一个或一个以上处理核心。EDA工具1320可作为处理器可执行指令存储于存储器1318处，以使得设计计算机1314的用户能够使用库文件1312的图1的电路100来设计系统。举例来说，设计计算机1314的用户可经由耦合到设计计算机1314的用户接口1324输入电路设计信息1322。电路设计信息1322可包含表示半导体装置(例如，图1的电路100)的至少一个物理性质的设计信息。为了说明，电路设计性质包含电路设计中特定电路的标识及与其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。

设计计算机1314可经配置以转换设计信息(包含电路设计信息1322)以符合文件格式。为了说明，文件构成可包含以层级格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本标记及关于电路布局的其它信息的数据库二进制文件格式。设计计算机1314可经配置以产生包含经转换的设计信息的数据文件，例如包含描述图1的电路100的信息(除了其它电路或信息之外)的GDSII文件1327。为了说明，数据文件可包含对应于系统芯片(SOC)的信息，所述系统芯片包含图1的电路100且还包含SOC内的额外的电子电路和组件。

可在制造工艺1328处接收GDSII文件1326以根据GDSII文件1326中的经转换的信息来制造图1的电路100。举例来说，装置制造工艺可包含将GDSII文件1326提供给掩模制造商1330以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模1332。掩模1332可在制造工艺期间用于产生一个或一个以上晶片1334，其可经测试且分离成若干裸片，例如代表性裸片1336。裸片1336包含图1的电路100。

可将裸片1336提供给封装工艺1338，在封装工艺1338处，裸片1336被并入到代表性封装1340中。举例来说，封装1340可包含单一裸片1336或多个裸片，例如系统级封装(SiP)布置。封装1340可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。

可例如经由存储于计算机1346处的组件库将关于封装1340的信息分发给各个产品设计者。计算机1346可包含耦合到存储器1310的处理器1348(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器1350处以处理经由用户接口1344从计算机1346的用户接收的PCB设计信息1342。PCB设计信息1342可包含电路板上的经封装的半导体装置的物理定位信息，所述经封装的半导体装置对应于包含图1的电路100的封装1340。

计算机1346可经配置以转换PCB设计信息1342以产生具有数据的数据文件(例如，GERBER文件1352)，所述数据包含电路板上的经封装的半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局，其中经封装的半导体装置对应于包含图1的电路100的封装1340。在其它实施例中，由经转换的PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。

GERBER文件1352可接收于板组装工艺1354处且用于产生根据存储于GERBER文件1352内的设计信息而制造的PCB(例如，代表性PCB1356)。举例来说，GERBER文件1352可被上载到一个或一个以上机器以执行PCB生产工艺的各个步骤。PCB1356可被包含封装1340的电子组件填充以形成代表性印刷电路组合件(PCA)1358。

PCA1358可接收于产品制造工艺1360处且被集成到一个或一个以上电子装置中，例如第一代表性电子装置1362和第二代表性电子装置1364。作为说明性、非限制性实例，第一代表性电子装置1362、第二代表性电子装置1364或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的群组。作为另一说明性、非限制性实例，电子装置1362及1364中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。虽然图1到3中的一者或一者以上可说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可适合地用于包含包含存储器的有效集成电路及用于测试及特性化的芯片上电路的任何装置中。

因此，图1的电路100可被制造、处理且并入到电子装置中，如说明性过程1300中所描述。关于图1到2所揭示的实施例的一个或一个以上方面可包含于各个处理阶段处，例如包含于库文件1312、GDSII文件1326和GERBER文件1352内，以及存储于研究计算机1306的存储器1310、设计计算机1314的存储器1318、计算机1346的存储器1350、用于各个阶段处(例如，板组装工艺1354处)的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模1332、裸片1336、封装1340、PCA1358、例如原型电路或装置(未图示)等其它产品，或其任何组合。尽管描绘了从物理装置设计到最终产品的各个代表性生产阶段，但在其它实施例中可使用更少阶段或可包含额外阶段。类似地，工艺1300可由单一实体执行，或由执行工艺1300的各个阶段的一个或一个以上实体执行。

所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由例如硬件处理器等处理装置执行的计算机软件，或以上两者的组合。上文已大体上在其功能性方面描述了各种说明性组件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是可执行软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但所述实施方案决策不应被解释为导致偏离本发明的范围。

结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或以上两者的组合中。软件模块可驻留于非暂时性存储媒体中，例如随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋力矩转移MRAM(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的存储媒体。示范性存储媒体耦合到处理器，使得处理器可从所述存储媒体读取信息以及将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。

提供对所揭示的实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且可在不偏离本发明的范围的情况下将本文中所界定的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims

1.一种非易失性锁存器电路，其包括：

一对交叉耦合的反相器；

一对基于电阻的存储器元件；以及

写入电路，其经配置以将数据写入到所述对基于电阻的存储器元件，其中所述对基于电阻的存储器元件在锁存操作期间与所述对交叉耦合的反相器隔离。

2.根据权利要求1所述的非易失性锁存器电路，其中所述对基于电阻的存储器元件经由隔离元件与所述对交叉耦合的反相器隔离。

3.根据权利要求1所述的非易失性锁存器电路，其进一步包括感测电路，所述感测电路包括：

第一电流路径，其包括所述对基于电阻的存储器元件的第一基于电阻的存储器元件和所述感测电路的输出；

第二电流路径，其用以减小在所述感测电路的第一操作点处穿过所述对基于电阻的存储器元件的所述第一基于电阻的存储器元件的电流；

第三电流路径，其包括所述对基于电阻的存储器元件的第二基于电阻的存储器元件和所述感测电路的所述输出；以及

第四电流路径，其用以减小在所述感测电路的第二操作点处穿过所述对基于电阻的存储器元件的所述第二基于电阻的存储器元件的电流。

4.一种感测电路，其包括：

第一电流路径，其包括第一基于电阻的存储器元件和所述感测电路的输出；

第二电流路径，其用以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流；

第三电流路径，其包括第二基于电阻的存储器元件和所述感测电路的所述输出；

第四电流路径，其用以减小在所述感测电路的第二操作点处穿过所述第二基于电阻的存储器元件的电流；以及

第一n型金属氧化物半导体NMOS晶体管，其用以将步降供应电压提供给所述第一电流路径。

5.根据权利要求4所述的感测电路，其中所述第一电流路径进一步包括：

多个p型金属氧化物半导体PMOS晶体管。

6.根据权利要求4所述的感测电路，其中所述第二电流路径进一步包括：

p型金属氧化物半导体PMOS晶体管；以及

第二NMOS晶体管。

7.根据权利要求4所述的感测电路，其中所述第一电流路径和所述第二电流路径在锁存操作期间与一对交叉耦合的反相器隔离。

8.根据权利要求7所述的感测电路，其中所述第一电流路径和所述第二电流路径经由通过门与所述对交叉耦合的反相器隔离。

9.一种方法，其包括：

在写入电路处起始对一对基于电阻的存储器元件的第一写入操作，所述对基于电阻的存储器元件包含第一基于电阻的存储器元件和第二基于电阻的存储器元件；以及

在锁存操作期间将所述对基于电阻的存储器元件与一对交叉耦合的反相器隔离。

10.根据权利要求9所述的方法，其中经由通过门将所述对基于电阻的存储器元件与所述交叉耦合的反相器隔离。

11.根据权利要求9所述的方法，其进一步包括经由第二电流路径提供电流以减小在感测电路的第一操作点处经由第一电流路径穿过所述第一基于电阻的存储器元件的电流。

12.根据权利要求11所述的方法，其进一步包括经由第四电流路径提供电流以减小在所述感测电路的第二操作点处经由第三电流路径穿过所述第二基于电阻的存储器元件的电流。

13.一种方法，其包括：

提供包括第一基于电阻的存储器元件和感测电路的输出的第一电流路径，其中通过步降电压供应所述第一电流路径；以及

提供第二电流路径以减小在所述感测电路的第一操作点处穿过所述第一基于电阻的存储器元件的电流。

14.根据权利要求13所述的方法，其中通过耦合到供应电压的第一n型金属氧化物半导体NMOS晶体管来输出所述步降电压。

15.根据权利要求13所述的方法，其中所述第一电流路径进一步包括多个p型金属氧化物半导体PMOS晶体管。

16.根据权利要求13所述的方法，其中所述第二电流路径进一步包括：

PMOS晶体管；以及

第二NMOS晶体管。

17.根据权利要求13所述的方法，其进一步包括提供包含第二基于电阻的存储器元件的第三电流路径。

18.一种设备，其包括：

用于锁存数据的装置；以及

用于将数据写入到一对基于电阻的存储器元件的装置，其中所述对基于电阻的存储器元件在锁存操作期间与所述用于锁存数据的装置隔离。

19.根据权利要求18所述的设备，其中所述对基于电阻的存储器元件经由通过门与所述用于锁存数据的装置隔离。

20.根据权利要求18所述的设备，其进一步包括：

用于提供第一电流路径的装置，所述第一电流路径包含所述对基于电阻的存储器元件的第一基于电阻的存储器元件和感测电路的输出；以及

用于提供第二电流路径以减小在所述感测电路的第一操作点处穿过所述对基于电阻的存储器元件的所述第一基于电阻的存储器元件的电流的装置。