KR101513090B1 - 저전력 파워-온 제어 회로들의 방법들 및 구현 - Google Patents

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Abstract

저전력 파워-온 제어 회로들의 방법들 및 구현이 개시된다. 특정한 실시예에서, 장치는 제 1 전압 서플라이에 의해 전력공급되는 전력 검출기 회로를 포함한다. 적어도 하나의 전압 레벨-시프팅 디바이스가 제 2 전압 서플라이에 커플링되고, 테스트 입력이 전력 검출기 회로에 제공된다. 선택적인 누설 자체-제어 디바이스는, 제 1 서플라이 및 제 2 서플라이와 연관된 원하지 않는 누설 전류들을 감소시킬 수 있다.

Description

저전력 파워-온 제어 회로들의 방법들 및 구현{METHODS AND IMPLEMENTATION OF LOW-POWER POWER-ON CONTROL CIRCUITS}
본 개시는 일반적으로 파워-온 제어 회로들에 관한 것이다.
기술에서의 진보들은 더 작고 더 강력한 컴퓨팅 디바이스들을 초래해 왔다. 예를 들어, 작고 가벼우며 사용자들에 의해 쉽게 운반되는 휴대용 무선 전화들, 개인 휴대 정보 단말들(PDA들) 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들이 현재 존재한다. 더 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 추가로, 많은 이러한 무선 전화들은, 그 안에 통합되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한, 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은, 인터넷에 액세스하는데 이용될 수 있는 웹 브라우져 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능한 명령들을 프로세싱할 수 있다. 따라서, 전자 디바이스는 상당한 컴퓨팅 성능들을 포함할 수 있다.
전자 디바이스는, 서로 통신하도록 설계되는 몇몇 전자 컴포넌트들을 포함할 수 있다. 전자 컴포넌트들 각각은, 패드(pad) 전압 도메인 및 코어(core) 전압 도메인과 같은 복수의 전압 도메인들 중 하나에 대응할 수 있다. 종래의 전압 검출기들은, 코어 전압 도메인이 코어 회로의 동작을 위해 충분한 전압에 있는지 여부를 검출할 수 있다. 그러나, 이러한 종래의 전압 검출기들은 패드 전압 도메인에 의해 전력공급(powering)될 수 있거나, 패드 전압 도메인이 불충분한 전압에 있는 경우 동작불가능일 수 있다. 따라서, 종래의 전압 검출기들은, 패드 전압 도메인이 전력공급되지 않는 동안 코어 전압 도메인이 전력공급되는 상태를 검출하지 못할 수 있다.
저전력 파워-온 제어 회로는 제 1 전압 도메인의 전압 상태를 검출하고, 제 1 전압 도메인의 상태를 나타내는 출력을 제 2 전압 도메인에 상주하는 전자 컴포넌트에 제공하도록 구성될 수 있다. 저전력 파워-온 제어 회로는, 반도체 디바이스의 물리적 인터페이스들이 테스트되는 조인트 테스트 동작 그룹(JTAG; Joint Test Action Group) 경계 스캔과 같은 디버깅 절차 동안 이용될 수 있다. 예를 들어, 반도체 디바이스의 경계 로직과 연관된 패드 전압 서플라이가 JTAG 경계 스캔 동안 충분히 전력공급되는지 여부를 결정하는 것이 바람직할 수 있다. 저전력 파워-온 제어 회로는, 패드 전압 서플라이가 충분히 전력공급되는지 여부를 나타내는 테스트 입력을 제공할 수 있다. 테스트 입력은, 패드 전압 서플라이의 결정된 상태에 따라 경계 로직을 바람직한 상태(예를 들어, 우회 상태)에 배치하기 위해 JTAG 로직(예를 들어, 테스트 액세스 포트(TAP) 제어기)에 리셋 신호를 제공하는데 이용될 수 있다. 저전력 파워-온 제어 회로는 코어 전압 도메인에 의해 전력공급될 수 있고, 따라서, 패드 전압 도메인이 전력을 수신하고 있지 않는 동안 적절한 리셋 신호를 코어 로직에 제공할 수도 있다.
다른 특정한 실시예에서, 장치는 제 1 전압 서플라이에 의해 전력공급된 전력 검출기 회로를 포함한다. 적어도 하나의 전압 레벨-시프팅 디바이스는 제 2 전압 서플라이에 커플링되고, 테스트 입력을 전력 검출기 회로에 제공한다.
다른 특정한 실시예에서, 장치는 전압들을 검출하기 위한 수단을 포함한다. 전압들을 검출하기 위한 수단은 제 1 전압 서플라이에 의해 전력공급된다. 장치는 전압들을 레벨-시프팅(예를 들어, 스텝 다운(stepping down))시키기 위한 수단을 더 포함한다. 전압들을 레벨-시프팅하기 위한 수단은 제 2 전압 서플라이에 커플링되고, 제 2 전압 서플라이에 응답하여 전압들을 검출하기 위한 수단에 테스트 입력을 제공한다.
다른 특정한 실시예에서, 방법은 제 1 전압 서플라이에 의해 전력 검출기 회로에 전력공급하는 단계 및 제 2 전압 서플라이로부터의 전압을 전압 레벨-시프팅 디바이스에서 수신하는 단계를 포함한다. 방법은, 전압 레벨-시프팅 디바이스에 의해 테스트 입력을 전력 검출기 회로에 제공하는 단계를 더 포함한다.
다른 특정한 실시예에서, 파워-온 제어 회로는 코어 전압 서플라이에 커플링된 전력 검출기 회로를 포함한다. 전압 레벨-시프팅 디바이스는 패드 전압 서플라이 및 전력 검출기 회로에 커플링된다. 버퍼 스테이지가 전력 검출기 회로 및 코어 전압 서플라이에 커플링되고, 패드 전압 서플라이의 상태를 나타내는 출력을 제공한다.
다른 특정한 실시예에서, 컴퓨터 판독가능한 유형의(tangible) 매체는 컴퓨터에 의해 실행가능한 명령들을 저장한다. 명령들은, 제 1 전압 서플라이에 의해 전력공급된 전력 검출기 회로가 제 2 전압 서플라이에 커플링된 적어도 하나의 전압 레벨-시프팅 디바이스로부터 테스트 입력을 수신하는지 여부를 결정하기 위해 컴퓨터에 의해 실행될 수 있는 명령들을 포함한다.
다른 특정한 실시예에서, 파워-온 제어 회로는, 코어 전압 서플라이에 커플링된 전력 검출기 회로, 및 패드 전압 서플라이 및 전력 검출기 회로에 커플링된 전압 레벨-시프팅 디바이스를 포함한다. 버퍼 스테이지는 전력 검출기 회로 및 코어 전압 서플라이에 커플링된다. 버퍼 스테이지는, 패드 전압 서플라이의 상태를 나타내는 출력을 제공하도록 구성된다.
개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은, 제 1 전압 도메인이 전력을 수신하고 있지 않은 경우에도 제 1 전압 도메인의 상태가 결정되고 제 2 전압 도메인에 표시될 수 있다는 점이다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특정한 이점은, 예를 들어, 레벨-시프팅 디바이스 또는 선택적인 누설 제어 디바이스의 이용에 의해, 제 1 전압 도메인의 상태를 결정하는 것이 전력 소모를 감소시킬 수 있다는 점이다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특정한 이점은, 시스템 경계 로직과 연관된 전원 레벨을 나타내는 출력을 JTAG 로직 디바이스들에 제공하여, JTAG 로직 디바이스들이 경계 로직을 선택적으로 스캔 또는 우회하게 함으로써, IEEE(Institute of Electrical and Electronics Engineers)에 의해 공표된 표준들, 예를 들어, IEEE 1149.1을 준수한다는 것이다.
본 개시의 다른 양상들, 이점들 및 특징들은, 하기 섹션들: 도면의 간단한 설명, 상세한 설명 및 청구항들을 포함하는 본 출원 전체의 검토 후 명백해질 것이다.
도 1은 파워-온 제어 회로를 포함하는 시스템의 특정한 예시적인 실시예의 도면이다.
도 2는 도 1의 파워-온 제어 회로의 특정한 예시적인 실시예의 회로도이다.
도 3은 도 1의 파워-온 제어 회로의 다른 특정한 예시적인 실시예의 회로도이다.
도 4는 도 1의 파워-온 제어 회로의 다른 특정한 예시적인 실시예의 회로도이다.
도 5는 도 1의 파워-온 제어 회로의 다른 특정한 예시적인 실시예의 회로도이다.
도 6은 파워-온 제어 회로를 포함하는 반도체 디바이스의 특정한 예시적인 실시예의 도면이다.
도 7은 도 2 내지 도 5의 파워-온 제어 회로의 동작과 연관된 타이밍도이다.
도 8은 파워-온 제어 회로의 동작 방법에 대한 특정한 예시적인 실시예의 흐름도이다.
도 9는 파워-온 제어 회로를 포함하는 전자 휴대용 디바이스의 특정한 예시적인 실시예의 도면이다.
도 10은, 파워-온 제어 회로를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정한 예시적인 실시예의 데이터 흐름도이다.
도 1을 참조하면, 파워-온 제어 회로(102)를 포함하는 시스템의 특정한 예시적인 실시예가 개시되고, 개괄적으로 100으로 지정된다. 시스템(100)은 제 1 전압 서플라이(104) 및 제 2 전압 서플라이(108)를 포함한다. 시스템(100)은 또한 파워-온 제어 회로(102)에 커플링된 시스템 로직(112)을 포함한다. 파워-온 제어 회로(102)는 레벨-시프팅 디바이스(116), 전력 검출기 회로(대안적으로 도 1에서는 전력 증가/감소 검출기 회로(120)로 지칭되고 도시됨) 및 선택적인 누설 자체-제어 회로(160)를 더 포함한다.
제 1 전압 서플라이(104)는 전력 또는 전압을 시스템 로직(112)에 공급할 수 있다. 제 1 전압 서플라이(104)는 또한 전력 또는 전압을 전력 검출기 회로(120)에 공급할 수 있다. 제 2 전압 서플라이(108)는 전력 또는 전압을 레벨-시프팅 디바이스(116)에 공급할 수 있다. 제 1 전압 서플라이(104) 및 제 2 전압 서플라이(108)는 일반적으로 임의의 전압 레벨일 수 있다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이(104)는 코어 전압 서플라이이고, 제 2 전압 서플라이(108)는 패드 전압 서플라이이다.
시스템(100)의 다양한 디바이스들은 접지 전압 또는 접지 노드에 커플링될 수 있다. 예를 들어, 시스템 로직(112)은 접지 노드(132)에 커플링될 수 있다. 전력 검출기 회로(120)는 접지 노드(130)에 커플링될 수 있다. 접지 노드(132)는 접지 노드(130)와 동일할 수 있거나 상이할 수 있다(예를 들어, 접지 레벨-시프팅 디바이스들 또는 백-투-백 정전기 방전(ESD) 보호 다이오드들이 접지 노드들(130, 132) 사이에 커플링될 수 있다).
특정한 예시적인 실시예에 따르면, 파워-온 제어 회로(102)는 누설 제어 디바이스(160)를 포함한다. 누설 제어 디바이스(160)는 파워-온 제어 회로(102)에 포함될 수 있거나 또는 파워-온 제어 회로(102) 외부에 있을 수 있다. 누설 제어 디바이스(160)는 제 1 전압 서플라이(104) 및 제 2 전압 서플라이(108)에 커플링될 수 있다. 누설 제어 디바이스(160)는, 도 5를 참조하여 본 명세서에서 설명될 바와 같이, 제 1 전압 서플라이(104) 및 제 2 전압 서플라이(108) 중 하나 또는 둘 모두와 연관된 누설 전류들을 감소시키도록 구성될 수 있다.
동작시에, 레벨-시프팅 디바이스(116)는 제 2 전압 서플라이(108)로부터의 전압을 수신할 수 있다. 레벨-시프팅 디바이스(116)는 제 2 전압 서플라이(108)로부터 수신된 전압을 스텝 다운 또는 감쇠시킬 수 있다. 제 2 전압 서플라이(108)로부터 수신된 전압에 기초하여, 레벨-시프팅 디바이스(116)는 테스트 입력(128)을 전력 검출기 회로(120)에 제공할 수 있다. 전력 검출기 회로(120)는 테스트 입력(128)을 참조할 수 있고, 제 2 전압 서플라이(108)의 상태(예를 들어, 제 2 전압 서플라이(108)가 전력공급되는지 여부)를 나타내는 출력(124)을 제공할 수 있다. 출력(124)은 다양한 컴포넌트들에 제공될 수 있다. 예를 들어, 출력(124)은 시스템 로직(112)과 같은 시스템(100)의 컴포넌트들에 제공될 수 있다. 출력(124)은, 도 6을 참조하여 본 명세서에서 설명될 바와 같이, 테스트 액세스 포트(TAP) 제어기에 추가로 제공될 수 있다.
인식될 바와 같이, 시스템(100)은, 전압 도메인들 중 하나 또는 그 초과가 전력공급되지 않은 경우를 포함하여, 시스템의 전압 도메인들 사이에서 상태 정보의 교환을 용이하게 할 수 있다. 예를 들어, 전력 검출기 회로(120)는, 제 2 전압 서플라이(108)가 전력공급되지 않은 경우에도 제 2 전압 서플라이(108)의 상태를 나타내는 출력(124)을 제공할 수 있는데, 그 이유는, 전력 검출기 회로(120)가 제 1 전압 서플라이(104)에 의해 전력공급될 수 있기 때문이다. 따라서, 시스템(100)의 허용가능한 동작 상태는, 제 1 전압 서플라이(104)에는 전압이 공급되고 제 2 전압 서플라이(108)에는 충분히 공급되지 않는 상태를 포함할 수 있다.
도 2를 참조하면, 파워-온 제어 회로의 특정한 예시적인 실시예가 개시되고 개괄적으로 200으로 지정된다. 파워-온 제어 회로(200)는 도 1의 파워-온 제어 회로(102)로서 도 1의 시스템(100) 내에 구현될 수 있다.
특정한 실시예에서, 파워-온 제어 회로(200)는 전력 검출기 회로(276) 및 레벨-시프팅 디바이스(272)를 포함한다. 전력 검출기 회로(276)는 제 1 전압 서플라이(264)에 커플링될 수 있다. 레벨-시프팅 디바이스(272)는 제 2 전압 서플라이(268) 및 커패시터(212)에 커플링될 수 있다. 커패시터(212) 및 전력 검출기 회로(276)는 접지 노드(232)에 커플링될 수 있다.
커패시터(212), 제 1 저항기(204) 및 제 2 저항기(208)는 저역 통과 필터 회로를 형성할 수 있다. 저역 통과 필터 회로와 연관된 RC 시상수는 전력 검출기 회로(276)에 제공되는 테스트 입력의 특성(즉, 제 2 전압 서플라이(268)에서의 변화에 응답하여 테스트 입력이 얼마나 빨리 또는 얼마나 느리게 증가 또는 감소되는지)을 결정할 수 있다.
전력 검출기 회로(276)는 레벨-시프팅 디바이스(272)에 커플링될 수 있다.
레벨-시프팅 디바이스(272)는 복수의 저항기들 또는 저항들을 포함할 수 있다. 예를 들어, 레벨-시프팅 디바이스(272)는 제 1 저항기(204) 및 제 2 저항기(208)와 같은 2개의 저항기들을 포함할 수 있다. 인식될 바와 같이, 레벨-시프팅 디바이스(272)는 전압을 감쇠 또는 스텝 다운시킬 수 있는 임의의 디바이스를 포함할 수 있다.
전력 검출기 회로(276)는 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 전력 검출기 회로(276)는 제 1 p-타입 금속 산화물 반도체 트랜지스터(PMOS)(216)를 포함할 수 있다. 제 1 PMOS(216)는 제 1 전압 서플라이(264), 레벨-시프팅 디바이스(272), 제 2 PMOS(220), 제 1 n-타입 금속 산화물 반도체 트랜지스터(NMOS)(224) 및 제 2 NMOS(228)에 커플링될 수 있다.
제 1 인버터(256)는 제 1 전압 서플라이(264)에 커플링될 수 있다. 제 1 인버터(256)의 출력은 제 2 인버터(260)에 커플링될 수 있고, 제 2 인버터(260)는 제 1 전압 서플라이(264)에 커플링될 수 있다. 제 2 인버터(260)는 제 2 전압 서플라이(268)의 상태를 나타내는 출력(280)을 제공할 수 있다.
제 1 인버터(256)의 출력은 제 3 PMOS(248)에 커플링될 수 있다. 제 3 PMOS(248)는 제 1 전압 서플라이(264)에 커플링될 수 있다.
동작시에, 레벨-시프팅 디바이스(272)는 제 2 전압 서플라이(268)로부터 전압을 수신할 수 있다. 레벨-시프팅 디바이스(272)는 제 2 전압 서플라이(268)로부터의 전압을 스텝 다운 또는 감쇠시킬 수 있고, 응답으로, 테스트 입력을 전력 검출기 회로(276)에 제공할 수 있는데, 즉, 전력 검출기 회로(276)는 제 2 전압 서플라이(268)의 상태를 결정하기 위해 테스트 입력을 참조할 수 있다.
레벨-시프팅 디바이스(272)는 테스트 입력을 제 1 PMOS(216), 제 2 PMOS(220), 제 1 NMOS(224) 및 제 2 NMOS(228)에 인가할 수 있다. 특정한 실시예에서, 제 1 PMOS(216), 제 2 PMOS(220), 제 1 NMOS(224) 및 제 2 NMOS(228)는 레벨-시프팅 디바이스(272)에 의해 제공된 테스트 입력을 반전시키도록 구성되는 인버터 회로를 포함한다.
예를 들어, 제 2 전압 서플라이(268)가 전력을 수신하고 있지 않으면, 전력 검출기 회로(276)에 제공된 테스트 입력은 로우(low) 전압일 수 있다. 제 1 전압 서플라이(264)가 전력을 수신하고 있으면, 제 1 PMOS(216) 및 제 2 PMOS(220)는 제 2 PMOS(220) 및 제 1 NMOS(224)의 드레인들에서의 전압을 풀 업(pull up)할 수 있다(즉, 테스트 입력을 반전시킬 수 있다).
대안적으로, 제 2 전압 서플라이(268)가 전력을 수신하고 있으면, 전력 검출기 회로에 제공된 테스트 입력은 하이(high) 전압일 수 있다. 하이 전압은 제 1 NMOS(224) 및 제 2 NMOS(228)의 게이트들을 활성화시킬 수 있고, 제 1 NMOS(224) 및 제 2 NMOS(228)가 제 1 NMOS(220)의 드레인에서의 전압을 풀 다운(pull down)하도록(즉, 테스트 입력을 반전시키도록) 허용할 수 있다.
반전된 테스트 입력은 제 1 인버터(256)에 인가될 수 있다. 제 1 인버터(256)는 제 2 인버터(260)에 제공될 신호를 생성할 수 있다. 제 2 인버터(260)는 제 2 전압 서플라이(268)의 상태를 나타내는 출력(280)을 생성할 수 있다. 제 1 인버터(256) 및 제 2 인버터(260)는 조합되어, 전력 검출기 회로(276)의 버퍼 스테이지로서 기능할 수 있다.
인식될 바와 같이, 파워-온 제어 회로(200)는, 제 2 전압 서플라이(268)가 전력을 수신하고 있지 않은 동안 제 2 전압 서플라이(268)의 상태의 검출을 허용할 수 있는데, 그 이유는, 전력 검출기 회로(276)가 제 1 전압 서플라이(264)에 의해 전력공급될 수 있기 때문이다. 따라서, 전력 검출기 회로(276)는 제 2 전압 서플라이(268)가 전력공급되지 않은 동안 전력을 검출하도록 동작가능할 수 있다. 따라서, 파워-온 제어 회로(200)는, 제 2 전압 서플라이(268)가 전력을 수신하고 있지 않은 경우 제 2 전압 서플라이(268)의 상태를 나타내는 출력(280)을 제공할 수 있다.
또한 인식될 바와 같이, 제 2 전압 서플라이(268)의 상태를 나타내는 출력(280)은 로직 레벨을 포함할 수 있다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이(264)가 제 1 임계 전압을 초과하고 제 2 전압 서플라이(268)가 제 2 임계 전압을 초과하면, 출력(280)은 로우일 것이다. 제 1 전압 서플라이(264)가 전력을 수신하고 있는 동안(즉, 전력 검출기 회로(276)가 제 1 전압 서플라이(264)로부터 전력을 수신하고 있는 동안) 제 2 전압 서플라이(268)가 하이/로우 또는 로우/하이 상태들 사이에서 전이하면, 출력(280)은, 도 7을 참조하여 추가로 설명될 바와 같이, 제 2 전압 서플라이(268)의 상태를 나타내기 위해 로직 레벨들을 변경할 수 있다.
도 3을 참조하면, 파워-온 제어 회로의 특정한 예시적인 실시예가 개시되고, 개괄적으로 300으로 지정된다. 파워-온 제어 회로(300)는 도 1의 파워-온 제어 회로(102)로서 도 1의 시스템(100) 내에 구현될 수 있다. 파워-온 제어 회로(300)의 컴포넌트들은 도 2의 파워-온 제어 회로(200)의 컴포넌트들에 대응할 수 있다.
파워-온 제어 회로(300)는, 제 2 전압 서플라이(368)로부터의 전압을 수신하고, 제 2 전압 서플라이(368)로부터 수신된 전압을 스텝 다운시키고, 전력 검출기 회로(376)에 테스트 입력을 제공하도록 구성된 레벨-시프팅 디바이스(372)를 포함할 수 있다. 특정한 예시적인 실시예에서, 레벨-시프팅 디바이스(372)는 제 1 PMOS(304) 및 제 2 PMOS(308)를 포함한다. 제 1 PMOS(304) 및 제 2 PMOS(308)는, 다이오드들로서 커플링될 수 있는데, 즉, 제 1 PMOS(304)의 게이트 및 드레인이 제 2 PMOS(308)의 소스에 커플링된다. 레벨-시프팅 디바이스(372)는 임의의 수의 다이오드들 또는 다이오드-커플링된 트랜지스터들을 포함할 수 있다. 특정한 예시적인 실시예에서, 레벨-시프팅 디바이스(372)는, 제 2 전압 서플라이(368)와 제 1 전압 서플라이(364)의 전압 사이의 차에 비례하는 다수의 다이오드들을 포함한다(즉, 다이오드들의 수는, 제 2 전압 서플라이(368)의 전압과 제 1 전압 서플라이(364)의 전압 사이의 차에 기초하여 선택될 수 있다).
동작시에, 레벨-시프팅 디바이스(372)는 제 2 전압 서플라이(368)로부터 수신된 전압을 스텝 다운시키기 위해, 제 1 PMOS(304) 및 제 2 PMOS(308)와 연관된 전압 드롭들을 활용할 수 있다. 예를 들어, 제 2 전압 서플라이(368)는 약 1.8 볼트(V)의 전압으로 유지될 수 있다. 제 1 전압 서플라이(364)는 약 1.2 V의 전압으로 유지될 수 있다. 레벨-시프팅 디바이스(372)는 제 2 전압 서플라이(368)의 전압을 약 1.8 V로부터 약 1.2 V의 제 1 전압 서플라이(364)의 전압으로 스텝 다운시키기 위해, 제 1 PMOS(304)와 연관된 약 0.3 V의 제 1 전압 드롭 및 제 2 PMOS(308)와 연관된 약 0.3 V의 제 2 전압 드롭을 이용할 수 있다.
인식될 바와 같이, 파워-온 제어 회로(300)는, 제 2 전압 서플라이(368)가 정상 상태(steady state)에 있는 동안에도 스텝 다운된 테스트 입력을 제공할 수 있다. 예를 들어, 전력 검출기 회로(376)에 제공된 테스트 입력은, 레벨-시프팅 디바이스(372)를 통한 전류(예를 들어, 하나 또는 그 초과의 저항기들을 통한 전류)에 기초하기 보다는, 각각의 다이오드와 연관된 일정한 전압 드롭에 기초하여 스텝 다운될 수 있다. 따라서, 다이오드-커플링된 트랜지스터들이 활용되기 때문에, 스텝 다운된 전압을 제공하기 위한 레벨-시프팅 디바이스(372)로부터 접지로의 경로는 존재할 필요가 없다. 파워-온 제어 회로(300)에서 RC 회로가 요구되지 않는 경우 (예를 들어, 동일한 영역이 주어진 경우, 제 2 전압 서플라이(368)와 연관된 임계 전압까지의 램프-업(ramp-up) 시간이 도 2의 파워-온 제어 회로(200)의 RC 회로와 연관된 RC 시상수보다 클 수 있다면) 레벨-시프팅 디바이스(372)는 유용할 수 있다.
도 4를 참조하면, 파워-온 제어 회로의 특정한 예시적인 실시예가 개시되고 개괄적으로 400으로 지정된다. 파워-온 제어 회로(400)는 도 1의 시스템(100) 내에 구현될 수 있다. 파워-온 제어 회로(400)의 컴포넌트들은 도 2의 파워-온 제어 회로(200)의 컴포넌트들, 도 3의 파워-온 제어 회로(300)의 컴포넌트들 또는 이들의 임의의 조합에 대응할 수 있다.
파워-온 제어 회로(400)는, 레벨-시프팅 디바이스(450)로부터 접지 노드(485)로의 경로를 제공하도록 구성된 방전 경로(440)를 포함할 수 있다. 방전 경로(440)는 복수의 저항기들 및 트랜지스터들을 포함할 수 있다. 특정한 실시예에서, 방전 경로(440)는 제 1 저항기(441), 제 2 저항기(442), 제 1 NMOS(444) 및 제 2 NMOS(446)를 포함한다. 제 2 NMOS(446)의 소스는 접지 노드(485)에 커플링될 수 있다. 제 1 NMOS(444)의 드레인은 제 2 저항기(442)에 커플링될 수 있다. 제 1 NMOS(444)의 소스는 제 2 NMOS(446)의 드레인에 커플링될 수 있다.
방전 경로(440)는 레벨-시프팅 디바이스(452) 및 노드(402)에 커플링될 수 있다. 방전 경로(440)는 커패시터(487)에 추가로 커플링될 수 있다. 커패시터(487)는 접지 노드(485)에 커플링될 수 있다.
동작시에, 레벨-시프팅 디바이스(450)는, 제 2 서플라이 전압(480)이 전력공급되는 것에 응답하여 제 2 전압 서플라이(480)로부터의 전압을 수신할 수 있다. 레벨-시프팅 디바이스(450)는, 테스트 입력을 포함하는 신호를 생성할 수 있다. 레벨-시프팅 디바이스(450)에 의해 생성된 신호의 일부는 방전 경로(440)를 통해, 예를 들어, 노드(402)에서의 전압이 제 1 NMOS(444) 및 제 2 NMOS(446)와 연관된 임계 전압보다 높으면 접지 노드(485)로 전류를 방전시킴으로써, 방전될 수 있다.
예를 들어, 제 2 전압 서플라이(480)가 전력을 수신하고 있으면, 테스트 입력을 포함하는 신호는 충분히 높은 전압일 수 있다. 따라서, 제 1 NMOS(444) 및 제 2 NMOS(446)의 게이트들은 활성화될 수 있고, 레벨-시프팅 디바이스(450)로부터 접지 노드(485)로의 경로가 제 1 저항기(441), 제 2 저항기(442), 제 1 NMOS(444) 및 제 2 NMOS(446)를 통해 형성될 수 있다.
인식될 바와 같이, 전력 검출기 회로(400)의 방전 경로(440)는 방전 전류에 의해 노드(402)를 전력 검출기(430)의 임계값 아래로 빠르게 (예를 들어, 접지 노드(485)와 연관된 접지 레벨로) 풀 다운하도록 동작가능하다. 방전 전류는, 제 1 저항기(441), 제 2 저항기(442) 및 커패시터(487)에 기초하는 저항기-커패시터(RC) 시상수에 따라 동작할 수 있다.
도 5를 참조하면, 파워-온 제어 회로의 특정한 예시적인 실시예가 개시되고 개괄적으로 500으로 지정된다. 파워-온 제어 회로(500)는 도 1의 시스템(100) 내에 구현될 수 있다. 파워-온 제어 회로(500)의 컴포넌트들은 도 2의 파워-온 제어 회로(200)의 컴포넌트들, 도 3의 파워-온 제어 회로(300)의 컴포넌트들, 도 4의 파워-온 제어 회로(400)의 컴포넌트들 또는 이들의 임의의 조합에 대응할 수 있다.
파워-온 제어 회로(500)는 전력 검출기 회로(530), 방전 경로(540), 레벨-시프팅 디바이스(550), 누설 제어 디바이스(560) 및 접지 노드(585)를 포함한다. 전력 검출기 회로(530) 및 누설 제어 디바이스(560)는 제 1 전압 서플라이(590)에 커플링될 수 있다. 누설 제어 디바이스(560) 및 레벨-시프팅 디바이스(550)는 제 2 전압 서플라이(580)에 커플링될 수 있다. 레벨-시프팅 디바이스(550), 방전 경로(540) 및 누설 제어 디바이스(560)는 커패시터(587)에 커플링될 수 있다. 방전 경로(540), 커패시터(587) 및 전력 검출기 회로(530)는 접지 노드(585)에 커플링될 수 있다.
레벨-시프팅 디바이스(550)는, 제 2 전압 서플라이(580)에 의해 공급된 전압을 스텝 다운시키고 테스트 입력을 전력 검출기 회로(530)에 제공하도록 동작가능한 컴포넌트들을 포함할 수 있다. 예를 들어, 레벨-시프팅 디바이스(550)는 제 1 PMOS(552) 및 제 2 PMOS(554)를 포함할 수 있다. 제 1 PMOS(552)의 소스는 제 2 전압 서플라이(580)에 커플링될 수 있고, 제 1 PMOS(552)의 드레인은 제 2 PMOS(554)의 소스에 커플링될 수 있다. 특정한 실시예에서, 제 1 PMOS(552)의 게이트는 제 2 PMOS(554)의 게이트 및 제 2 PMOS(554)의 드레인에 커플링된다. 제 2 PMOS(554)의 드레인은 누설 제어 디바이스(560) 및 방전 경로(540)에 커플링될 수 있다.
방전 경로(540)는 복수의 저항기들 및 트랜지스터들을 포함할 수 있다. 특정한 실시예에서, 방전 경로(540)는 제 1 저항기(541), 제 2 저항기(542), 제 1 NMOS(544), 제 2 NMOS(546), 제 3 NMOS(548) 및 제 4 NMOS(549)를 포함한다. 제 2 NMOS(546)의 소스 및 제 4 NMOS(549)의 소스는 각각 접지 노드(585)에 커플링될 수 있다. 제 1 NMOS(544)의 드레인 및 제 3 NMOS(548)의 드레인은 각각 제 2 저항기(542) 및 누설 제어 디바이스(560)에 커플링될 수 있다.
누설 제어 디바이스(560)는 복수의 트랜지스터들을 포함할 수 있다. 특정한 실시예에서, 누설 제어 디바이스(560)는 제 3 PMOS(556) 및 제 5 NMOS(558)를 포함한다. 제 3 PMOS(556)의 소스는 제 2 전압 서플라이(580) 또는 레벨-시프팅 디바이스(550)에 커플링될 수 있다. 제 5 NMOS(558)의 소스는 레벨-시프팅 디바이스(550), 방전 경로(540) 및 전력 검출기 회로(530)에 커플링될 수 있다. 특정한 실시예에서, 제 3 PMOS(556)의 게이트는 방전 경로(540)에 커플링되고, 제 5 NMOS(558)의 게이트는 제 1 전압 서플라이(590)에 커플링된다. 제 5 NMOS(558)의 소스는 커패시터(587)에 추가로 커플링될 수 있다.
동작시에, 레벨-시프팅 디바이스(550)는 제 2 전압 서플라이(580)로부터의 전압을 수신할 수 있다. 레벨-시프팅 디바이스(550)는 제 2 전압 서플라이(580)로부터 수신된 전압을 감쇠 또는 스텝 다운시킬 수 있다.
레벨-시프팅 디바이스(550)에 의해 생성된 신호의 일부는 방전 경로(540)를 통해 방전될 수 있다. 레벨-시프팅 디바이스(550)에 의해 생성된 신호의 일부는 커패시터(587)를 통해 추가로 방전될 수 있다. 방전 경로(540)는, 커패시터(587), 제 1 저항기(541) 및 제 2 저항기(542)와 연관된 저항기-커패시터(RC) 시상수에 따라 작동할 수 있다.
누설 제어 디바이스(560)는 제 1 전압 서플라이(590)의 전압 레벨에 의해 부분적으로 게이팅될 수 있다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이(590)가 하이 전압 상태에 있고, 제 2 전압 서플라이(580)가 충분히 높은 전압 상태에 있으면, 제 5 NMOS(558)는 전압 검출기(530)로의 테스트 입력 전압을 풀 업하도록 동작가능하다. 예를 들어, 제 5 NMOS(558)는, 제 1 NMOS(544)의 드레인 및 제 3 NMOS(548)의 드레인을 포함하는 노드를 제 3 PMOS(556)를 통해 풀 업할 수 있다.
도 5의 파워-온 제어 회로(500)는 테스트 입력을 (누설 제어 디바이스(560)를 통해) 풀 업하도록 동작가능함이 인식될 것이다. 누설 제어 디바이스(560)는, 제 2 전압 서플라이(580)가 전력공급되지만 값이 변하고, 전력 검출기 회로에 대해 불충분하게 높은 전압 상태에 있을 수 있는 원치않는 높은 누설 상태를 (즉, 전력 검출기 회로의 트랜지스터들과 연관된 트립(trip) 전압을 높게 또는 낮게 이동시킴으로써) 방지하는 것을 도울 수 있다. 제 1 전압 서플라이(590) 및 제 2 전압 서플라이(580)가 각각 충분한 전력을 수신하고 있는 경우, 테스트 입력을 제 1 전압 서플라이(590)의 레벨까지 풀 업함으로써, 높은 누설 상태가 회피될 수 있다.
도 5의 파워-온 제어 회로(500)는 테스트 입력을 (방전 경로(540)를 통해) 방전하도록 동작가능함이 추가로 인식될 것이다. 방전 경로(540)는, 제 2 전압 서플라이가 전력을 수신하고 있지 않은 경우 테스트 입력을 낮은 전위 또는 접지 전위로 풀 다운할 수 있다. 제 1 전압 서플라이(590)가 전력을 수신하고 있지 않은 경우, 방전 경로(540)는 전류 또는 전력 소모를 감소시킬 수 있는데, 그 이유는, 제 5 NMOS(558)가 테스트 입력을 제 1 NMOS(544), 제 2 NMOS(546), 제 3 NMOS(548) 및 제 4 NMOS(549)의 게이트들에 커플링시키지 않을 수 있기 때문이다. 따라서, 방전 경로는, 제 1 전압 서플라이(590)가 로우 전압에 있는 경우 테스트 입력을 추가로 방전하지 않을 수 있고, 이것은 전력을 보존할 수 있다.
도 6을 참조하면, 파워-온 제어 회로를 포함하는 반도체 디바이스의 특정한 예시적 실시예가 개시되고 개괄적으로 600으로 지정된다. 반도체 디바이스(600)는 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500) 또는 이들의 임의의 조합을 이용하여 구현될 수 있다.
반도체 디바이스(600)는 파워-온 제어 회로(608), 코어 전압 도메인(606), 경계 로직(622) 및 조인트 테스트 동작 그룹(JTAG) 로직(616)을 포함한다. 파워-온 제어 회로(608)는 레벨-시프팅 디바이스(610) 및 전력 검출기 회로(614)를 포함할 수 있다. 레벨-시프팅 디바이스(610)는 패드 전압 서플라이(604)에 커플링될 수 있다. 전력 검출기 회로(614)는 코어 전압 서플라이(602)에 커플링될 수 있다. 레벨-시프팅 디바이스(610)는 테스트 입력(612)을 전력 검출기 회로(614)에 제공하도록 구성될 수 있다. 특정한 예시적인 실시예에서, 테스트 입력(612)은 패드 전압 서플라이(604)에 의해 제공되는 전압 레벨에 응답한다. 특정한 예시적인 실시예에서, 코어 전력 서플라이(602)는 약 1.2 볼트(V)로 유지되고, 제 2 전압 서플라이(604)는 약 1.8 V로 유지된다.
반도체 디바이스(600)의 컴포넌트들은 복수의 전압 도메인들(예를 들어, 코어 전압 도메인(606) 및 패드 전압 도메인) 중 하나 또는 그 초과와 연관될 수 있다. 특정한 예시적인 실시예에서, 파워-온 제어 회로(608) 및 JTAG 로직(616)은 코어 전압 도메인(606) 상에 집적된다.
경계 로직(622)은 복수의 래칭 엘리먼트들(예를 들어, 복수의 JTAG 플립 플롭들(624))을 포함할 수 있고, 복수의 패드 디바이스들(626)에 커플링될 수 있다. 패드 디바이스들(626)은 테스트 모드 선택(TMS) 입력(628), 테스트 클럭(TCK) 입력(630), 테스트 리셋(TRST_N) 입력(632) 및 테스트 데이터 인(TDI) 입력(634)을 포함할 수 있다. 패드 디바이스들은 테스트 데이터 아웃(TDO) 출력(636)을 더 포함할 수 있다.
특정한 실시예에서, JTAG 로직(616)은 테스트 액세스 포트(TAP) 제어기(618) 및 저항기들(620)을 포함한다. TAP 제어기(618)는 TMS 입력(628), TCK 입력(630) 및 TRST_N 입력(632)에 커플링될 수 있다. 저항기들(620)은 TDI 입력(634)에 커플링될 수 있다. JTAG 로직(616)은 TDO 출력(636)에 출력을 제공하도록 추가로 구성될 수 있다. 특정한 예시적인 실시예에서, TAP 제어기(618)는 전력 검출기 회로(614)로부터의 신호를 수신한다. 전력 검출기 회로(614)로부터의 출력은 패드 전압 서플라이(604)의 상태를 나타낼 수 있다.
동작 동안, JTAG 로직(616)은 TMS 입력(628), TCK 입력(630), TRST_N 입력(632) 및 TDI 입력(634) 중 하나 또는 그 초과에서 하나 또는 그 초과의 JTAG 입력 신호들을 수신할 수 있다. JTAG 입력 신호들은, 반도체 디바이스(600)로부터 분리되어 있지만 반도체 디바이스(600)와 공통의 회로 보드 상에 집적된 제 2 반도체 디바이스에 의해 제공될 수 있다.
JTAG 입력 신호들에 응답하여, JTAG 로직(616)은 경계 로직(622)의 경계 스캔을 개시할 수 있다. 특정한 예시적인 실시예에 따르면, TAP 제어기(618)는, 패드 전압 서플라이(604)가 전력공급되는 것을 나타내는 출력을 파워-온 제어 회로(608)로부터 수신하는 것에 적어도 부분적으로 응답하여 경계 스캔을 개시한다. 예를 들어, 전력공급되는 패드 전압 서플라이(604)는, 경계 로직(622)이 가동되는 것을 의미할 수 있다. 패드 전압 서플라이(604)의 상태를 나타내는 출력은 또한 TAP 제어기(618)를 리셋할 수 있는데, 즉, 경계 로직(622)을 우회하는 기능 모드(예를 들어, 우회 모드)로 경계 로직(622)을 설정하도록 TAP 제어기에 통지할 수 있다.
경계 스캔에 응답하여, JTAG 로직(616)은, 경계 로직(622)의 다양한 컴포넌트들이 가동되는지 여부를 나타내는 하나 또는 그 초과의 입력들을 경계 로직(622)으로부터 수신할 수 있다. 그 다음, JTAG 로직(616)은 예를 들어, TDO 출력(636)에서, 경계 스캔의 결과를 나타내는 신호를 생성할 수 있다. 특정한 예시적인 실시예에서, TDO 출력(636)은, 반도체 디바이스(600)로부터 분리되어 있지만 반도체 디바이스(600)와 공통의 회로 보드 상에 집적된 제 3 반도체 디바이스에 커플링된다.
인식될 바와 같이, 도 6의 반도체 디바이스(600)는, 패드 전압 서플라이(604)가 전력공급되지 않은 경우(또는 낮은 전력 레벨인 경우)를 나타내는 출력을 포함하는, 패드 전압 서플라이(604)에 응답한 출력을 파워-온 제어 회로(608)를 통해 생성할 수 있다. 출력은 패드 전압 서플라이(604)의 상태와는 독립적으로 TAP 제어기(618)를 리셋하기 위해 활용될 수 있다. 패드 전압 서플라이(604)에 응답하는 출력은 JTAG 로직(616)이 IEEE JTAG 표준들에 따라 동작하도록 허용할 수 있다. 예를 들어, JTAG 로직(616)은, 경계 로직(622)을 우회 모드로 설정하기 위한 제어 신호들을 경계 로직(622)에 전송하여, 패드 전압 서플라이(604)가 전력공급되지 않는 동안 경계 스캔을 실행하는 것과 연관된 미정의된 기능을 회피할 수 있다.
도 7을 참조하면, 파워-온 제어 회로의 특정한 예시적인 실시예의 동작과 연관된 타이밍도가 개시되고 개괄적으로 700으로 지정된다. 타이밍도(700)는 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합의 동작을 표현할 수 있다.
타이밍도(700)는 제 1 전압 서플라이, 제 2 전압 서플라이 및 출력의 상태들을 도시한다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이는 도 1의 제 1 전압 서플라이(104)이고, 제 2 전압 서플라이는 도 1의 제 2 전압 서플라이(108)이고, 출력은 도 1의 출력(124)이다.
상태도(710)는 초기에 시점 t0에서 상태 s0에 있는, 제 1 전압 서플라이, 제 2 전압 서플라이 및 출력을 도시한다. 시점 t1에서, 제 2 전압 서플라이는 전력을 수신하고 상방향으로 전이를 시작한다. 시점 t2에서, 제 2 전압 서플라이는 상태 s2에 도달한다. 시점 t3에서, 제 1 전압 서플라이는 상방향으로 전이를 시작한다. 제 1 전압 서플라이는 시점 t4에서 상태 s1에 도달한다. 시점 t4로부터 시점 t5까지, 제 2 전압 서플라이 및 제 1 전압 서플라이는 각각 s2 상태 및 s1 상태에 있다. 시점 t5에서, 제 1 전압 서플라이는 상태 s0으로 다시 전이를 시작한다. 시점 t7에서, 제 2 전압 서플라이는 상태 s0으로 다시 전이를 시작한다. 시점 t8에서, 제 2 전압 서플라이 및 제 1 전압 서플라이는 상태 s0에 있다. 출력은 s0 상태로 남아있다. 상태도(710)는, 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압을 초과하지 않는 것에 응답하여 출력이 로우 상태로 남아있는 것을 도시한다.
상태도(720)는 시점 t0에서 s0 상태에 있는, 제 2 전압 서플라이, 제 1 전압 서플라이 및 출력을 도시한다. 시점 t1에서, 제 1 전압 서플라이는 상방향으로 전이를 시작한다. 출력은 제 1 전압 서플라이를 따라가고 상방향으로 전이를 시작한다. 시점 t2에서, 제 1 전압 서플라이 및 출력은 s1 상태에 도달한다. 시점 t3에서, 제 2 전압 서플라이는 상방향으로 전이를 시작한다. 제 2 전압 서플라이가 시점 t4에서 s1 상태에 도달하면, 출력은 하방향으로 전이를 시작한다. 시점 t5에서, 제 2 전압 서플라이는 s2 상태에 도달하고, 출력은 s0 상태로 전이한다. 시점 t6에서, 제 2 전압 서플라이는 하방향으로 전이를 시작하고, 출력은 상방향으로 전이를 시작한다. 시점 t8에서, 제 2 전압 서플라이는 s0 상태에 도달하고, 출력은 s1 상태에 도달한다. 상태도(720)는, 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압을 초과하는 것에 응답하여 출력이 하이 상태로 전이하는 것, 및 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압 아래로 내려가는 것에 응답하여 출력이 로우 상태로 전이하는 것을 도시한다.
상태도(730)는, 시점 t0에서 s0 상태에 있는, 제 2 전압 서플라이, 제 1 전압 서플라이 및 출력을 도시한다. 시점 t1에서, 제 1 전압 서플라이는 상방향으로 전이를 시작한다. 출력은 제 1 전압 서플라이를 따라가고 상방향으로 전이를 시작한다. 시점 t2에서, 제 1 전압 서플라이 및 출력은 s1 상태에 도달한다. 시점 t3에서, 제 2 전압 서플라이는 상방향으로 전이를 시작한다. 제 2 전압 서플라이가 시점 t4에서 s1 상태에 도달하면, 출력은 하방향으로 전이를 시작한다. 시점 t5에서, 제 2 전압 서플라이는 s2 상태에 있고, 제 1 전압 서플라이는 s1 상태에 있고, 출력은 s0 상태에 있다. 상태도(730)는, 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압을 초과하는 것에 응답하여 출력이 하이 상태로 전이하는 것, 및 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압 아래로 내려가는 것에 응답하여 출력이 로우 상태로 전이하는 것을 도시한다.
상태도(740)는 시점 t0에서 s0 상태에 있는, 제 2 전압 서플라이, 제 1 전압 서플라이 및 출력을 도시한다. 시점 t1에서, 제 2 전압 서플라이는 s2 상태로 전이를 시작한다. t3에서, 제 1 전압 서플라이는 s1 상태로 전이를 시작한다. t5에서, 제 2 전압 서플라이는 하방향으로 전이를 시작한다. 제 1 전압 서플라이가 s1 상태에 있기 때문에, 출력은 제 2 전압 서플라이의 하방향 전이를 나타내도록 증가한다. 시점 t8에서, 제 1 전압 서플라이는 하방향으로 전이를 시작한다. 출력이 s2 상태에 있기 때문에, 출력은 제 1 전압 서플라이를 따라가고 하방향으로 전이한다. 상태도(740)는, 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압을 초과하는 것에 응답하여 출력이 하이 상태로 전이하는 것, 및 제 1 전압 서플라이의 전압이 제 2 전압 서플라이의 전압 아래로 내려가는 것에 응답하여 출력이 로우 상태로 전이하는 것을 도시한다.
도 7에 도시된 바와 같이, 출력은, 제 1 전압 서플라이의 제 1 전압이 제 1 임계값(즉, 상태 s0)을 초과하고 제 2 전압 서플라이의 제 2 전압이 제 2 임계값(즉, 상태 s2)을 초과하는 것에 응답하여 제 1 로직 레벨(즉, 상태 s0)을 갖는다. 제 1 전압 서플라이와 연관된 제 1 임계값은 제 2 전압 서플라이의 제 2 임계값보다 작을 수 있다.
출력은, 제 1 전압 서플라이의 제 1 전압이 제 1 임계값(즉, 상태 s1)을 초과하는 동안 제 2 전압 서플라이의 제 2 전압이 제 2 임계값(즉, 상태 s1) 아래로부터 제 2 임계값(즉, 상태 s1) 위로 전이하는 것에 응답하여 제 2 로직 레벨(즉, 상태 s1)로부터 제 1 로직 레벨(즉, 상태 s0)로 전이할 수 있다.
출력은 또한, 제 2 전압 서플라이의 제 2 전압이 제 2 임계값(즉, 상태 s1) 위로부터 제 2 임계값(즉, 상태 s2) 아래로 전이하는 것에 응답하여 제 1 로직 레벨(즉, 상태 s0)로부터 제 2 로직 레벨(즉, 상태 s1)로 전이할 수 있다.
도 7은, 제 1 전압 서플라이(예를 들어, 코어 전압 서플라이) 및 제 2 전압 서플라이(예를 들어, 패드 전압 서플라이)의 상태들 및 제 2 전압 서플라이의 상태를 나타내는 출력을 도시함이 인식될 것이다.
도 8을 참조하면, 전압 서플라이의 상태를 결정하는 방법의 특정한 예시적인 실시예가 개시되고 개괄적으로 800으로 지정된다.
방법(800)은 802에 도시된 바와 같이, 제 1 전압 서플라이에 의해 전력 검출기 회로에 전력공급하는 단계를 포함한다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이는 도 1의 제 1 전압 서플라이(104)이다.
804로 계속되어, 방법(800)은 제 2 전압 서플라이로부터의 전압을 전압 레벨-시프팅 디바이스에서 수신하는 단계를 포함한다. 특정한 예시적인 실시예에서, 제 2 전압 서플라이는 도 1의 제 2 전압 서플라이(108)이다.
806으로 계속되어, 방법(800)은 전력 검출기 회로에 의해 테스트될 테스트 입력을 전압 레벨-시프팅 디바이스에 의해 제공하는 단계를 포함한다. 특정한 예시적인 실시예에서, 테스트 입력은 도 1의 테스트 입력(128)이다.
808로 계속되어, 방법(800)은 누설 전류를 감소시키기 위해 누설 제어 디바이스를 통해 테스트 입력을 조정하는 단계를 선택적으로 포함할 수 있다. 특정한 예시적인 실시예에서, 누설 제어 디바이스는 도 1의 누설 제어 디바이스(160)이다. 누설 제어 디바이스는, 도 5를 참조하여 본 명세서에서 설명된 바와 같이, 제 1 전압 서플라이, 제 2 전압 서플라이 또는 이들의 조합과 연관된 누설 전류를 감소시키도록 구성될 수 있다.
810에서, 제 2 전압 서플라이가 임계 전압 위로 상승하는지 여부가 결정된다. 제 2 전압이 임계 전압 위로 상승하면, 방법(800)은, 812에서, 제 2 전압 서플라이가 임계 전압 위로 상승한 것을 나타내는 출력을 전력 검출기 회로에 의해 제공하는 단계를 포함한다.
813으로 계속되어, 방법(800)은 누설 전류를 감소시키기 위해 누설 제어 디바이스를 통해 테스트 입력을 조정하는 단계를 선택적으로 포함할 수 있다. 특정한 예시적인 실시예에서, 누설 제어 디바이스는 제 1 전압 서플라이, 제 2 전압 서플라이 또는 이들의 조합과 연관된 누설 전류를 감소시키도록 구성된다. 그 다음, 방법(800)은 814에서 종료될 수 있다.
인식될 바와 같이, 제 1 전압 서플라이에 의해 전력공급되는 전력 검출기 회로가 제 2 전압 서플라이에 커플링된 적어도 하나의 전압 레벨-시프팅 디바이스로부터 테스트 입력을 수신했는지 여부를 결정하도록 컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형의 매체가 제공될 수 있다. 테스트 입력은, 제 2 전압 서플라이가 전력공급되는 것을 컴퓨터에 나타낼 수 있다. 특정한 예시적인 실시예에서, 컴퓨터는 테스트 액세스 포트(TAP) 제어기를 포함한다.
도 8의 방법(800)은, 필드-프로그래머블 게이트 어레이(FPGA) 디바이스, 주문형 집적 회로(ASIC), 중앙 처리 유닛(CPU)과 같은 프로세싱 유닛, 디지털 신호 프로세서(DSP), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 조합에 의해 구현될 수 있다. 예로서, 도 8의 방법(800)은 도 9와 관련하여 설명되는 바와 같이, 명령들을 실행하는 프로세서에 의해 수행될 수 있다.
도 9를 참조하면, 무선 통신 디바이스의 특정한 예시적인 실시예의 블록도가 도시되고 개괄적으로 900으로 지정된다. 디바이스(900)는, 메모리(932)에 커플링된 디지털 신호 프로세서(DSP)(964)와 같은 프로세서를 포함한다. 디바이스(900)는 파워-온 제어 회로(963)를 더 포함한다. 예시적인 실시예에서, 파워-온 제어 회로(963)는, 도 1의 파워-온 제어 회로(102), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 파워-온 제어 회로(608)에 대응할 수 있거나, 또는 도 7의 타이밍도들(700) 또는 도 8의 방법(800) 또는 이들의 임의의 조합에 따라 동작할 수 있다.
파워-온 제어 회로(963)는 제 1 전압 서플라이(949)에 커플링된 전력 검출기 회로(967)를 포함한다. 파워-온 제어 회로(963)는 또한 제 2 전압 서플라이(947)에 커플링된 레벨-시프팅 디바이스(965)를 포함할 수 있다. 레벨-시프팅 디바이스(965)는 전력 검출기 회로(967)에 테스트 입력(969)을 제공하도록 동작가능할 수 있다. 특정한 예시적인 실시예에서, 제 1 전압 서플라이(949) 및 제 2 전압 서플라이(947)는 전원(944)을 통해 전력을 공급받는다.
도 9는 또한, 디지털 신호 프로세서(964) 및 디스플레이(928)에 커플링된 디스플레이 제어기(926)를 도시한다. 코더/디코더(CODEC)(934)가 또한 디지털 신호 프로세서(964)에 커플링될 수 있다. 스피커(936) 및 마이크로폰(938)이 CODEC(934)에 커플링될 수 있다.
도 9는 또한, 무선 제어기(940)가 디지털 신호 프로세서(964) 및 무선 안테나(942)에 커플링될 수 있음을 도시한다. 특정한 실시예에서, DSP(964), 디스플레이 제어기(926), 메모리(932), CODEC(934) 및 무선 제어기(940)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(922)에 포함된다. 특정한 실시예에서, 입력 디바이스(930) 및 전원(944)은 시스템-온-칩 디바이스(922)에 커플링된다. 아울러, 특정한 실시예에서, 도 9에 도시된 바와 같이, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942) 및 전원(944)은 시스템-온-칩 디바이스(922)의 외부에 있다. 그러나, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942) 및 전원(944) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(922)의 컴포넌트에 커플링될 수 있다.
설명된 실시예들과 함께, 도 1의 전력 검출기 회로(120), 도 2의 전력 검출기 회로(276), 도 3의 전력 검출기 회로(376), 도 4의 전력 검출기 회로(430), 도 5의 전력 검출기 회로(530), 도 6의 전력 검출기 회로(614) 또는 이들의 임의의 조합과 같은, 전압들을 검출하기 위한 수단을 포함할 수 있는 시스템이 개시된다. 시스템은 또한, 도 1의 레벨-시프팅 디바이스(116), 도 2의 레벨-시프팅 디바이스(272), 도 3의 레벨-시프팅 디바이스(372), 도 4의 레벨-시프팅 디바이스(450), 도 5의 레벨-시프팅 디바이스(550), 도 6의 레벨-시프팅 디바이스(610) 또는 이들의 임의의 조합과 같은, 전압들을 스텝 다운시키기 위한 수단을 포함할 수 있다.
설명된 실시예들과 함께, 도 1의 전력 검출기 회로(120), 도 2의 전력 검출기 회로(276), 도 3의 전력 검출기 회로(376), 도 4의 전력 검출기 회로(430), 도 5의 전력 검출기 회로(530), 도 6의 전력 검출기 회로(614) 또는 이들의 임의의 조합과 같은 전력 검출기 회로를 제 1 전압 서플라이에 의해 전력공급하기 위한 단계를 포함할 수 있는 방법이 개시된다. 방법은 또한, 도 1의 레벨-시프팅 디바이스(116), 도 2의 레벨-시프팅 디바이스(272), 도 3의 레벨-시프팅 디바이스(372), 도 4의 레벨-시프팅 디바이스(450), 도 5의 레벨-시프팅 디바이스(550), 도 6의 레벨-시프팅 디바이스(610) 또는 이들의 임의의 조합과 같은 전압 레벨-시프팅 디바이스에서 제 2 전압 서플라이로부터의 전압을 수신하기 위한 단계를 포함할 수 있다. 방법은, 도 6의 테스트 입력(612)과 같은 테스트 입력을 전압 레벨-시프팅 디바이스에 의해 전력 검출기 회로에 제공하기 위한 단계를 더 포함할 수 있다.
상기 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 이러한 파일들의 일부 또는 전부는, 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 조작자들에게 제공될 수 있다. 결과적 제품들은, 추후 반도체 다이로 절단되고 반도체 칩으로 패키지되는 반도체 웨이퍼들을 포함한다. 그 다음, 칩들은 앞서 설명된 디바이스들에서 이용된다. 도 10은 전자 디바이스 제조 프로세스(1000)의 특정한 예시적인 실시예를 도시한다.
물리적 디바이스 정보(1002)는 리서치 컴퓨터(1006)와 같은 제조 프로세스(1000)에서 수신된다. 물리 디바이스 정보(1002)는, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 표현하는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1002)는 물리적 파라미터들, 재료 특성들, 및 리서치 컴퓨터(1006)에 커플링된 사용자 인터페이스(1004)를 통해 입력되는 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1006)는, 메모리(1010)와 같은 컴퓨터 판독가능 매체에 커플링되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(1008)를 포함한다. 메모리(1010)는, 프로세서(1008)로 하여금, 물리적 디바이스 정보(1002)를 파일 포맷에 부합하게 변환하고 라이브러리 파일(1012)을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정한 실시예에서, 라이브러리 파일(1012)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1012)은, 전자 설계 자동화(EDA) 툴(1020)에 이용하도록 제공되는, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(1012)은, 메모리(1018)에 커플링되는, 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(1016)를 포함하는 설계 컴퓨터(1014)에서 EDA 툴(1020)과 함께 이용될 수 있다. EDA 툴(1020)은, 설계 컴퓨터(1014)의 사용자가, 라이브러리 파일(1012)의, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 회로를 설계할 수 있도록 프로세서 실행가능 명령들로서 메모리(1018)에 저장될 수 있다. 예를 들어, 설계 컴퓨터(1014)의 사용자는 설계 컴퓨터 (1014)에 커플링된 사용자 인터페이스(1024)를 통해 회로 설계 정보(1022)를 입력할 수 있다. 회로 설계 정보(1022)는, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 표현하는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은, 회로 설계에서 특정한 회로들의 식별 및 다른 소자들에 대한 관계들, 포지셔닝 정보, 피쳐(feature) 사이즈 정보, 상호접속 정보, 또는 반도체 디바이스의 물리적 특성을 표현하는 다른 정보를 포함할 수 있다.
설계 컴퓨터(1014)는 회로 설계 정보(1022)를 포함하는 설계 정보를 파일 포맷에 부합하게 변환하도록 구성될 수 있다. 예시를 위해, 파일 형성은, 평면의 기하학적 형상들, 텍스트 라벨들, 및 회로 레이아웃에 대한 다른 정보를 계층적 포맷으로 표현하는 데이터베이스 이진(binary) 파일 포맷, 이를테면 그래픽 데이터 시스템(GDSII) 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1014)는, 다른 회로들 또는 정보에 부가하여, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 설명하는 정보를 포함하는 GDSII 파일(1026)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시를 위해, 데이터 파일은, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하고 또한 시스템-온-칩(SOC) 내의 추가적인 전자 회로들 및 컴포넌트들을 포함하는 SOC에 대응하는 정보를 포함할 수 있다.
GDSII 파일(1026)은, GDSII 파일(1026) 내의 변환된 정보에 따라, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 제조하기 위한 제작 프로세스(1028)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 예시적인 마스크(1032)로서 도시된, 포토리소그래피 프로세싱에 이용되는 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 마스크 제조자(1030)에게 GDSII 파일(1026)을 제공하는 단계를 포함할 수 있다. 마스크(1032)는 하나 또는 그 초과의 웨이퍼들(1034)을 생성하기 위한 제작 프로세스 동안 이용될 수 있고, 웨이퍼들은 테스트될 수 있고 예시적인 다이(1036)와 같은 다이들로 분리될 수 있다. 다이(1036)는 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 회로를 포함한다.
다이(1036)는, 예시적인 패키지(1040)에 다이(1036)가 통합되는 패키징 프로세스(1038)에 제공될 수 있다. 예를 들어, 패키지(1040)는 단일 다이(1036) 또는 다수의 다이들, 이를테면, 시스템-인-패키지(SiP) 어레인지먼트(arrangement)를 포함할 수 있다. 패키지(1040)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 규격들에 부합하도록 구성될 수 있다.
패키지(1040)에 관한 정보는 컴퓨터(1046)에 저장된 컴포넌트 라이브러리를 통하는 것과 같이 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(1046)는 메모리(1050)에 커플링되는, 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(1048)를 포함할 수 있다. 인쇄 회로 보드(PCB) 툴은, 사용자 인터페이스(1044)를 통해 컴퓨터(1046)의 사용자로부터 수신되는 PCB 설계 정보(1042)를 프로세싱하기 위해 프로세서 실행가능 명령들로서 메모리(1050)에 저장될 수 있다. PCB 설계 정보(1042)는, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응하는 패키지된 반도체 디바이스, 회로 보드 상의 패키지된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있다.
컴퓨터(1046)는, 트레이스들 및 비아(via)들과 같은 전기적 접속들의 레이아웃 뿐만 아니라 회로 보드 상의 패키지된 반도체 디바이스의 물리적 포지셔닝 정보를 포함하는 데이터를 갖는 GERBER 파일(1052)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(1042)를 변환하도록 구성될 수 있고, 여기서 패키지된 반도체 디바이스는 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성되는 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
GERBER 파일(1052)은 보드 어셈블리 프로세스(1054)에서 수신될 수 있고, GERBER 파일(1052) 내에 저장된 설계 정보에 따라 제조되는 예시적인 PCB(1056)와 같은 PCB들을 생성하는데 이용될 수 있다. 예를 들어, GERBER 파일(1052)은 PCB 생성 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 그 초과의 머신들에 업로드될 수 있다. PCB(1056)는 예시적인 인쇄 회로 어셈블리(PCA)(1058)를 형성하기 위해 패키지(1040)를 포함하는 전자 컴포넌트들로 파퓰레이트(populate)될 수 있다.
PCA(1058)는 제품 제조 프로세스(1060)에서 수신될 수 있고, 제 1 예시적 전자 디바이스(1062) 및 제 2 예시적 전자 디바이스(1064)와 같은 하나 또는 그 초과의 전자 디바이스들로 통합될 수 있다. 예시적이고 비한정적인 예로서, 제 1 예시적 전자 디바이스(1062), 제 2 예시적 전자 디바이스(1064) 또는 둘 모두는, 도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합이 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적이고 비한정적인 예로서, 전자 디바이스들(1062 및 1064) 중 하나 또는 그 초과는 모바일 폰들, 핸드헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 내비게이션 디바이스들, 검침(meter reading) 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합과 같은 원격 유닛들일 수 있다. 도 10은 본 개시의 교시들에 따른 원격 유닛들을 도시하지만, 본 개시는 이러한 도시된 유닛들로 제한되지 않는다. 본 개시의 실시예들은, 메모리 및 온-칩 회로를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.
도 1의 시스템(100), 도 2의 파워-온 제어 회로(200), 도 3의 파워-온 제어 회로(300), 도 4의 파워-온 제어 회로(400), 도 5의 파워-온 제어 회로(500), 도 6의 반도체 디바이스(600) 또는 이들의 임의의 조합을 포함하는 디바이스는, 예시적인 프로세스(1000)에서 설명되는 바와 같이 제작되고, 프로세싱되고, 전자 디바이스로 통합될 수 있다. 도 1 내지 도 10과 관련하여 개시된 실시예들의 하나 또는 그 초과의 양상들은, 라이브러리 파일(1012), GDSII 파일(1026) 및 GERBER 파일(1052) 내에서와 같이 다양한 프로세싱 스테이지들에서 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1006)의 메모리(1010), 설계 컴퓨터(1014)의 메모리(1018), 컴퓨터(1046)의 메모리(1050), 보드 어셈블리 프로세스(1054)와 같은 다양한 스테이지들에서 이용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수 있고, 또한 마스크(1032), 다이(1036), 패키지(1040), PCA(1058), 프로토타입(prototype) 회로들 또는 디바이스들(미도시)과 같은 다른 제품들 또는 이들의 임의의 조합과 같은 하나 또는 그 초과의 다른 물리적 실시예들로 통합될 수 있다. 물리적 디바이스 설계로부터 최종적 제품까지 생성의 다양한 예시적인 스테이지들이 도시되지만, 다른 실시예들에서, 더 적은 스테이지들이 이용될 수 있거나 추가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(1000)는 단일 엔티티에 의해 또는 프로세스(1000)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
당업자들은 본 명세서에 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있음을 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 이들의 기능적 관점에서 일반적으로 전술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 프로세서 실행가능 명령들로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.
본 명세서에 개시된 실시예들과 관련하여 설명되는 알고리즘 또는 방법의 단계들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 프로그래머블 판독 전용 메모리(PROM), 소거가능한 프로그래머블 판독 전용 메모리(EPROM), 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(EEPROM), 레지스터들, 하드디스크, 착탈식 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 또는 당업계에 공지된 임의의 다른 형태의 비일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.
개시된 실시예들의 상기 설명은 당업자가 이 개시된 실시예들을 이용하거나 또는 실시할 수 있도록 제공된다. 이 실시예들에 대한 다양한 변형들은 당업자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 제시된 실시예들로 한정되는 것으로 의도되지 않고, 하기 청구항들에 의해 정의되는 원리들 및 신규한 특징들에 가능한 일치하는 가장 넓은 범위를 따른다.

Claims (51)

  1. 장치로서,
    제 1 전압 서플라이에 의해 전력공급되는 전력 검출기 회로;
    제 2 전압 서플라이에 커플링되고, 상기 제 2 전압 서플라이의 제 2 전압에 기초하여 상기 전력 검출기 회로에 테스트 입력을 제공하도록 구성되는 적어도 하나의 전압 레벨-시프팅(level-shifting) 디바이스; 및
    상기 전력 검출기 회로의 입력의 방전을 가능하게 하는 방전 경로 ― 상기 방전 경로는 제 1 저항기, 제 2 저항기, 제 1 n-타입 금속 산화물 반도체(NMOS) 트랜지스터 및 제 2 NMOS 트랜지스터를 포함함 ― 를 포함하고,
    상기 전력 검출기 회로는,
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 제공하고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 제공
    하도록 구성되고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작은,
    장치.
  2. 제 1 항에 있어서,
    상기 값은, 상기 제 2 전압 서플라이의 상기 제 2 전압이 상기 제 2 임계값을 초과하지 않는 것에 응답하여 제 2 로직 레벨에 있는, 장치.
  3. 제 1 항에 있어서,
    상기 전력 검출기 회로는, 상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하고 상기 제 2 전압 서플라이의 상기 제 2 전압이 상기 제 2 임계값을 초과하는 것에 응답하여, 상기 제 1 로직 레벨에 있는 값을 갖는 출력을 제공하도록 구성되는, 장치.
  4. 제 1 항에 있어서,
    상기 전력 검출기 회로는, 상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 동안 상기 제 2 전압 서플라이의 상기 제 2 전압이 상기 제 2 임계값 아래로부터 상기 제 2 임계값 위로 전이하는 것에 응답하여, 상기 출력을 제 2 로직 레벨로부터 상기 제 1 로직 레벨로 전이시키도록 추가로 구성되는, 장치.
  5. 제 4 항에 있어서,
    상기 전력 검출기 회로는, 상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 동안 상기 제 2 전압 서플라이의 상기 제 2 전압이 상기 제 2 임계값 위로부터 상기 제 2 임계값 아래로 전이하는 것에 응답하여, 상기 출력을 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로 전이시키도록 추가로 구성되는, 장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 방전 경로는 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터를 더 포함하고, 상기 제 1 NMOS 트랜지스터의 게이트는 상기 제 3 NMOS 트랜지스터의 게이트에 커플링되고, 상기 제 2 NMOS 트랜지스터의 게이트는 상기 제 4 NMOS 트랜지스터의 게이트에 커플링되는, 장치.
  9. 장치로서,
    제 1 전압 서플라이에 의해 전력공급되는 전력 검출기 회로;
    제 2 전압 서플라이에 커플링되고, 상기 제 2 전압 서플라이의 제 2 전압에 기초하여 상기 전력 검출기 회로에 테스트 입력을 제공하도록 구성되는 적어도 하나의 전압 레벨-시프팅 디바이스; 및
    상기 제 2 전압 서플라이에 의해 전력공급되고 상기 제 1 전압 서플라이의 전압 레벨에 응답하는 누설 제어 디바이스를 포함하고,
    상기 전력 검출기 회로는,
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 제공하고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 제공하도록 구성되고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작은,
    장치.
  10. 제 9 항에 있어서,
    상기 누설 제어 디바이스는 n-타입 금속 산화물 반도체(NMOS) 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 게이트는 상기 제 1 전압 서플라이에 커플링되고, 상기 NMOS 트랜지스터의 소스는 상기 전력 검출기 회로에 커플링되는, 장치.
  11. 제 1 항에 있어서,
    상기 전력 검출기 회로 및 상기 적어도 하나의 레벨-시프팅 디바이스는 적어도 하나의 반도체 다이에 집적되는, 장치.
  12. 제 1 항에 있어서,
    상기 전력 검출기 회로 및 상기 전압 레벨-시프팅 디바이스가 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스를 더 포함하는, 장치.
  13. 장치로서,
    전압들을 검출하기 위한 수단 ― 상기 전압들을 검출하기 위한 수단은 제 1 전압 서플라이에 의해 전력공급됨 ―;
    전압들을 스텝 다운(step down)시키기 위한 수단 ― 상기 전압들을 스텝 다운시키기 위한 수단은 제 2 전압 서플라이에 커플링되고, 상기 제 2 전압 서플라이의 제 2 전압에 기초하여 상기 전압들을 검출하기 위한 수단에 테스트 입력을 제공하도록 구성됨 ―;
    복수의 래칭(latching) 엘리먼트들을 포함하는 경계 로직; 및
    상기 경계 로직에 커플링되는 조인트 테스트 동작 그룹(JTAG; Joint Test Action Group) 로직 ― 상기 JTAG 로직은 상기 복수의 래칭 엘리먼트들의 경계 스캔을 수행하도록 구성됨 ― 을 포함하고,
    상기 전압들을 검출하기 위한 수단은,
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 제공하기 위한 수단, 및
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 제공하기 위한 수단
    을 포함하고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작은,
    장치.
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 JTAG 로직은 테스트 액세스 포트(TAP) 제어기를 포함하고, 상기 TAP 제어기는 상기 전압들을 검출하기 위한 수단으로부터 리셋 신호를 수신하도록 구성되는, 장치.
  17. 제 13 항에 있어서,
    상기 제 1 전압 서플라이는 코어 전압 서플라이이고, 상기 제 2 전압 서플라이는 패드 전압 서플라이인, 장치.
  18. 제 17 항에 있어서,
    상기 패드 전압 서플라이에 커플링되는 복수의 입력/출력(I/O) 버퍼들을 더 포함하는, 장치.
  19. 제 13 항에 있어서,
    상기 전압들을 검출하기 위한 수단 및 상기 전압들을 스텝 다운시키기 위한 수단은 적어도 하나의 반도체 다이에 집적되는, 장치.
  20. 제 13 항에 있어서,
    상기 전압들을 검출하기 위한 수단 및 상기 전압들을 스텝 다운시키기 위한 수단이 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스를 더 포함하는, 장치.
  21. 방법으로서,
    제 1 전압 서플라이에 의해 전력 검출기 회로에 전력공급하는 단계;
    제 2 전압 서플라이로부터의 제 2 전압을 전압 레벨-시프팅 디바이스에서 수신하는 단계;
    상기 전압 레벨-시프팅 디바이스에 의해, 상기 제 2 전압에 기초하여 상기 전력 검출기 회로에 테스트 입력을 제공하는 단계;
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 상기 전력 검출기 회로에 의해 제공하는 단계; 및
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 상기 전력 검출기 회로에 의해 제공하는 단계를 포함하고,
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작고, 그리고
    상기 전력 검출기 회로는 상기 출력을 테스트 액세스 포트(TAP) 제어기에 제공하는,
    방법.
  22. 삭제
  23. 제 21 항에 있어서,
    상기 제 1 전압 서플라이가 상기 제 1 임계값을 초과하는 동안 상기 제 2 전압 서플라이가 상기 제 2 임계값 아래로부터 상기 제 2 임계값 위로 전이하는 것에 응답하여, 상기 출력은 하이(high) 전압으로부터 로우(low) 전압으로 전이하는, 방법.
  24. 제 21 항에 있어서,
    상기 제 1 전압 서플라이가 상기 제 1 임계값을 초과하는 동안 상기 제 2 전압 서플라이가 상기 제 2 임계값 위로부터 상기 제 2 임계값 아래로 전이하는 것에 응답하여, 상기 출력은 로우 전압으로부터 하이 전압으로 전이하는, 방법.
  25. 제 21 항에 있어서,
    상기 전력 검출기 회로에 전력공급하는 단계 및 상기 테스트 입력을 제공하는 단계는 전자 디바이스에 집적된 프로세서에 의해 수행되는, 방법.
  26. 파워-온 제어 회로로서,
    코어 전압 서플라이에 커플링되는 전력 검출기 회로;
    상기 전력 검출기 회로 및 패드 전압 서플라이에 커플링되는 전압 레벨-시프팅 디바이스;
    상기 전력 검출기 회로 및 상기 코어 전압 서플라이에 커플링되는 버퍼 스테이지; 및
    상기 버퍼 스테이지에 커플링되는 조인트 테스트 동작 그룹(JTAG) 로직을 포함하고,
    상기 버퍼 스테이지는, 상기 패드 전압 서플라이의 상태를 나타내는 출력을 제공하도록 구성되고,
    상기 코어 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 상기 출력은 제 1 로직 레벨을 갖고,
    상기 코어 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 출력은, 상기 패드 전압 서플라이의 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖고, 그리고
    상기 코어 전압 서플라이의 상기 제 1 임계값은 상기 패드 전압 서플라이의 상기 제 2 임계값보다 작은,
    파워-온 제어 회로.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 JTAG 로직은 테스트 액세스 포트(TAP) 제어기를 포함하고, 상기 버퍼 스테이지는 상기 출력을 상기 TAP 제어기에 제공하도록 구성되는, 파워-온 제어 회로.
  29. 제 26 항에 있어서,
    복수의 JTAG 래칭 엘리먼트들을 포함하는 경계 로직을 더 포함하고,
    상기 JTAG 로직은 상기 경계 로직의 경계 스캔을 수행하도록 구성되는, 파워-온 제어 회로.
  30. 제 26 항에 있어서,
    상기 전력 검출기 회로, 상기 전압 레벨-시프팅 디바이스 및 상기 버퍼 스테이지는 전압 도메인 상에 집적되는, 파워-온 제어 회로.
  31. 제 26 항에 있어서,
    상기 전력 검출기 회로 및 상기 전압 레벨-시프팅 디바이스가 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스를 더 포함하는, 파워-온 제어 회로.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 방법으로서,
    제 1 전압 서플라이에 의해 전력 검출기 회로에 전력공급하기 위한 단계;
    제 2 전압 서플라이로부터의 제 2 전압을 전압 레벨-시프팅 디바이스에서 수신하기 위한 단계;
    상기 전압 레벨-시프팅 디바이스에 의해, 상기 제 2 전압에 기초하여 상기 전력 검출기 회로에 테스트 입력을 제공하기 위한 단계; 및
    테스트 액세스 포트(TAP) 제어기에서, 상기 전력 검출기 회로의 출력에 기초하여 상기 제 2 전압 서플라이가 전력공급되는지 여부를 결정하기 위한 단계를 포함하고,
    상기 전력 검출기 회로는,
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 제공하고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 제공하도록 구성되고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작은,
    방법.
  42. 삭제
  43. 제 41 항에 있어서,
    상기 전력공급하기 위한 단계, 상기 수신하기 위한 단계 및 상기 제공하기 위한 단계는 전자 디바이스에 집적된 프로세서에 의해 수행되는, 방법.
  44. 컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형의(tangible) 매체로서,
    상기 명령들은,
    테스트 액세스 포트(TAP) 제어기에서, 전력 검출기 회로의 출력에 기초하여, 제 1 전압 서플라이에 의해 전력공급되는 상기 전력 검출기 회로가 제 2 전압 서플라이에 커플링되는 적어도 하나의 전압 레벨-시프팅 디바이스로부터 테스트 입력을 수신했는지 여부를 결정하기 위해, 상기 컴퓨터에 의해 실행가능한 명령들을 포함하고,
    상기 테스트 입력은 상기 제 2 전압 서플라이의 제 2 전압에 기초하고,
    상기 전력 검출기 회로는,
    상기 제 1 전압 서플라이의 제 1 전압이 제 1 임계값을 초과하지 않는 것에 응답하여, 제 1 로직 레벨을 갖는 출력을 제공하고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 전압이 상기 제 1 임계값을 초과하는 것에 응답하여, 상기 제 2 전압 서플라이의 상기 제 2 전압이 제 2 임계값을 초과하는지 여부를 나타내는 값을 갖는 출력을 제공하도록 구성되고, 그리고
    상기 제 1 전압 서플라이의 상기 제 1 임계값은 상기 제 2 전압 서플라이의 상기 제 2 임계값보다 작은,
    컴퓨터 판독가능한 유형의 매체.
  45. 제 44 항에 있어서,
    상기 테스트 입력은, 상기 제 2 전압 서플라이가 전력공급되는 것을 상기 컴퓨터에 나타내는, 컴퓨터 판독가능한 유형의 매체.
  46. 삭제
  47. 제 44 항에 있어서,
    상기 명령들은, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스에 집적된 프로세서에 의해 실행가능한, 컴퓨터 판독가능한 유형의 매체.
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
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