CN103314340A - 低功率通电控制电路的方法和实施方案 - Google Patents

低功率通电控制电路的方法和实施方案 Download PDF

Info

Publication number
CN103314340A
CN103314340A CN2011800640549A CN201180064054A CN103314340A CN 103314340 A CN103314340 A CN 103314340A CN 2011800640549 A CN2011800640549 A CN 2011800640549A CN 201180064054 A CN201180064054 A CN 201180064054A CN 103314340 A CN103314340 A CN 103314340A
Authority
CN
China
Prior art keywords
voltage
voltage supply
supply device
power detector
detector circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800640549A
Other languages
English (en)
Other versions
CN103314340B (zh
Inventor
权俊基
克雷格·E·博登
史蒂夫·J·霍尔特
特尔代达·索拉蒂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Priority to CN201610297903.XA priority Critical patent/CN106020405B/zh
Publication of CN103314340A publication Critical patent/CN103314340A/zh
Application granted granted Critical
Publication of CN103314340B publication Critical patent/CN103314340B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G01R19/2503—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques for measuring voltage only, e.g. digital volt meters (DVM's)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Logic Circuits (AREA)

Abstract

本发明揭示低功率通电控制电路的方法和实施方案。在特定实施例中，一种设备包含由第一电压供应器供电的功率检测器电路。至少一个电压电平移位装置耦合到第二电压供应器，且将测试输入提供给所述功率检测器电路。任选漏电自控制装置可减少与所述第一供应器和所述第二供应器相关联的无用漏电流。

Description

低功率通电控制电路的方法和实施方案
技术领域
本发明大体上涉及通电控制电路。
背景技术
技术的进步已产生更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻型且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，便携式无线电话(例如，蜂窝式电话和因特网协议(IP)电话)可经由无线网络传达语音和数据包。此外，许多此类无线电话包含并入于其中的其它类型装置。举例来说，无线电话还可包含数字静态相机、数字视频摄像机、数字记录器和音频文件播放器。而且，此类无线电话可处理可执行指令，包含可用以接入因特网的软件应用程序，例如网页浏览器应用程序。因而，电子装置可包含显著的计算能力。
电子装置可包含经设计以彼此通信的若干电子组件。电子组件中的每一者可对应于例如衰减电压域和核心电压域等多个电压域中的一者。常规电压检测器可检测核心电压域是否处于足够用于核心电路的操作的电压下。然而，此类常规电压检测器可由衰减电压域来供电，或可在衰减电压域处于不足电压下时无法操作。因此，常规电压检测器可能不能够检测核心电压域经供电而衰减电压域未经供电的状态。
发明内容
低功率通电控制电路可经配置以检测第一电压域的电压状态，且将指示所述第一电压域的所述状态的输出提供给处于第二电压域下的电子组件。所述低功率通电控制电路可在调试程序期间(例如，在联合测试行动小组(JTAG)边界扫描期间)使用，其中测试半导体装置的物理接口。举例来说，可能需要确定与所述半导体装置的边界逻辑相关联的衰减电压供应器在所述JTAG边界扫描期间是否充分地供电。所述低功率通电控制电路可提供指示所述衰减电压供应器是否充分地供电的测试输入。所述测试输入可用以将复位信号提供给JTAG逻辑(例如，测试接入端口(TAP)控制器)，以根据所述衰减电压供应器的所确定状态将所述边界逻辑置于合乎需要的状态(例如，旁路状态)。所述低功率通电控制电路可由所述核心电压域来供电，且因此可能能够在所述衰减电压域不在接收功率时将恰当复位信号提供给核心逻辑。
在另一特定实施例中，一种设备包含由第一电压供应器供电的功率检测器电路。至少一电压电平移位装置耦合到第二电压供应器，且将测试输入提供给所述功率检测器电路。
在另一特定实施例中，一种设备包含用于检测电压的装置。用于检测电压的所述装置由第一电压供应器来供电。所述设备进一步包含用于电平移位(例如，逐步减低)电压的装置。用于电平移位电压的所述装置耦合到第二电压供应器，且响应于所述第二电压供应器将测试输入提供给用于检测电压的所述装置。
在另一特定实施例中，一种方法包含由第一电压供应器对功率检测器电路供电，且在电压电平移位装置处从第二电压供应器接收电压。所述方法进一步包含由所述电压电平移位装置将测试输入提供给所述功率检测器电路。
在另一特定实施例中，一种通电控制电路包含耦合到核心电压供应器的功率检测器电路。电压电平移位装置耦合到衰减电压供应器，且耦合到所述功率检测器电路。缓冲级耦合到所述功率检测器电路，且耦合到所述核心电压供应器，且提供指示所述衰减电压供应器的状态的输出。
在另一特定实施例中，一种计算机可读有形媒体存储可由计算机执行的指令。所述指令包含可由所述计算机执行以确定由第一电压供应器供电的功率检测器电路是否已从耦合到第二电压供应器的至少一电压电平移位装置接收测试输入的指令。
在另一特定实施例中，一种通电控制电路包含耦合到核心电压供应器的功率检测器电路以及耦合到衰减电压供应器且耦合到所述功率检测器电路的电压电平移位装置。缓冲级耦合到所述功率检测器电路，且耦合到所述核心电压供应器。所述缓冲级经配置以提供指示所述衰减电压供应器的状态的输出。
由所揭示实施例中的至少一者提供的一个特定优点在于：即使第一电压域不在接收功率，仍可确定所述第一电压域的状态，且向第二电压域指示。由所揭示实施例中的至少一者提供的另一特定优点在于：确定所述第一电压域的所述状态可(例如)通过使用电平移位装置或可选漏电控制装置来减少功率消耗。由所揭示实施例中的至少一者提供的另一特定优点是：通过将指示与系统边界逻辑相关联的电源供应电平的输出提供给JTAG逻辑装置且因此使得JTAG逻辑装置能够选择性地扫描或绕过所述边界逻辑，而符合由电气和电子工程师协会(IEEE)颁布的标准，例如IEEE1149.1。
在检视整个申请案后，本发明的其它方面、优点和特征将变得显而易见，整个申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1为包含通电控制电路的系统的特定说明性实施例的图；
图2为图1的通电控制电路的特定说明性实施例的电路图；
图3为图1的通电控制电路的另一特定说明性实施例的电路图；
图4为图1的通电控制电路的另一特定说明性实施例的电路图；
图5为图1的通电控制电路的另一特定说明性实施例的电路图；
图6为包含通电控制电路的半导体装置的特定说明性实施例的图；
图7为与图2到图5的通电控制电路的操作相关联的时序图；
图8为通电控制电路的操作方法的特定说明性实施例的流程图；
图9为包含通电控制电路的电子便携式装置的特定说明性实施例的图；以及
图10为用以制造包含通电控制电路的电子装置的制造工艺的特定说明性实施例的数据流程图。
具体实施方式
参看图1，揭示了包含通电控制电路102的系统的特定说明性实施例，且所述系统通常用100表示。系统100包含第一电压供应器104和第二电压供应器108。系统100还包含耦合到通电控制电路102的系统逻辑112。通电控制电路102进一步包含电平移位装置116、功率检测器电路(或者被称作且在图1中经说明为加电/掉电检测器电路120)以及可选漏电自我控制电路160。
第一电压供应器104可将功率或电压供应到系统逻辑112。第一电压供应器104还可将功率或电压供应到功率检测器电路120。第二电压供应器108可将功率或电压供应到电平移位装置116。第一电压供应器104和第二电压供应器108通常可具有任何电压电平。在特定说明性实施例中，第一电压供应器104为核心电压供应器，且第二电压供应器108为衰减电压供应器。
系统100的各种装置可耦合到接地电压或耦合到接地节点。举例来说，系统逻辑112可耦合到接地节点132。功率检测器电路120可耦合到接地节点130。接地节点132可能与接地节点130相同，或可能不同(例如，接地电平移位装置或背靠背静电放电(ESD)保护二极管可耦合在接地节点130、132之间)。
根据特定说明性实施例，通电控制电路102包含漏电控制装置160。漏电控制装置160可包含于通电控制电路102内，或可在通电控制电路102外部。漏电控制装置160可耦合到第一电压供应器104，且耦合到第二电压供应器108。漏电控制装置160可经配置以减少与第一电压供应器104和第二电压供应器108中的一者或两者相关联的漏电流，如本文中将参看图5所描述。
在操作时，电平移位装置116可从第二电压供应器108接收电压。电平移位装置116可逐步减低或衰减从第二电压供应器108接收的电压。基于从第二电压供应器108接收的电压，电平移位装置116可将测试输入128提供给功率检测器电路120。功率检测器电路120可以测试输入128为基准，且可提供指示第二电压供应器108的状态的输出124(例如，不管第二电压供应器108是否经供电)。可将输出124提供给各种组件。举例来说，可将输出124提供给系统100的组件，例如系统逻辑112。可进一步将输出124提供给测试接入端口(TAP)控制器，如本文中将参看图6所描述。
如将了解，系统100可促进状态信息在系统的电压域之间的交换，包含电压域中的一者或一者以上未经供电时。举例来说，即使在第二电压供应器108未经供电时，功率检测器电路120也可提供指示第二电压供应器108的状态的输出124，这是因为功率检测器电路120可由第一电压供应器104供电。因此，系统100的可接受操作状态可包含对第一电压供应器104供应电压且未充分地供应第二电压供应器108的状态。
参看图2，揭示了通电控制电路的特定说明性实施例，且所述通电控制电路通常用200表示。如图1的通电控制电路102，通电控制电路200可实施于图1的系统100中。
在特定实施例中，通电控制电路200包含功率检测器电路276和电平移位装置272。功率检测器电路276可耦合到第一电压供应器264。电平移位装置272可耦合到第二电压供应器268，且耦合到电容器212。电容器212和功率检测器电路276可耦合到接地节点232。
电容器212、第一电阻器204和第二电阻器208可形成低通滤波器电路。与低通滤波器电路相关联的RC时间常数可确定提供给功率检测器电路276的测试输入的行为(即，测试输入如何快速或缓慢地响应于第二电压供应器268中的改变而增加或减小)。
功率检测器电路276可耦合到电平移位装置272。
电平移位装置272可包括多个电阻器或电阻。举例来说，电平移位装置272可包含两个电阻器，例如第一电阻器204和第二电阻器208。如将了解，电平移位装置272可包含能够衰减或逐步减低电压的任何装置。
功率检测器电路276可包含多个晶体管。举例来说，功率检测器电路276可包含第一p型金属氧化物半导体晶体管(PMOS)216。第一PMOS216可耦合到第一电压供应器264，耦合到电平移位装置272，耦合到第二PMOS220，耦合到第一n型金属氧化物半导体晶体管(NMOS)224，且耦合到第二NMOS228。
第一反相器256可耦合到第一电压供应器264。第一反相器256的输出可耦合到第二反相器260，第二反相器260可耦合到第一电压供应器264。第二反相器260可提供指示第二电压供应器268的状态的输出280。
第一反相器256的输出可耦合到第三PMOS248。第三PMOS248可耦合到第一电压供应器264。
在操作时，电平移位装置272可从第二电压供应器268接收电压。电平移位装置272可逐步减低或衰减来自第二电压供应器268的电压，且响应于此将测试输入提供给功率检测器电路276，即，功率检测器电路276可以测试输入为基准来确定第二电压供应器268的状态。
电平移位装置272可将测试输入引入到第一PMOS216，引入到第二PMOS220，引入到第一NMOS224，且引入到第二NMOS228。在特定实施例中，第一PMOS216、第二PMOS220、第一NMOS224和第二NMOS228包括经配置以使由电平移位装置272提供的测试输入反相的反相器电路。
举例来说，如果第二电压供应器268不在接收功率，那么提供给功率检测器电路276的测试输入可为低电压。如果第一电压供应器264正接收功率，那么第一PMOS216和第二PMOS220可在第二PMOS220和第一NMOS224的漏极处上拉电压(即，使测试输入反相)。
或者，如果第二电压供应器268正接收功率，那么提供给功率检测器电路的测试输入可为高电压。高电压可启动第一NMOS224和第二NMOS228的栅极，且允许第一NMOS224和第二NMOS228在第一NMOS220的漏极处下拉电压(即，使测试输入反相)。
可将经反相的测试输入引入到第一反相器256。第一反相器256可产生待提供给第二反相器260的信号。第二反相器260可产生指示第二电压供应器268的状态的输出280。第一反相器256和第二反相器260可组合地充当功率检测器电路276的缓冲级。
如将了解，通电控制电路200可允许在第二电压供应器268不在接收功率时检测第二电压供应器268的状态，这是因为功率检测器电路276可由第一电压供应器264供电。因此，功率检测器电路276可操作以在第二电压供应器268未经供电时检测功率。因此，通电控制电路200可在第二电压供应器268不在接收功率时提供指示第二电压供应器268的状态的输出280。
如还将了解，指示第二电压供应器268的状态的输出280可包括逻辑电平。在特定说明性实施例中，如果第一电压供应器264超过第一阈值电压，且第二电压供应器268超过第二阈值电压，那么输出280将为低的。如果第二电压供应器268在第一电压供应器264正接收功率时(即，在功率检测器电路276正从第一电压供应器264接收功率时)在高/低或低/高状态之间转变，那么输出280可改变逻辑电平，以指示第二电压供应器268的状态，如进一步将参看图7所解释。
参看图3，揭示了通电控制电路的特定说明性实施例，且所述通电控制电路通常用300表示。如图1的通电控制电路102，通电控制电路300可实施于图1的系统100中。通电控制电路300的组件可对应于图2的通电控制电路200的组件。
通电控制电路300可包含经配置以从第二电压供应器368接收电压，逐步减低从第二电压供应器368接收的电压及将测试输入提供给功率检测器电路376的电平移位装置372。在特定说明性实施例中，电平移位装置372包括第一PMOS304和第二PMOS308。第一PMOS304和第二PMOS308可作为二极管耦合，即，其中第一PMOS304的栅极和漏极耦合到第二PMOS308的源极。电平移位装置372可包含任何数目个二极管或二极管耦合晶体管。在特定说明性实施例中，电平移位装置372包含与第二电压供应器368和第一电压供应器364的电压之间的差成比例的数个二极管(即，二极管的数目可基于第二电压供应器368的电压与第一电压供应器364的电压之间的差来选择)。
在操作时，电平移位装置372可利用与第一PMOS304和第二PMOS308相关联的电压降来逐步减低从第二电压供应器368接收的电压。举例来说，第二电压供应器368可维持于大约1.8伏(V)的电压下。第一电压供应器364可维持于大约1.2V的电压下。电平移位装置372可使用与第一PMOS304相关联的大约0.3V的第一电压降和与第二PMOS308相关联的大约0.3V的第二电压降来将第二电压供应器368的电压从约1.8V逐步减低到约为1.2V的第一电压供应器364的电压。
如将了解，通电控制电路300可提供甚至在第二电压供应器368处于稳定状态下时逐步减低的测试输入。举例来说，提供给功率检测器电路376的测试输入可基于与每一二极管相关联的恒定电压降而非基于通过电平移位装置372的电流(例如，通过一个或一个以加电阻器的电流)逐步减低。因此，不需要存在用以提供逐步减低电压的从电平移位装置372到接地的路径，这是因为利用了二极管耦合晶体管。如果通电控制电路300中不需要RC电路(例如，在给定相同区域的情况下，如果一直到与第二电压供应器368相关联的阈值电压的倾斜上升时间可能大于与图2的通电控制电路200的RC电路相关联的RC时间常数)，那么电平移位装置372可为有用的。
参看图4，揭示了通电控制电路的特定说明性实施例，且所述通电控制电路通常用400表示。通电控制电路400可实施于图1的系统100中。通电控制电路400的组件可对应于图2的通电控制电路200的组件，对应于图3的通电控制电路300的组件，或其任何组合。
通电控制电路400可包含经配置以提供从电平移位装置450到接地节点485的路径的放电路径440。放电路径440可包含多个电阻器和晶体管。在特定实施例中，放电路径440包含第一电阻器441、第二电阻器442、第一NMOS444和第二NMOS446。第二NMOS446的源极可耦合到接地节点485。第一NMOS444的漏极可耦合到第二电阻器442。第一NMOS444的源极可耦合到第二NMOS446的漏极。
放电路径440可耦合到电平移位装置452，且耦合到节点402。放电路径440可进一步耦合到电容器487。电容器487可耦合到接地节点485。
在操作时，电平移位装置450可响应于所供电的第二供应电压480从第二电压供应器480接收电压。电平移位装置450可产生包含测试输入的信号。如果节点402处的电压高于与第一NMOS444和第二NMOS446相关联的阈值电压，那么由电平移位装置450产生的信号的部分可经由放电路径440(例如)通过将电流放电到接地节点485来放电。
举例来说，如果第二电压供应器480正接收功率，那么包含测试输入的信号可为充分高电压。因此，第一NMOS444和第二NMOS446的栅极可被启动，且从电平移位装置450到接地节点485的路径可经由第一电阻器441、第二电阻器442、第一NMOS444和第二NMOS446形成。
如将了解，功率检测器电路400的放电路径440可操作以通过放电电流快速地将节点402下拉到低于功率检测器430的阈值(例如，与接地节点485相关联的接地电平)。放电电流可根据基于第一电阻器441、第二电阻器442和电容器487的电阻器-电容器(RC)时间常数来表现。
参看图5，揭示了通电控制电路的特定说明性实施例，且所述通电控制电路通常用500表示。通电控制电路500可实施于图1的系统100中。通电控制电路500的组件可对应于图2的通电控制电路200的组件，对应于图3的通电控制电路300的组件，对应于图4的通电控制电路400的组件，或其任何组合。
通电控制电路500包含功率检测器电路530、放电路径540、电平移位装置550、漏电控制装置560和接地节点585。功率检测器电路530和漏电控制装置560可耦合到第一电压供应器590。漏电控制装置560和电平移位装置550可耦合到第二电压供应器580。电平移位装置550、放电路径540和漏电控制装置560可耦合到电容器587。放电路径540、电容器587和功率检测器电路530可耦合到接地节点585。
电平移位装置550可包含可操作以逐步减低由第二电压供应器580供应的电压且将测试输入提供给功率检测器电路530的组件。举例来说，电平移位装置550可包含第一PMOS552和第二PMOS554。第一PMOS552的源极可耦合到第二电压供应器580，且第一PMOS552的漏极可耦合到第二PMOS554的源极。在特定实施例中，第一PMOS552的栅极耦合到第二PMOS554的栅极，且耦合到第二PMOS554的漏极。第二PMOS554的漏极可耦合到漏电控制装置560，且耦合到放电路径540。
放电路径540可包含多个电阻器和晶体管。在特定实施例中，放电路径540包含第一电阻器541、第二电阻器542、第一NMOS544、第二NMOS546、第三NMOS548和第四NMOS549。第二NMOS546的源极和第四NMOS549的源极各自可耦合到接地节点585。第一NMOS544的漏极和第三NMOS548的漏极各自可耦合到第二电阻器542，且耦合到漏电控制装置560。
漏电控制装置560可包含多个晶体管。在特定实施例中，漏电控制装置560包含第三PMOS556和第五NMOS558。第三PMOS556的源极可耦合到第二电压供应器580，或耦合到电平移位装置550。第五NMOS558的源极可耦合到电平移位装置550，耦合到放电路径540，且耦合到功率检测器电路530。在特定实施例中，第三PMOS556的栅极耦合到放电路径540，且第五NMOS558的栅极耦合到第一电压供应器590。第五NMOS558的源极可进一步耦合到电容器587。
在操作时，电平移位装置550可从第二电压供应器580接收电压。电平移位装置550可衰减或逐步减低从第二电压供应器580接收的电压。
由电平移位装置550产生的信号部分可经由放电路径540放电。由电平移位装置550产生的信号部分可进一步经由电容器587放电。放电路径540可根据与电容器587、第一电阻器541和第二电阻器542相关联的电阻器-电容器(RC)时间常数来表现。
漏电控制装置560可部分由第一电压供应器590的电压电平来门控。在特定说明性实施例中，如果第一电压供应器590处于高电压状态，且第二电压供应器580处于充分高电压状态，那么第五NMOS558可操作以将测试输入电压上拉到功率检测器530。举例来说，第五NMOS558可经由第三PMOS556上拉包含第一NMOS544的漏极和第三NMOS548的漏极的节点。
将了解，图5的通电控制电路500可操作以上拉(经由漏电控制装置560)测试输入。漏电控制装置560可帮助防止无用高漏电状态，在所述无用高漏电状态下，第二电压供应器580经供电但正改变值，且可能处于对于功率检测器电路来说不充分高的电压状态下(即，通过移动高于及低于与功率检测器电路的晶体管相关联的跳闸电压)。通过在第一电压供应器590和第二电压供应器580各自正接收足够功率时上拉测试输入直到第一电压供应器590的电平，可避免高漏电状态。
将进一步了解，图5的通电控制电路500可操作以将测试输入放电(经由放电路径540)。在第二电压供应器不在接收功率时，放电路径540可将测试输入上拉到低或接地电位。在第一电压供应器590不在接收功率时，放电路径540可减少电流或功率消耗，这是因为第五NMOS558可不将测试输入耦合到第一NMOS544、第二NMOS546、第三NMOS548和第四NMOS549的栅极。因此，在第一电压供应器590处于低电压下时，放电路径可能不进一步将测试输入放电，此情形可节省功率。
参看图6，揭示了包含通电控制电路的半导体装置的特定说明性实施例，且所述半导体装置通常用600表示。半导体装置600可使用图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500或其任何组合来实施。
半导体装置600包含通电控制电路608、核心电压域606、边界逻辑622和联合测试行动小组(JTAG)逻辑616。通电控制电路608可包含电平移位装置610和功率检测器电路614。电平移位装置610可耦合到衰减电压供应器604。功率检测器电路614可耦合到核心电压供应器602。电平移位装置610可经配置以将测试输入612提供给功率检测器电路614。在特定说明性实施例中，测试输入612响应于由衰减电压供应器604提供的电压电平。在特定说明性实施例中，核心电压供应器602维持在约1.2伏(V)，且第二电压供应器604维持在约1.8V。
半导体装置600的组件可与多个电压域(例如，核心电压域606和衰减电压域)中的一者或一者以上相关联。在特定说明性实施例中，通电控制电路608和JTAG逻辑616集成到核心电压域606上。
边界逻辑622可包括多个闩锁元件(例如，多个JTAG触发器624)，且可耦合到多个衰减装置626。衰减装置626可包含测试模式选择(TMS)输入628、测试时钟(TCK)输入630、测试复位(TRST_N)输入632和测试数据输入(TDI)输入634。衰减装置可进一步包含测试数据输出(TDO)输出636。
在特定实施例中，JTAG逻辑616包含测试接入端口(TAP)控制器618和寄存器620。TAP控制器618可耦合到TMS输入628，耦合到TCK输入630，且耦合到TRST_N输入632。寄存器620可耦合到TDI输入634。JTAG逻辑616可经进一步配置以将输出提供给TDO输出636。在特定说明性实施例中，TAP控制器618从功率检测器电路614接收信号。来自功率检测器电路614的输出可指示衰减电压供应器604的状态。
在操作期间，JTAG逻辑616可在TMS输入628、TCK输入630、TRST_N输入632和TDI输入634中的一者或一者以上处接收一个或一个以上JTAG输入信号。JTAG输入信号可由与半导体装置600分离但与半导体装置600一起集成到共同电路板上的第二半导体装置提供。
响应于JTAG输入信号，JTAG逻辑616可起始边界逻辑622的边界扫描。根据特定说明性实施例，TAP控制器618至少部分响应于从通电控制电路608接收指示衰减电压供应器604经供电的输出而起始边界扫描。举例来说，所供电的衰减电压供应器604可暗示边界逻辑622为功能性的。指示衰减电压供应器604的状态的输出还可复位TAP控制器618，即，通知TAP控制器将边界逻辑622置于绕过边界逻辑622的功能模式(例如，旁路模式)下。
响应于边界扫描，JTAG逻辑616可从边界逻辑622接收指示边界逻辑622的各种组件是否具有功能性的一个或一个以上输入。JTAG逻辑616接着可(例如)在TDO输出636处产生指示边界扫描的结果的信号。在特定说明性实施例中，TDO输出636耦合到与半导体装置600分离但如半导体装置600一样集成到共同电路板上的第三半导体装置。
如将了解，图6的半导体装置600可经由通电控制电路608产生响应于衰减电压供应器604的输出，包含指示衰减电压供应器604何时未经供电(或处于低功率电平下)的输出。可利用输出来独立于衰减电压供应器604的状态而复位TAP控制器618。响应于衰减电压供应器604的输出可允许JTAG逻辑616根据IEEE JTAG标准操作。举例来说，JTAG逻辑616可将控制信号发送到边界逻辑622，以将边界逻辑622置于旁路模式下，从而在衰减电压供应器604未经供电时避免与执行边界扫描相关联的未定义功能性。
参看图7，揭示了与通电控制电路的特定说明性实施例的操作相关联的时序图，且所述时序图通常用700表示。时序图700可表示图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合的操作。
时序图700说明第一电压供应器、第二电压供应器和输出的状态。在特定说明性实施例中，第一电压供应器为图1的第一电压供应器104，第二电压供应器为图1的第二电压供应器108，且输出为图1的输出124。
状态图710描绘最初在状态s0在时间t0下的第一电压供应器、第二电压供应器和输出。在时间t1，第二电压供应器接收功率，且开始向上转变。在时间t2，第二电压供应器达到状态s2。在时间t3，第一电压供应器开始向上转变。第一电压供应器在时间U达到状态s1。从时间t4直到时间t5，第二电压供应器和第一电压供应器两者分别处于s2状态和s1状态。在时间t5，第一电压供应器开始转变回到状态s0。在时间t7，第二电压供应器开始转变回到状态s0。在时间t8，第二电压供应器和第一电压供应器处于状态s0。输出保持在s0状态。状态图710描绘输出响应于第一电压供应器的电压不超过第二电压供应器的电压而保持在低状态。
状态图720描绘在s0状态在时间t0下的第二电压供应器、第一电压供应器和输出。在时间t1，第一电压供应器开始向上转变。输出跟随第一电压供应器，且开始向上转变。在时间t2，第一电压供应器和输出达到s1状态。在时间t3，第二电压供应器开始向上转变。一旦第二电压供应器已在时间t4达到s1状态，输出便开始向下转变。在时间t5，第二电压供应器已达到s2状态，且输出已转变到s0状态。在时间t6，第二电压供应器开始向下转变，且输出开始向上转变。在时间t8，第二电压供应器已达到s0状态，且输出已达到s1状态。状态图720描绘输出响应于第一电压供应器的电压超过第二电压供应器的电压而朝向高状态转变，且输出响应于第一电压供应器的电压降到第二电压供应器的电压以下而朝向低状态转变。
状态图730描绘在s0状态在时间t0下的第二电压供应器、第一电压供应器和输出。在时间t1，第一电压供应器开始向上转变。输出跟随第一电压供应器，且开始向上转变。在时间t2，第一电压供应器和输出达到s1状态。在时间t3，第二电压供应器开始向上转变。一旦第二电压供应器已在时间t4达到s1状态，输出便开始向下转变。在时间t5，第二电压供应器处于s2状态，第一电压供应器处于s1状态，且输出处于s0状态。状态图730描绘输出响应于第一电压供应器的电压超过第二电压供应器的电压而朝向高状态转变，且输出响应于第一电压供应器的电压降到第二电压供应器的电压以下而朝向低状态转变。
状态图740描绘在s0状态在时间t0下的第二电压供应器、第一电压供应器和输出。在时间t1，第二电压供应器开始转变到s2状态。在t3，第一电压供应器开始转变到s1状态。在t5，第二电压供应器开始向下转变。因为第一电压供应器处于s1状态，所以输出增加以指示第二电压供应器的向下转变。在时间t8，第一电压供应器开始向下转变。因为输出处于s2状态，所以输出跟随第一电压供应器，且向下转变。状态图740描绘输出响应于第一电压供应器的电压超过第二电压供应器的电压而朝向高状态转变，且输出响应于第一电压供应器的电压降到第二电压供应器的电压以下而朝向低状态转变。
如图7中所说明，输出响应于第一电压供应器的第一电压超过第一阈值(即，状态s0)且第二电压供应器的第二电压超过第二阈值(即，状态s2)而具有第一逻辑电平(即，状态s0)。与第一电压供应器相关联的第一阈值可小于第二电压供应器的第二阈值。
输出可响应于第二电压供应器的第二电压在第一电压供应器的第一电压超过第一阈值(即，状态s1)时从低于第二阈值(即，状态s1)转变到高于第二阈值(即，状态s1)而从第二逻辑电平(即，状态s1)转变到第一逻辑电平(即，状态s0)。
输出还可响应于第二电压供应器的第二电压从高于第二阈值(即，状态s1)转变到低于第二阈值(即，状态s2)而从第一逻辑电平(即，状态s0)转变到第二逻辑电平(即，状态s1)。
将了解，图7描绘第一电压供应器(例如，核心电压供应器)和第二电压供应器(例如，衰减电压供应器)的状态及指示第二电压供应器的状态的输出。
参看图8，揭示了确定电压供应器的状态的方法的特定说明性实施例，且所述方法通常用800表示。
方法800包含由第一电压供应器来向功率检测器电路供电，如802处所示。在特定说明性实施例中，第一电压供应器为图1的第一电压供应器104。
继续到804，方法800包含在电压电平移位装置处从第二电压供应器接收电压。在特定说明性实施例中，第二电压供应器为图1的第二电压供应器108。
继续到806，方法800包含由电压电平移位装置提供待由功率检测器电路测试的测试输入。在特定说明性实施例中，测试输入为图1的测试输入128。
继续到808，方法800可任选地包含经由漏电控制装置调整测试输入以减少漏电流。在特定说明性实施例中，漏电控制装置为图1的漏电控制装置160。漏电控制装置可经配置以减少与第一电压供应器、第二电压供应器或其组合相关联的漏电流，如本文中参看图5所描述。
在810处，确定第二电压供应器是否已上升到高于阈值电压。如果第二电压已上升到高于阈值电压，那么方法800包含在812处，通过功率检测器电路提供指示第二电压供应器已上升到高于阈值电压的输出。
继续到813，方法800可任选地包含经由漏电控制装置调整测试输入以减少漏电流。在特定说明性实施例中，漏电控制装置经配置以减少与第一电压供应器、第二电压供应器或其组合相关联的漏电流。方法800接着可在814处终止。
如将了解，可提供存储指令的计算机可读有形媒体，所述指令可由计算机执行以确定由第一电压供应器供电的功率检测器电路是否已从耦合到第二电压供应器的至少一电压电平移位装置接收测试输入。测试输入可向计算机指示第二电压供应器供电。在特定说明性实施例中，计算机包含测试接入端口(TAP)控制器。
图8的方法800可由现场可编程门阵列(FPGA)装置、专用集成电路(ASIC)、例如中央处理单元(CPU)等处理单元、数字信号处理器(DSP)、控制器、另一硬件装置、固件装置或其任何组合来实施。作为实例，图8的方法800可由执行指令的处理器来执行，如关于图9所描述。
参看图9，描绘了无线通信装置的特定说明性实施例的框图，且所述装置通常用900来表示。装置900包含耦合到存储器932的处理器，例如数字信号处理器(DSP)964。装置900进一步包含通电控制电路963。在说明性实施例中，通电控制电路963可对应于图1的通电控制电路102，图2的通电控制电路200，图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的通电控制电路608，或可根据图7的时序图700或图8的方法800操作，或其任何组合。
通电控制电路963包含耦合到第一电压供应器949的功率检测器电路967。通电控制电路963还可包含耦合到第二电压供应器947的电平移位装置965。电平移位装置965可操作以将测试输入969提供给功率检测器电路967。在特定说明性实施例中，第一电压供应器949和第二电压供应器947通过电源供应器944来供应电力。
图9还展示了耦合到数字信号处理器964且耦合到显示器928的显示器控制器926。编码器/解码器(CODEC)934也可耦合到数字信号处理器964。扬声器936和麦克风938可耦合到CODEC934。
图9还指示无线控制器940可耦合到数字信号处理器964且耦合到无线天线942。在特定实施例中，DSP964、显示器控制器926、存储器932、CODEC934和无线控制器940包含于系统级封装或系统芯片装置922中。在特定实施例中，输入装置930和电源供应器944耦合到系统芯片装置922。此外，在特定实施例中，如图9中所说明，显示器928、输入装置930、扬声器936、麦克风938、无线天线942及电源供应器944在系统芯片装置922外部。然而，显示器928、输入装置930、扬声器936、麦克风938、无线天线942及电源供应器944中的每一者可耦合到系统芯片装置922的组件，例如接口或控制器。
结合所描述实施例，揭示可包含用于检测电压的装置的系统，所述装置例如图1的功率检测器电路120、图2的功率检测器电路276、图3的功率检测器电路376、图4的功率检测器电路430、图5的功率检测器电路530、图6的功率检测器电路614，或其任何组合。系统还可包含用于逐步减低电压的装置，例如图1的电平移位装置116、图2的电平移位装置272、图3的电平移位装置372、图4的电平移位装置450、图5的电平移位装置550、图6的电平移位装置610或其任何组合。
结合所描述实施例，揭示可包含用于由第一电压供应器来向功率检测器电路供电的步骤的方法，所述功率检测器电路例如图1的功率检测器电路120、图2的功率检测器电路276、图3的功率检测器电路376、图4的功率检测器电路430、图5的功率检测器电路530、图6的功率检测器电路614，或其任何组合。方法还可包含用于在电压电平移位装置处从第二电压供应器接收电压的步骤，例如图1的电平移位装置116、图2的电平移位装置272、图3的电平移位装置372、图4的电平移位装置450、图5的电平移位装置550、图6的电平移位装置610或其任何组合。方法可进一步包含用于由电压电平移位装置将测试输入(例如，图6的测试输入612)提供给功率检测器电路的步骤。
前述所揭示装置和功能性可被设计且配置成存储于计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有此类文件可被提供给基于此类文件制造装置的制造处理者。所得产品包含半导体晶片，其随后被切成半导体裸片且封装成半导体芯片。芯片接着用于上文所描述的装置中。图10描绘了电子装置制造工艺1000的特定说明性实施例。
在制造工艺1000处(例如，在研究计算机1006处)接收物理装置信息1002。物理装置信息1002可包含表示半导体装置的至少一物理性质的设计信息，所述半导体装置例如图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。举例来说，物理装置信息1002可包含物理参数、材料特性和经由耦合到研究计算机1006的用户接口1004输入的结构信息。研究计算机1006包含耦合到计算机可读媒体(例如，存储器1010)的处理器1008(例如一个或一个以上处理核心)。存储器1010可存储计算机可读指令，所述计算机可读指令可被执行以使处理器1008变换物理装置信息1002以符合文件格式且产生库文件1012。
在特定实施例中，库文件1012包含至少一数据文件，所述数据文件包含经变换的设计信息。举例来说，库文件1012可包含半导体装置的库，所述半导体装置包含以下装置：包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合，提供所述库以供电子设计自动化(EDA)工具1020使用。
库文件1012可在包含耦合到存储器1018的处理器1016(例如一个或一个以上处理核心)的设计计算机1014上结合EDA工具1020使用。EDA工具1020可作为处理器可执行指令存储于存储器1018处，以使得设计计算机1014的用户能够设计库文件1012的电路，所述电路包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。举例来说，设计计算机1014的用户可经由耦合到设计计算机1014的用户接口1024输入电路设计信息1022。电路设计信息1022可包含表示半导体装置的至少一物理性质的设计信息，所述半导体装置例如图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。为了说明，电路设计性质可包含电路设计中特定电路的标识及与其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
设计计算机1014可经配置以变换包含电路设计信息1022的设计信息以符合文件格式。为了说明，文件构成可包含以层级格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本卷标及关于电路布局的其它信息的数据库二进制文件格式。设计计算机1014可经配置以产生包含经变换的设计信息的数据文件，例如除了其它电路或信息以外还包含描述以下各者的信息的GDSII文件1026：图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。为了说明，数据文件可包含对应于系统芯片(SOC)的信息，所述系统芯片(SOC)包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合，且在SOC内还包含额外电子电路和组件。
GDSII文件1026可在制造工艺1028处接收以根据GDSII文件1026中的经变换的信息制造：图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。举例来说，装置制造工艺可包含将GDSII文件1026提供给掩模制造商1030以产生一个或一个以上掩模，例如待用于光刻加工的掩模，其被说明为代表性掩模1032。掩模1032可在制造工艺期间用于产生一个或一个以上晶片1034，其可经测试且分成裸片，例如代表性裸片1036。裸片1036包含电路，所述电路包含以下装置：包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。
裸片1036可被提供给封装工艺1038，其中裸片1036被并入到代表性封装1040中。举例来说，封装1040可包含单一裸片1036或多个裸片，例如系统级封装(SiP)布置。封装1040可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。
关于封装1040的信息可被分发给各种产品设计者，例如通过存储于计算机1046处的组件库。计算机1046可包含耦合到存储器1050的处理器1048(例如一个或一个以上处理核心)。印制电路板(PCB)工具可作为处理器可执行指令而存储于存储器1050处以处理经由用户接口1044从计算机1046的用户接收的PCB设计信息1042。PCB设计信息1042可包含电路板上的封装半导体装置的物理定位信息，所述封装半导体装置对应于封装1040，包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。
计算机1046可经配置以变换PCB设计信息1042以产生数据文件，例如具有包含电路板上的封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据的GERBER文件1052，其中所述封装半导体装置对应于封装1040，包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
GERBER文件1052可在板组装工艺1054中被接收且用于产生PCB，例如根据存储于GERBER文件1052内的设计信息制造的代表性PCB1056。举例来说，GERBER文件1052可上传到一个或一个以上机器以执行PCB生产工艺的各种步骤。PCB1056可用包含封装1040的电子组件填充，以形成代表性印制电路组合件(PCA)1058。
PCA1058可在产品制造工艺1060处接收，且集成到一个或一个以加电子装置中，例如第一代表性电子装置1062和第二代表性电子装置1064。作为说明性非限制性实例，第一代表性电子装置1062、第二代表性电子装置1064或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机的组，图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500。图6的半导体装置600或其任何组合集成到所述装置中。作为另一说明性、非限制性实例，电子装置1062及1064中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。虽然图10说明根据本发明教示的远程单元，但本发明不限于这些所说明单元。本发明的实施例可适合地用于包含有源集成电路(其包含存储器和芯片上电路)的任何装置中。
包含图1的系统100、图2的通电控制电路200、图3的通电控制电路300、图4的通电控制电路400、图5的通电控制电路500、图6的半导体装置600或其任何组合的装置可经制造、处理且并入到电子装置中，如说明性工艺1000中所描述。关于图1到图10所揭示的实施例的一个或一个以上方面可包含于各种处理阶段处，例如在库文件1012、GDSII文件1026和GERBER文件1052内，以及存储在研究计算机1006的存储器1010、设计计算机1014的存储器1018、计算机1046的存储器1050、各种阶段处所使用(例如，在板组装工艺1054处)的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模1032、裸片1036、封装1040、PCA1058、例如原型电路或装置(未图示)等其它产品，或其任何组合。虽然描绘了从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中可使用更少阶段或可包含额外阶段。类似地，工艺1000可由单一实体执行，或由执行工艺1000的各种阶段的一个或一个以上实体执行。
所述领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。此功能性实施为硬件还是处理器可执行指令取决于特定应用和外加于整个系统上的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但此类实施决策不应被解释为导致偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接包含于硬件中、由处理器执行的软件模块中或所述两者的组合中。软件模块可驻留于随机存取存储器(RAM)、闪存存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移动磁盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的非瞬态存储媒体。例示性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息，且可将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供所揭示实施例的先前描述以使得所述领域的技术人员能够制作或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims (51)

1.一种设备，其包括：
功率检测器电路，其由第一电压供应器供电；以及
至少一个电压电平移位装置，其耦合到第二电压供应器，且经配置以将测试输入提供给所述功率检测器电路。
2.根据权利要求1所述的设备，其中所述功率检测器电路经配置而以所述测试输入为基准来确定所述第二电压供应器是否经供电，且其中所述功率检测器电路经进一步配置以提供指示所述第二电压供应器经供电的输出。
3.根据权利要求2所述的设备，其中所述功率检测器电路经配置以响应于所述第一电压供应器的第一电压超过第一阈值且所述第二电压供应器的第二电压超过第二阈值而提供具有第一逻辑电平的所述输出。
4.根据权利要求3所述的设备，其中所述第一电压供应器的所述第一阈值小于所述第二电压供应器的所述第二阈值。
5.根据权利要求2所述的设备，其中所述功率检测器电路经进一步配置以响应于所述第二电压供应器的第二电压在所述第一电压供应器的第一电压超过第一阈值时从低于第二阈值转变到高于所述第二阈值而将所述输出从第二逻辑电平转变到第一逻辑电平。
6.根据权利要求5所述的设备，其中所述功率检测器电路经进一步配置以响应于所述第二电压供应器的所述第二电压从高于所述第二阈值转变到低于所述第二阈值而将所述输出从所述第一逻辑电平转变到所述第二逻辑电平。
7.根据权利要求1所述的设备，其进一步包括实现所述功率检测器电路的输入的放电的放电路径。
8.根据权利要求7所述的设备，其中所述放电路径包括第一电阻器、第二电阻器、第一n型金属氧化物半导体NMOS晶体管和第二NMOS晶体管。
9.根据权利要求8所述的设备，其中所述放电路径进一步包括第三NMOS晶体管和第四NMOS晶体管，其中所述第一NMOS的栅极耦合到所述第三NMOS晶体管的栅极，且其中所述第二NMOS的栅极耦合到所述第四NMOS晶体管的栅极。
10.根据权利要求1所述的设备电路，其进一步包括由所述第二电压供应器供电且响应于所述第一电压供应器的电压电平的漏电控制装置。
11.根据权利要求10所述的设备，其中所述漏电控制装置包括n型金属氧化物半导体NMOS晶体管，其中所述NMOS晶体管的栅极耦合到所述第一电压供应器，且其中所述NMOS晶体管的源极耦合到所述功率检测器电路。
12.根据权利要求1所述的设备，其集成于至少一个半导体裸片中。
13.根据权利要求1所述的设备，其进一步包括选自包括以下各者的组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述功率检测器电路和所述电压电平移位装置集成到所述装置中。
14.一种设备，其包括：
用于检测电压的装置，其中所述用于检测电压的装置由第一电压供应器供电；
用于逐步减低电压的装置，其中所述用于逐步减低电压的装置耦合到第二电压供应器，且经配置以响应于所述第二电压供应器将测试输入提供给所述用于检测电压的装置。
15.根据权利要求14所述的设备，其进一步包括边界逻辑，其中所述边界逻辑包括多个闩锁元件。
16.根据权利要求15所述的设备，其进一步包括耦合到所述边界逻辑的联合测试行动小组JTAG逻辑，其中所述JTAG逻辑经配置以执行所述多个闩锁元件的边界扫描。
17.根据权利要求16所述的设备，其中所述JTAG逻辑包括测试接入端口TAP控制器，且其中所述TAP控制器经配置以从所述用于检测电压的装置接收复位信号。
18.根据权利要求14所述的设备，其中所述第一电压供应器为核心电压供应器，且其中所述第二电压供应器为衰减电压供应器。
19.根据权利要求18所述的设备，其进一步包括耦合到所述衰减电压供应器的多个输入/输出I/O缓冲器。
20.根据权利要求14所述的设备，其集成于至少一个半导体裸片中。
21.根据权利要求14所述的设备，其进一步包括选自包括以下各者的组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述功率检测器电路和所述电压电平移位装置集成到所述装置中。
22.一种方法，其包括：
由第一电压供应器来向功率检测器电路供电；
在电压电平移位装置处从第二电压供应器接收电压；以及
由所述电压电平移位装置将测试输入提供给所述功率检测器电路。
23.根据权利要求22所述的方法，其进一步包括由所述功率检测器电路以所述测试输入为基准来检测所述第二电压供应器是否满足阈值电压。
24.根据权利要求23所述的方法，其进一步包括由所述功率检测器电路提供指示所述第二电压供应器已达到所述阈值电压的第一输出。
25.根据权利要求24所述的方法，其中所述功率检测器电路将所述第一输出提供给测试接入端口TAP控制器。
26.根据权利要求23所述的方法，其中所述第一输出从高电压转变到低电压。
26.根据权利要求24所述的方法，其进一步包括由所述功率检测器电路提供指示所述第二电压供应器已降到低于所述阈值电压的第二输出。
28.根据权利要求27所述的方法，其中所述第二输出从低电压转变到高电压。
29.根据权利要求23所述的方法，其中向所述功率检测器电路供电且提供所述测试输入是由集成到电子装置中的处理器执行。
30.一种通电控制电路，其包括：
功率检测器电路，其耦合到核心电压供应器；
电压电平移位装置，其耦合到衰减电压供应器，且耦合到所述功率检测器电路；
缓冲级，其耦合到所述功率检测器电路，且耦合到所述核心电压供应器，
其中所述缓冲级经配置以提供指示所述衰减电压供应器的状态的输出。
31.根据权利要求30所述的通电控制电路，其进一步包括耦合到所述缓冲级的联合测试行动小组JTAG逻辑。
32.根据权利要求31所述的通电控制电路，其中所述JTAG逻辑包括测试接入端口TAP控制器，且其中所述缓冲级经配置以将所述输出提供给所述TAP控制器。
33.根据权利要求31所述的通电控制电路，其进一步包括边界逻辑，其中所述边界逻辑包括多个JTAG闩锁元件，且其中所述JTAG逻辑经配置以执行所述边界逻辑的边界扫描。
34.根据权利要求30所述的通电控制电路，其中所述功率检测器电路、所述电压电平移位装置和所述缓冲级集成到电压域中。
35.根据权利要求30所述的通电控制电路，其进一步包括选自包括以下各者的组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述功率检测器电路和所述电压电平移位装置集成到所述装置中。
36.一种方法，其包括：
接收表示半导体装置的至少一个物理性质的设计信息，所述半导体装置包括：
功率检测器电路，其由第一电压供应器供电；以及
至少一个电压电平移位装置，其耦合到第二电压供应器，且经配置以将测试输入提供给所述功率检测器电路；
变换所述设计信息以符合文件格式；以及
产生包含所述经变换的设计信息的数据文件。
37.根据权利要求36所述的方法，其中所述数据文件包含GDSII格式。
38.一种方法，其包括：
接收包括对应于半导体装置的设计信息的数据文件；以及
根据所述设计信息制造所述半导体装置，其中所述半导体装置包括：
功率检测器电路，其由第一电压供应器供电；以及
至少一个电压电平移位装置，其耦合到第二电压供应器，且经配置以将测试输入提供给所述功率检测器电路。
39.根据权利要求38所述的方法，其中所述数据文件具有GDSII格式。
40.一种方法，其包括：
接收包括电路板上的封装半导体装置的物理定位信息的设计信息，所述封装半导体装置包括：
功率检测器电路，其由第一电压供应器供电；以及
至少一个电压电平移位装置，其耦合到第二电压供应器，且经配置以将测试输入提供给所述功率检测器电路。
41.根据权利要求40所述的方法，其中数据文件具有GERBER格式。
42.一种方法，其包括：
接收包括设计信息的数据文件，所述设计信息包括电路板上的封装半导体装置的物理定位信息；以及
根据所述设计信息制造经配置以收纳所述封装半导体装置的所述电路板，其中所述封装半导体装置包括：
功率检测器电路，其由第一电压供应器供电；以及
至少一个电压电平移位装置，其耦合到第二电压供应器，且经配置以将测试输入提供给所述功率检测器电路。
43.根据权利要求42所述的方法，其中所述数据文件具有GERBER格式。
44.根据权利要求43所述的方法，其进一步包括将所述电路板集成到选自包括以下各者的组的装置中：机顶盒、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。
45.一种方法，其包括：
用于由第一电压供应器来向功率检测器电路供电的步骤；
用于在电压电平移位装置处从第二电压供应器接收电压的步骤；以及
用于由所述电压电平移位装置将测试输入提供给所述功率检测器电路的步骤。
46.根据权利要求45所述的方法，其进一步包括用于在测试接入端口TAP控制器处确定所述第二电压供应器是否经供电的步骤。
47.根据权利要求45所述的方法，其中第一步骤、第二步骤和第三步骤由集成到电子装置中的处理器执行。
48.一种存储可由计算机执行的指令的计算机可读有形媒体，所述指令包括：
可由所述计算机执行以确定由第一电压供应器供电的功率检测器电路是否已从耦合到第二电压供应器的至少一个电压电平移位装置接收测试输入的指令。
49.根据权利要求48所述的计算机可读有形媒体，其中所述测试输入向所述计算机指示所述第二电压供应器经供电。
50.根据权利要求49所述的计算机可读有形媒体，其中所述计算机包括测试接入端口TAP控制器。
51.根据权利要求48所述的计算机可读有形媒体，其中所述指令可由集成于选自包括以下各者的组的装置中的处理器执行：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。
CN201180064054.9A 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案 Active CN103314340B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610297903.XA CN106020405B (zh) 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/971,527 US8570077B2 (en) 2010-12-17 2010-12-17 Methods and implementation of low-power power-on control circuits
US12/971,527 2010-12-17
PCT/US2011/065696 WO2012083288A1 (en) 2010-12-17 2011-12-18 Methods and implementation of low-power power-on control circuits

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201610297903.XA Division CN106020405B (zh) 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案

Publications (2)

Publication Number Publication Date
CN103314340A true CN103314340A (zh) 2013-09-18
CN103314340B CN103314340B (zh) 2016-05-25

Family

ID=45529191

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201180064054.9A Active CN103314340B (zh) 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案
CN201610297903.XA Active CN106020405B (zh) 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610297903.XA Active CN106020405B (zh) 2010-12-17 2011-12-18 低功率通电控制电路的方法和实施方案

Country Status (6)

Country Link
US (2) US8570077B2 (zh)
EP (1) EP2652573B1 (zh)
JP (1) JP5687357B2 (zh)
KR (1) KR101513090B1 (zh)
CN (2) CN103314340B (zh)
WO (1) WO2012083288A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105843981A (zh) * 2015-02-04 2016-08-10 三星电子株式会社 电路设计系统与使用该系统设计的半导体电路
CN108886355A (zh) * 2016-03-31 2018-11-23 高通股份有限公司 高效功率电压电平转换器电路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570077B2 (en) * 2010-12-17 2013-10-29 Qualcomm Incorporated Methods and implementation of low-power power-on control circuits
US8947137B2 (en) * 2012-09-05 2015-02-03 Nvidia Corporation Core voltage reset systems and methods with wide noise margin
US9189582B2 (en) * 2013-08-23 2015-11-17 Mentor Graphics Corporation Programmable pattern aware voltage analysis
US9397654B2 (en) 2014-10-09 2016-07-19 Qualcomm Incorporated Low power externally biased power-on-reset circuit
TWI634407B (zh) * 2017-06-28 2018-09-01 世界先進積體電路股份有限公司 上電控制電路及控制電路
US10164627B1 (en) * 2017-08-31 2018-12-25 Vanguard International Semiconductor Corporation Power-on control circuit
CN110058140B (zh) * 2018-01-18 2021-09-07 中芯国际集成电路制造(上海)有限公司 一种上电电压检测电路、电子器件以及物联网设备
US11567516B2 (en) * 2019-07-05 2023-01-31 M31 Technology Corporation Power management circuit and method for integrated circuit having multiple power domains
US11169590B2 (en) * 2019-07-19 2021-11-09 Arm Limited Core ramp detection circuitry
US11711076B2 (en) * 2021-04-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Power on control circuits and methods of operating the same
US11842226B2 (en) * 2022-04-04 2023-12-12 Ambiq Micro, Inc. System for generating power profile in low power processor
CN118057734A (zh) * 2022-11-21 2024-05-21 华润微集成电路(无锡)有限公司 逻辑电平转换电路及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812680A (en) * 1986-03-19 1989-03-14 Fujitsu Limited High voltage detecting circuit
WO2005057628A2 (en) * 2003-12-08 2005-06-23 University Of South Florida A method and apparatus for reducing leakage in integrated circuits
US7049865B2 (en) * 2004-03-05 2006-05-23 Intel Corporation Power-on detect circuit for use with multiple voltage domains
US20070103215A1 (en) * 2005-11-08 2007-05-10 Boerstler David W Level shifter apparatus and method for minimizing duty cycle distortion
JP2008234015A (ja) * 2007-03-16 2008-10-02 Fuji Electric Device Technology Co Ltd 過電流検出回路、ｄｃ−ｄｃコンバータ、及び過電流検出方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345422A (en) 1990-07-31 1994-09-06 Texas Instruments Incorporated Power up detection circuit
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
KR100565941B1 (ko) * 1997-06-16 2006-03-30 가부시키가이샤 히타치세이사쿠쇼 반도체집적회로장치
US6078201A (en) * 1998-01-06 2000-06-20 Xilinx, Inc. Power-on reset circuit for dual supply voltages
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JP2000019200A (ja) * 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路
US6297683B1 (en) * 1998-12-14 2001-10-02 Ati International Srl Voltage supply discriminator and method
US6215342B1 (en) * 1999-07-14 2001-04-10 Fairchild Semiconductor Corporation Power-on reset circuit for dual-supply system
US6388469B1 (en) * 1999-08-13 2002-05-14 Cypress Semiconductor Corp. Multiple power supply output driver
US6335637B1 (en) 2000-04-03 2002-01-01 International Business Machines Corporation Two-supply protection circuit
JP2002041159A (ja) * 2000-07-25 2002-02-08 Nec Yamagata Ltd 半導体集積回路装置
US6874111B1 (en) * 2000-07-26 2005-03-29 International Business Machines Corporation System initialization of microcode-based memory built-in self-test
US6448824B1 (en) * 2000-09-29 2002-09-10 Intel Corporation Method and apparatus for integrated circuit power up
US6788511B1 (en) 2001-11-09 2004-09-07 Advanced Micro Devices, Inc. Domain power notification system
KR100408723B1 (ko) 2001-12-21 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 소자의 파워-업 신호 발생장치
TW560038B (en) 2002-05-29 2003-11-01 Ind Tech Res Inst Electrostatic discharge protection circuit using whole chip trigger technique
US20030225566A1 (en) 2002-06-03 2003-12-04 O'brein James J. JTAG server
CN100382419C (zh) * 2002-09-11 2008-04-16 三菱电机株式会社 电压检测电路和使用它的内部电压发生电路
US6894537B1 (en) * 2002-12-18 2005-05-17 National Semiconductor Corporation Apparatus and method for level shifting in power-on reset circuitry in dual power supply domains
US7123033B1 (en) * 2004-09-20 2006-10-17 Cypress Semiconductor Corporation Method and an apparatus to detect low voltage
JP4233552B2 (ja) * 2005-08-30 2009-03-04 富士通株式会社 リセット装置
US7541835B1 (en) 2005-12-08 2009-06-02 Nvidia Corporation Circuit technique to achieve power up tristate on a memory bus
US7619444B1 (en) 2005-12-08 2009-11-17 Nvidia Corporation Circuit technique to prevent device overstress
US7605618B2 (en) * 2006-01-12 2009-10-20 Qualcomm, Incorporated Digital output driver and input buffer using thin-oxide field effect transistors
CN100555169C (zh) * 2006-01-17 2009-10-28 鸿富锦精密工业（深圳）有限公司 微处理器供电控制电路
US7489167B2 (en) * 2006-04-26 2009-02-10 Infineon Technologies Ag Voltage detection and sequencing circuit
US20080231310A1 (en) * 2006-10-20 2008-09-25 Stmicroelectronics Pvt. Ltd. Flexible on chip testing circuit for i/o's characterization
JP2008187476A (ja) * 2007-01-30 2008-08-14 Toshiba Microelectronics Corp パワーオンリセット回路
US7675345B2 (en) * 2007-07-24 2010-03-09 Texas Instruments Incorporated Low-leakage level-shifters with supply detection
US7710141B2 (en) * 2008-01-02 2010-05-04 International Business Machines Corporation Method and apparatus for dynamic characterization of reliability wearout mechanisms
US8063674B2 (en) 2009-02-04 2011-11-22 Qualcomm Incorporated Multiple supply-voltage power-up/down detectors
US8677198B2 (en) * 2009-03-04 2014-03-18 Alcatel Lucent Method and apparatus for system testing using multiple processors
US8190931B2 (en) * 2009-04-30 2012-05-29 Texas Instruments Incorporated Power management events profiling
US8587359B2 (en) * 2009-08-07 2013-11-19 Atmel Corporation Level shifter with output latch
US8354875B2 (en) * 2010-03-25 2013-01-15 Qualcomm Incorporated Low voltage temperature sensor and use thereof for autonomous multiprobe measurement device
US8570077B2 (en) 2010-12-17 2013-10-29 Qualcomm Incorporated Methods and implementation of low-power power-on control circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4812680A (en) * 1986-03-19 1989-03-14 Fujitsu Limited High voltage detecting circuit
WO2005057628A2 (en) * 2003-12-08 2005-06-23 University Of South Florida A method and apparatus for reducing leakage in integrated circuits
US7049865B2 (en) * 2004-03-05 2006-05-23 Intel Corporation Power-on detect circuit for use with multiple voltage domains
US20070103215A1 (en) * 2005-11-08 2007-05-10 Boerstler David W Level shifter apparatus and method for minimizing duty cycle distortion
US7245172B2 (en) * 2005-11-08 2007-07-17 International Business Machines Corporation Level shifter apparatus and method for minimizing duty cycle distortion
JP2008234015A (ja) * 2007-03-16 2008-10-02 Fuji Electric Device Technology Co Ltd 過電流検出回路、ｄｃ−ｄｃコンバータ、及び過電流検出方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105843981A (zh) * 2015-02-04 2016-08-10 三星电子株式会社 电路设计系统与使用该系统设计的半导体电路
CN105843981B (zh) * 2015-02-04 2021-06-08 三星电子株式会社 电路设计系统与使用该系统设计的半导体电路
CN108886355A (zh) * 2016-03-31 2018-11-23 高通股份有限公司 高效功率电压电平转换器电路

Also Published As

Publication number Publication date
US9344079B2 (en) 2016-05-17
KR20130114685A (ko) 2013-10-17
CN103314340B (zh) 2016-05-25
EP2652573A1 (en) 2013-10-23
JP5687357B2 (ja) 2015-03-18
JP2014510424A (ja) 2014-04-24
US8570077B2 (en) 2013-10-29
US20140025325A1 (en) 2014-01-23
WO2012083288A1 (en) 2012-06-21
CN106020405A (zh) 2016-10-12
US20120153994A1 (en) 2012-06-21
EP2652573B1 (en) 2017-08-16
KR101513090B1 (ko) 2015-04-17
CN106020405B (zh) 2019-12-24

Similar Documents

Publication Publication Date Title
CN103314340A (zh) 低功率通电控制电路的方法和实施方案
CN103052989B (zh) 锁存电路
CN103124998B (zh) 具有双二极管存取装置的基于电阻的存储器
CN103620685B (zh) 感测电路
WO2011109510A1 (en) System and method of test mode gate operation
JP2011526091A (ja) クロック・ゲーティング・システム及び方法
CN104076194B (zh) 测试集成电路封装件的输出短路电流
CN107003708B (zh) 用于整体能量管理的电压缩放
US10096346B2 (en) Current-mode sense amplifier
KR101252698B1 (ko) 클록 게이팅 시스템 및 방법
CN102714053A (zh) 控制施加到磁性隧道结的电流的方向的系统和方法
CN107210297A (zh) 中心偏离栅极切割
CN103189923A (zh) 具有被选择性供电的反相器的读出放大器
CN104541330B (zh) 使用脉冲锁存器及阻挡门来执行扫描测试的系统和方法
US8423329B2 (en) System and method of adjusting a resistance-based memory circuit parameter
CN103620684A (zh) 感测电路
CN110531136B (zh) 标准单元漏电流的测试电路及测试方法
US9542518B2 (en) User experience based management technique for mobile system-on-chips
CN105428350A (zh) 静电放电保护元件的模拟等效电路及其模拟方法
Belous et al. The Art and Science of Microelectronic Circuit Design

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant