TWI620418B - 連結至一標準微控制器之作為一整合型週邊設備之類比信號相容互補式金屬氧化物半導體開關 - Google Patents

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Abstract

至少一類比信號相容互補式金屬氧化物半導體(CMOS)開關電路係與數位邏輯電路一起併入一積體電路中。該積體電路可進一步包括用於控制用於切換例如音訊、視訊、串列通信等等之類比信號之該至少一類比信號相容CMOS開關之操作之一數位處理器及記憶體，例如微控制器、微處理器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)、特定應用積體電路(ASIC)等等。該至少一類比信號相容CMOS開關可具有例如單投「接通」或「關斷」或為a或b所共有之雙投之第一狀態及第二狀態，藉由一邏輯「0」或一邏輯「1」之一單一數位控制信號控制。

Description

連結至一標準微控制器之作為一整合型週邊設備之類比信號相容互補式金屬氧化物半導體開關
本發明係關於積體電路微控制器，且更特定言之係關於一種具有連結至其之可作為一整合型週邊設備進行控制之至少一類比信號相容CMOS開關之積體電路微控制器。
在現代電子裝置中需要類比轉換功能。當電子裝置中需要一類比切換功能時，可使用離散元件執行此等類比功能且藉由來自一數位電路(例如，電子裝置中之數位處理器)之數位邏輯位準信號控制該等離散組件。或使用一混合信號(類比電路及數位電路)積體電路，其中類比輸入信號經轉換成一數位形式，藉由該混合信號積體電路之數位部分加以處理且接著轉換回至一類比輸出信號。前者需要若干離散組件及增加大小之一印刷電路板。後者需要一複雜且昂貴混合信號積體電路、快速計算能力及具有一高功率需求。
因此，需要一種積體電路裝置，其可切換及控制外部類比信號且位於低成本及低功率消耗之一小型封裝中。
根據一實施例，一種積體電路裝置可包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極單投互補式金屬氧化物半導體(CMOS)開關，其耦合至數位控制器且由數位控制器控制，其中該至少一類比信號相容單極單投CMOS開關在數位處理器對其確證處於一第一邏輯位準之一控制信號時具有一第一節點與一第二節點之間之一低阻抗，且在數位處理器對其確證處於一第二邏輯位準之控制信號時具有該第一節點與該第二節點之間之一高阻抗。
根據一進一步實施例，第一邏輯位準係一邏輯位準高且第二邏輯位準係一邏輯位準低。根據一進一步實施例，該第一邏輯位準係一邏輯位準低且該第二邏輯位準係一邏輯位準高。根據一進一步實施例，至少一類比信號相容單極單投CMOS開關係複數個類比信號相容單極單投CMOS開關。
根據一進一步實施例，至少一類比信號相容單極單投CMOS開關可包括：一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；及一反相器；其中：該P-MOS電晶體之汲極耦合至該N-MOS電晶體之源極及第一節點，該P-MOS電晶體之源極耦合至該N-MOS電晶體之汲極及第二節點，該P-MOS電晶體之閘極及該反相器之一輸入耦合至數位處理器之一數位控制輸出，且該N-MOS電晶體之閘極耦合至該反相器之一輸出。
根據一進一步實施例，數位處理器係一微控制器。根據一進一步實施例，數位處理器係選自由一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)及一特定應用積體電路 (ASIC)組成之群組。根據一進一步實施例，一積體電路封裝圍封該積體電路裝置，其中第一節點及第二節點係該積體電路封裝上之連接件。
根據另一實施例，一種積體電路裝置可包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極雙投互補式金屬氧化物半導體(CMOS)開關，其耦合至該數位控制器且由該數位處理器控制，其中該至少一類比信號相容單極雙投CMOS開關在數位處理器對其確證處於一第一邏輯位準之一控制信號時具有一第一節點與一第二節點之間之一低阻抗及該第一節點與一第三節點之間之一高阻抗，且在數位處理器對其確證處於一第二邏輯位準之一控制信號時具有該第一節點與該第二節點之間之一高阻抗及該第一節點與該第三節點之間之一低阻抗。
根據一進一步實施例，第一邏輯位準係一邏輯位準高且第二邏輯位準係一邏輯位準低。根據一進一步實施例，第一邏輯位準係一邏輯位準低且第二邏輯位準係一邏輯位準高。根據一進一步實施例，至少一類比信號相容單極雙投CMOS開關係複數個類比信號相容單極雙投CMOS開關。
根據一進一步實施例，該單極雙投CMOS開關可包括：一第一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第二P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第二N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第一反相器；及一第二反相器；其中：該第一P-MOS電晶體之汲極耦合 至該第一N-MOS電晶體之源極及該第一節點，該第一P-MOS電晶體之源極耦合至該第一N-MOS電晶體之汲極及該第二節點，該第一P-MOS電晶體之閘極及該第一反相器之一輸入耦合至該數位處理器之一數位控制輸出，該第一N-MOS電晶體之閘極耦合至該第一反相器之一輸出，該第二P-MOS電晶體之汲極耦合至該第二N-MOS電晶體之源極及該第一節點，該第二P-MOS電晶體之源極耦合至該第二N-MOS電晶體之汲極及該第三節點，該第二N-MOS電晶體之閘極及該第二反相器之一輸入耦合至該數位處理器之數位控制輸出，且該第二P-MOS電晶體之閘極耦合至該第二反相器之一輸出。
根據一進一步實施例，數位處理器係一微控制器。根據一進一步實施例，數位處理器係選自由一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)及一特定應用積體電路(ASIC)組成之群組。根據一進一步實施例，一積體電路封裝圍封該積體電路裝置，其中第一節點、第二節點及第三節點係該積體電路封裝上之連接件。
根據又另一實施例，一種積體電路裝置可包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極互補式金屬氧化物半導體(CMOS)開關，其耦合至數位控制器且由數位控制器控制，其中該至少一類比信號相容單極CMOS開關在數位處理器對其確證處於一第一邏輯位準之控制信號時具有一第一節點與一第二節點之間之一高阻抗及該第一節點與一第三節點之間之一低阻抗，在數位處理器對其確證處於第二邏輯位準之控制信號時具有該第一節點與該第二節點之間之一高阻抗及該第一節點與該第三節點之間之一高阻抗，在數位處理器對其確 證處於第三邏輯位準之控制信號時具有該第一節點與該第二節點之間之一低阻抗及該第一節點與該第三節點之間之一低阻抗，且在數位處理器對其確證處於第四邏輯位準之控制信號時具有該第一節點與該第二節點之間之一低阻抗及該第一節點與該第三節點之間之一高阻抗。
根據一進一步實施例，第一邏輯位準係二進制00，第二邏輯位準係二進制01，第三邏輯位準係二進制10，且第四邏輯位準係二進制11。根據一進一步實施例，至少一類比信號相容單極CMOS開關係複數個類比信號相容單極CMOS開關。
根據一進一步實施例，單極CMOS開關可包括：一第一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第二P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第二N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第一反相器；及一第二反相器；其中：該第一P-MOS電晶體之汲極耦合至該第一N-MOS電晶體之源極及該第一節點，該第一P-MOS電晶體之源極耦合至該第一N-MOS電晶體之汲極及該第二節點；該第一P-MOS電晶體之閘極及該第一反相器之一輸入耦合至該數位處理器之一第一數位控制輸出；該第一N-MOS電晶體之閘極耦合至該第一反相器之一輸出；該第二P-MOS電晶體之汲極耦合至該第二N-MOS電晶體之源極及該第一節點；該第二P-MOS電晶體之源極耦合至該第二N-MOS電晶體之汲極及該第三節點；該第二N-MOS電晶體之閘極及該第二反相器之一輸入耦合至該數位處理器之一第二數位控制輸出，且該第二P-MOS電晶體之閘極耦合至該第二 反相器之一輸出。
根據一進一步實施例，數位處理器係一微控制器。根據一進一步實施例，一積體電路封裝圍封該積體電路裝置，其中第一節點、第二節點及第三節點係該積體電路封裝上之連接件。
102‧‧‧積體電路(IC)裝置
104‧‧‧數位處理器
106‧‧‧記憶體
108‧‧‧類比信號相容互補式金屬氧化物半導體(CMOS)開關
110‧‧‧類比信號相容互補式金屬氧化物半導體(CMOS)開關
112‧‧‧類比信號相容互補式金屬氧化物半導體(CMOS)開關
202‧‧‧積體電路(IC)裝置
204‧‧‧數位處理器
206‧‧‧記憶體
208a‧‧‧類比信號相容雙極CMOS開關
208b‧‧‧類比信號相容雙極CMOS開關
210a‧‧‧類比信號相容雙極CMOS開關
210b‧‧‧類比信號相容雙極CMOS開關
220‧‧‧P通道金屬氧化物半導體(P-MOS)電晶體
222‧‧‧N通道金屬氧化物半導體(N-MOS)電晶體
224‧‧‧數位邏輯反相器
226‧‧‧P通道金屬氧化物半導體(P-MOS)電晶體
228‧‧‧N通道金屬氧化物半導體(N-MOS)電晶體
230‧‧‧數位邏輯反相器
GPIOa‧‧‧信號節點
GPIOa-1‧‧‧信號節點
GPIOa-1A‧‧‧信號節點
GPIOa-1B‧‧‧信號節點
GPIOa-2‧‧‧信號節點
GPIOa-2A‧‧‧信號節點
GPIOa-2B‧‧‧信號節點
GPIOa-3‧‧‧信號節點
GPIOb‧‧‧信號節點
GPIOb-1‧‧‧信號節點
GPIOb-1A‧‧‧信號節點
GPIOb-1B‧‧‧信號節點
GPIOb-2‧‧‧信號節點
GPIOb-2A‧‧‧信號節點
GPIOb-2B‧‧‧信號節點
GPIOb-3‧‧‧信號節點
GPIOc‧‧‧信號節點
GPIOc-2‧‧‧信號節點
GPIOc-2A‧‧‧信號節點
GPIOc-2B‧‧‧信號節點
GPIOc-3‧‧‧信號節點
SWxEN‧‧‧第一數位邏輯控制信號
SWxEN-1‧‧‧數位邏輯控制信號
SWxEN-2‧‧‧數位邏輯控制信號
SWxEN-3‧‧‧數位邏輯控制信號
SWyEN‧‧‧第二數位邏輯控制信號
SWyEN-3‧‧‧數位邏輯控制信號
圖1係根據本發明之教示包括一數位處理器、記憶體及用於切換類比信號之至少一類比信號相容CMOS開關之一積體電路裝置之一示意方塊圖。
圖2係根據本發明之教示包括一數位處理器、記憶體及用於切換類比信號之至少一類比信號相容CMOS開關之另一積體電路裝置之一示意方塊圖。
圖3係根據本發明之一特定例示性實施例藉由一位元數位控制信號控制之一類比信號相容兩狀態單極單投(SPST)CMOS開關之一示意圖。
圖4係根據本發明之另一特定例示性實施例藉由一位元數位控制信號控制之一類比信號相容兩狀態單極雙投(SPDT)CMOS開關之一示意圖。
圖5係根據本發明之又另一特定例示性實施例藉由二位元數位控制信號控制之一類比信號相容至多四狀態單極雙投(SPDT)CMOS開關之一示意圖。
藉由結合隨附圖式參考下文描述，可獲得本發明之一更全面理解。
儘管本發明易於以多種修改及替代形式呈現，然在圖式中已展示且在本文詳細描述本發明之特定例示性實施例。然而，應理 解，本文對特定例示性實施例之描述並不旨在將本發明限制於本文揭示之特定形式，而相反，本發明涵蓋如藉由隨附申請專利範圍定義之全部修改及等效物。
至少一積體電路類比信號相容互補式金屬氧化物半導體(CMOS)開關電路係與數位邏輯電路一起併入一積體電路中。積體電路可進一步包括用於控制用於切換類比信號(例如，音訊、視訊、串列通信等等)之至少一類比信號相容CMOS開關之操作之一數位處理器及記憶體，例如微控制器、微處理器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)、特定應用積體電路(ASIC)等等。至少一類比信號相容CMOS開關可具有第一狀態及第二狀態(例如，單投「接通」或「關斷」，或為a或b所共有之雙投)，藉由一邏輯「0」或一邏輯「1」之一單一數位控制信號控制。該至少一類比信號相容CMOS開關亦可具有至多四種狀態(例如，雙投關斷-無連接，及為a或b所共有或為a及b兩者所共有)，藉由00、01、10或11邏輯位準之二位元數位控制信號控制。可使用標準低成本、最小空間及低功率消耗CMOS晶格(CMOS cell)以在積體電路裝置中實施至少一類比信號相容CMOS開關。該至少一類比信號相容CMOS開關經調適以基於來自數位處理器之邏輯而切換外部類比信號。使用積體電路裝置之積體電路封裝連接件(例如，接針或球狀凸塊)以將該至少一類比信號相容CMOS開關耦合至外部類比信號。
現在參考圖式，示意性地圖解說明特定例示性實施例之細節。在圖式中，相同的元件將由相同的數字表示，且相似的元件將由具有一不同小寫字母下標之相同數字表示。
參考圖1，描繪根據本發明之教示包括一數位處理器、記憶 體及用於切換類比信號之至少一類比信號相容CMOS開關之一積體電路裝置之一示意方塊圖。一積體電路(IC)裝置102包括一數位處理器104、一記憶體106及至少一類比信號相容CMOS開關108。複數個類比信號相容CMOS開關(例如，開關110及112)亦可包含於該IC裝置102內。該至少一類比信號相容CMOS開關108(110及112)係使用維持該至少一CMOS開關108之兩種狀態之一者(例如，「關斷」或「接通」或位置a或b)之一單一位元數位邏輯控制信號SWxEN控制(分別使用一邏輯「0」或一邏輯「1」控制信號SWxEN控制)。
舉例而言，該數位處理器104可係(但不限於)一微控制器、一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)、一特定應用積體電路(ASIC)及其類似物。記憶體106可係用於儲存程式資訊及/或資料以結合數位處理器104運行之揮發性及/或非揮發性記憶體。IC裝置102可未經封裝或封裝於任何類型之一IC封裝中。外部連接件、GPIO經提供以耦合待藉由該至少一類比信號相容CMOS開關108(110及112)切換之外部類比信號。各類比信號相容CMOS開關包括至少一P通道金屬氧化物半導體(P-MOS)電晶體及至少一N通道金屬氧化物半導體(N-MOS)電晶體，因此形成一互補式金屬氧化物半導體(CMOS)開關。該至少一類比信號相容CMOS開關係對一類比信號不敏感之電壓極性。經切換之類比信號在電壓及/或電流方面可如P-MOS及N-MOS電晶體能夠處置般大。該類比信號相容CMOS開關108係一單極單投開關；該類比信號相容CMOS開關110係一兩位置單極雙投開關；且該類比信號相容CMOS開關112係一至多四位置單極雙投開關；如下文更全面描述。
參考圖2，描繪根據本發明之教示包括一數位處理器、記憶體及用於切換類比信號之至少一類比信號相容CMOS開關之另一積體電路裝置之一示意方塊圖。一積體電路(IC)裝置202包括一數位處理器204、一記憶體206及至少一類比信號相容雙極CMOS開關208。複數個雙極類比信號相容CMOS開關(例如，開關210)亦可包含於IC裝置202內。該至少一類比信號相容雙極CMOS開關208(及210)係使用維持該至少一類比信號相容雙極CMOS開關208之兩種狀態之一者(例如，「關斷」或「接通」或位置a或b)之一單一位元數位邏輯控制信號SWxEN控制，分別使用一邏輯「0」或一邏輯「1」控制信號SWxEN控制。
舉例而言，該數位處理器204可係(但不限於)一微控制器、一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)、一特定應用積體電路(ASIC)及類似物。記憶體206可係用於儲存程式資訊及/或資料以結合數位處理器204運行之揮發性及/或非揮發性記憶體。IC裝置202可未經封裝或封裝於任何類型之一IC封裝中。外部連接件、GPIO(節點)經提供以耦合至待藉由該至少一類比信號相容CMOS開關208(及210)切換之外部類比信號。各類比信號相容CMOS雙極開關包括至少一P通道金屬氧化物半導體(P-MOS)電晶體及至少一N通道金屬氧化物半導體(N-MOS)電晶體，因此形成一互補式金屬氧化物半導體(CMOS)開關。該至少一類比信號相容雙極CMOS開關係對一類比信號不敏感之電壓極性。經切換之類比信號在電壓及/或電流方面可如P-MOS及N-MOS電晶體能夠處置般大。該類比信號相容雙極CMOS開關208係一雙極單投開關；且該類比信號相容CMOS開關210係一兩位置雙極雙投開關；如下文更全面描述。具有兩極以上(例如，三極、 四極、五極等等)之一類比信號相容CMOS開關可使用一單一數位控制信號SWxEN控制係可預期的且係在本發明之範疇內。
參考圖3，描繪根據本發明之一特定例示性實施例藉由一位元數位控制信號控制之一類比信號相容兩狀態單極單投(SPST)CMOS開關之一示意圖。類比信號相容CMOS開關108包括如圖3中展示般連接之一P通道MOS(P-MOS)電晶體220、一N通道MOS(N-MOS)電晶體222及一數位邏輯反相器224。在數位邏輯控制信號SWxEN處於一邏輯「0」時，電晶體220及222兩者均關斷，且在信號節點GPIOa與信號節點GPIOb之間具有一很高阻抗。
在數位邏輯控制信號SWxEN處於一邏輯「1」時，電晶體220及222兩者均接通且在信號節點GPIOa與信號節點GPIOb之間具有一低阻抗。因此，類比信號相容CMOS開關108連接或斷開在信號節點GPIOa與GPIOb之間之任何極性之一類比信號。P-MOS電晶體220、N-MOS電晶體222及反相器224易於以低成本及最小空間需求實施於標準數位積體電路上。圖3中展示之電路係根據本發明之教示之所預期且在本文進一步論述之更複雜類比信號相容CMOS開關之基本建置組塊。
參考圖4，描繪根據本發明之另一特定例示性實施例藉由一位元數位控制信號控制之一類比信號相容兩狀態單極雙投(SPDT)類比信號相容CMOS開關之一示意圖。類比信號相容CMOS開關110包括如圖4中展示般連接之P通道MOS(P-MOS)電晶體220及226、N通道MOS(N-MOS)電晶體222及228以及數位邏輯反相器224及230。在數位邏輯控制信號SWxEN處於一邏輯「0」時，電晶體220及222關斷，且電晶體226及228接通。因此，在信號節點 GPIOa與GPIOb之間存在一高阻抗，且在信號節點GPIOa與GPIOc之間存在一低阻抗。
在數位邏輯控制信號SWxEN處於一邏輯「1」時，電晶體220及222接通且電晶體226及228關斷。因此，在信號節點GPIOa與GPIOc之間存在一高阻抗，且在信號節點GPIOa與GPIOb之間存在一低阻抗。因此，CMOS開關110連接或斷開在信號節點GPIOa與GPIOb或GPIOa與GPIOc(單極雙投-SPDT)之間之任何極性之一類比信號。P-MOS電晶體220及226、N-MOS電晶體222及228以及反相器224及230易於以低成本及最小空間需求實施於一標準數位積體電路上。
參考圖5，描繪根據本發明之又另一特定例示性實施例藉由二位元數位控制信號控制之一類比信號相容至多四狀態單極雙投(SPDT)類比信號相容CMOS開關之一示意圖。類比信號相容CMOS開關112包括如圖5中展示般連接之P通道MOS(P-MOS)電晶體220及226、N通道MOS(N-MOS)電晶體222及228以及數位邏輯反相器224及230。在第一數位邏輯控制信號SWXEN處於一邏輯「0」時，電晶體220及222關斷，且在第二數位邏輯控制信號SWyEN處於一邏輯「0」時，電晶體226及228接通。因此，在信號節點GPIOa與GPIOb之間存在一高阻抗，且在信號節點GPIOa與GPIOc之間存在一低阻抗。
在第一數位邏輯控制信號SWxEN處於一邏輯「0」時，電晶體220及222關斷，且在第二數位邏輯控制信號SWyEN處於一邏輯「1」時，電晶體226及228關斷。因此，在信號節點GPIOa與GPIOb之間存在一高阻抗，且在信號節點GPIOa與GPIOc之間存在一高阻抗。
在第一數位邏輯控制信號SWxEN處於一邏輯「1」時，電晶體220及222接通，且在第二數位邏輯控制信號SWyEN處於一邏輯「0」時，電晶體226及228接通。因此，在信號節點GPIOa與GPIOb之間存在一低阻抗，且在信號節點GPIOa與GPIOc之間存在一低阻抗。
在第一數位邏輯控制信號SWxEN處於一邏輯「1」時，電晶體220及222接通，且在第二數位邏輯控制信號SWyEN處於一邏輯「1」時，電晶體226及228關斷。因此，在信號節點GPIOa與GPIOb之間存在一低阻抗，且在信號節點GPIOa與GPIOc之間存在一高阻抗。
因此，CMOS開關112連接或斷開在信號節點GPIOa與GPIOb及/或GPIOa與GPIOc之間之任何極性之一類比信號。P-MOS電晶體220及226、N-MOS電晶體222及228以及反相器224及230易於以低成本及最小空間需求製造於一標準數位積體電路上。
藉由一第一數位邏輯控制信號SWxEN及/或第二數位邏輯控制信號SWyEN控制之複數個極可藉由使用共同控制輸入及各自GPIO輸出而用圖3、圖4及圖5中展示之CMOS開關電路實施係可預期的且係在本發明之範疇內。
儘管已藉由參考本發明之例示性實施例描繪、描述及定義本發明之實施例，然此等參考不暗示對本發明之一限制，且亦未推斷此限制。如一般技術者及獲益於本發明者將想到所揭示之標的在形式及功能上具有大幅修改、變更及等效物。所描繪及描述的本發明之實施例僅係實例，且非本發明範疇之詳盡內容。

Claims (17)

  1. 一種積體電路裝置，其包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極單投互補式金屬氧化物半導體(CMOS)開關，其耦合至該數位處理器且由該數位處理器控制，其中該至少一類比信號相容單極單投CMOS開關：在該數位處理器對其確證處於一第一邏輯位準之一控制信號時具有一第一節點與一第二節點之間之一低阻抗，及在該數位處理器對其確證處於一第二邏輯位準之一第二控制信號時具有該第一節點與該第二節點之間之一高阻抗，其中該至少一類比信號相容單極單投CMOS開關包括：一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；及一反相器；其中：該P-MOS電晶體之該汲極耦合至該N-MOS電晶體之該源極及該第一節點，該P-MOS電晶體之該源極耦合至該N-MOS電晶體之該汲極及該第二節點，該P-MOS電晶體之該閘極及該反相器之一輸入耦合 至該數位處理器之一數位控制輸出，及該N-MOS電晶體之該閘極耦合至該反相器之一輸出。
  2. 如請求項1之積體電路裝置，其中該第一邏輯位準係一邏輯位準高且該第二邏輯位準係一邏輯位準低。
  3. 如請求項1之積體電路裝置，其中該第一邏輯位準係一邏輯位準低且該第二邏輯位準係一邏輯位準高。
  4. 如請求項1之積體電路裝置，其中該至少一類比信號相容單極單投CMOS開關係複數個類比信號相容單極單投CMOS開關。
  5. 如請求項1之積體電路裝置，其中該數位處理器係一微控制器。
  6. 如請求項1之積體電路裝置，其進一步包括圍封該積體電路裝置之一積體電路封裝，其中該第一節點及該第二節點係該積體電路封裝上之連接件。
  7. 一種積體電路裝置，其包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極雙投互補式金屬氧化物半導體(CMOS)開關，其耦合至該數位處理器且由該數位處理器控制，其中該至少一類比信號相容單極雙投CMOS開關：在該數位處理器對其確證處於一第一邏輯位準之一控制信號時具有一第一節點與一第二節點之間之一低阻抗及該第一節點與一第三節點之間之一高阻抗，及在該數位處理器對其確證處於一第二邏輯位準之一控制 信號時具有該第一節點與該第二節點之間之一高阻抗及該第一節點與該第三節點之間之一低阻抗，其中該單極雙投CMOS開關包括：一第一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第二P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第二N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第一反相器；及一第二反相器；其中：該第一P-MOS電晶體之該汲極耦合至該第一N-MOS電晶體之該源極及該第一節點，該第一P-MOS電晶體之該源極耦合至該第一N-MOS電晶體之該汲極及該第二節點，該第一P-MOS電晶體之該閘極及該第一反相器之一輸入耦合至該數位處理器之一數位控制輸出，該第一N-MOS電晶體之該閘極耦合至該第一反相器之一輸出，該第二P-MOS電晶體之該汲極耦合至該第二N-MOS電晶體之該源極及該第一節點，該第二P-MOS電晶體之該源極耦合至該第二N- MOS電晶體之該汲極及該第三節點，該第二N-MOS電晶體之該閘極及該第二反相器之一輸入耦合至該數位處理器之該數位控制輸出，及該第二P-MOS電晶體之該閘極耦合至該第二反相器之一輸出。
  8. 如請求項7之積體電路裝置，其中該第一邏輯位準係一邏輯位準高且該第二邏輯位準係一邏輯位準低。
  9. 如請求項7之積體電路裝置，其中該第一邏輯位準係一邏輯位準低且該第二邏輯位準係一邏輯位準高。
  10. 如請求項7之積體電路裝置，其中該至少一類比信號相容單極雙投CMOS開關係複數個類比信號相容單極雙投CMOS開關。
  11. 如請求項7之積體電路裝置，其中該數位處理器係一微控制器。
  12. 如請求項7之積體電路裝置，其進一步包括圍封該積體電路裝置之一積體電路封裝，其中該第一節點、該第二節點及該第三節點係該積體電路封裝上之連接件。
  13. 一種積體電路裝置，其包括：一數位處理器；一記憶體，其耦合至該數位處理器；及至少一類比信號相容單極互補式金屬氧化物半導體(CMOS)開關，其耦合至該數位處理器且由該數位處理器控制，其中該至少一類比信號相容單極CMOS開關：在該數位處理器對其確證處於第一邏輯位準之控制信號 時具有一第一節點與一第二節點之間之一高阻抗及該第一節點與一第三節點之間之一低阻抗，在該數位處理器對其確證處於第二邏輯位準之控制信號時具有該第一節點與該第二節點之間之一高阻抗及該第一節點與該第三節點之間之一高阻抗，在該數位處理器對其確證處於第三邏輯位準之控制信號時具有該第一節點與該第二節點之間之一低阻抗及該第一節點與該第三節點之間之一低阻抗，及在該數位處理器對其確證處於第四邏輯位準之控制信號時具有該第一節點與該第二節點之間之一低阻抗及該第一節點與該第三節點之間之一高阻抗，其中該單極CMOS開關包括：一第一P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第二P通道金屬氧化物半導體(P-MOS)電晶體，其具有一源極、閘極及汲極；一第一N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第二N通道金屬氧化物半導體(N-MOS)電晶體，其具有一源極、閘極及汲極；一第一反相器；及一第二反相器；其中：該第一P-MOS電晶體之該汲極耦合至該第一N-MOS電晶體之該源極及該第一節點， 該第一P-MOS電晶體之該源極耦合至該第一N-MOS電晶體之該汲極及該第二節點，該第一P-MOS電晶體之該閘極及該第一反相器之一輸入耦合至該數位處理器之一第一數位控制輸出，該第一N-MOS電晶體之該閘極耦合至該第一反相器之一輸出，該第二P-MOS電晶體之該汲極耦合至該第二N-MOS電晶體之該源極及該第一節點，該第二P-MOS電晶體之該源極耦合至該第二N-MOS電晶體之該汲極及該第三節點，該第二N-MOS電晶體之該閘極及該第二反相器之一輸入耦合至該數位處理器之一第二數位控制輸出，及該第二P-MOS電晶體之該閘極耦合至該第二反相器之一輸出。
  14. 如請求項13之積體電路裝置，其中該第一邏輯位準係二進制00，該第二邏輯位準係二進制01，該第三邏輯位準係二進制10，且該第四邏輯位準係二進制11。
  15. 如請求項13之積體電路裝置，其中該至少一類比信號相容單極CMOS開關係複數個類比信號相容單極CMOS開關。
  16. 如請求項13之積體電路裝置，其中該數位處理器係一微控制器。
  17. 如請求項13之積體電路裝置，其進一步包括圍封該積體電路裝置之一積體電路封裝，其中該第一節點、該第二節點及該第三節點係該積體電路封裝上之連接件。
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