JPS6154711A

JPS6154711A - アナログスイツチ

Info

Publication number: JPS6154711A
Application number: JP17780884A
Authority: JP
Inventors: Kenji Yamaguchi; 山口　賢治
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-08-27
Filing date: 1984-08-27
Publication date: 1986-03-19
Also published as: JPH0478053B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、アナログ信号のスイッチングを行うＭＯＳＦ
ＥＴを用いたアナログスイッチに関し、更に詳しくは、
アナログスイッチの洩れ電流による誤差の生じない、ア
ナログマルチプレクサに使用して有効なアナログスイッ
チに関する。

（従来の技術）第５図は従来の酸化物分１１１０ＭＯｓアナログスイッ
チを用いて構成したアナログマルチプレクサの一例を示
す接続図である。図において、ＩＮＩ〜ｒＮｎはそれぞ
れ入力アナログ信号Ｖ＋ｌ〜Ｖｉｎが印加される入力端
子、ＯＵＴはｎ個の入力アナログ信号のうちの１つが選
択され出力される出力端子、ＳＷ１〜ＳＷｎはそれぞれ
０ＭＯＳＦＥＴで構成されたアナログスイッチ、Ａ１〜
八〇は各アナログスイッチＳＷ１〜ＳＷｎの制御端子で
、これらの端子のいずれかに“°Ｈ″レベルの信号を加
え、そのスイッチをオンとし、残りのスイッチの制御端
子には゛°Ｌ″レベルの信号を加え、オフとし、ｎ１ｉ
ｌの入力信号の１つを選択して取り出す。Ｒ１へＲｎは
各入力端子と各アナログスイッチとの間に挿入された保
護抵抗である。

各アナログスイッチＳＷ１〜５Ｗ−ｎは、Ｎ型ＭＯ３Ｆ
ＥＴ　（０１１〜Ｑｎ　１　）と、Ｐ型ＭＯ３ＦＥＴ（
Ｑ１２〜Ｑｎ２＞の一対が並列接続して構成されている
。

このように構成された従来回路において、今、ｎ個のア
ナログ信号Ｖｌ　ｌ　−１／ｉ　ｎのうら、Ｖ１鳳を選
択して取り出すものとすれば、制御端子Ａ１に“’　Ｈ
”レベル、他の制御端子Ａ２〜Ａｎに゛し°ルベルのＩ
ｔ、ｌ　ｔａｌｌ信号を与える。これによって、アナロ
グスイッチＳＷ１において、Ｎ型ＭＯＳＦＥＴＱ１１（
１”−）−が”ｌ−１”レベル、Ｐ型Ｍｏ５ＦＥＴＱ１
２のゲートが゛°Ｌ″レベルとなって、これらのＦＥＴ
Ｑｌ１．Ｑｌ２が共にオンとなる。

他のアナログスイッチ３Ｗ２〜ＳＷｎにおいては、各Ｆ
ＥＴのゲートはＱｌｌ、Ｑｌ２の場合と逆極性で、全て
オフとなる。従って、入力端子ｒＮ１に印加されている
アナログ信号Ｖｉｌだけが、アナログスイッチＳＷ１に
よって選択され、出力端子ＯＵＴに出力される。

ここで、各ＦＥＴがいずれも理想的スイッチであって、
洩れ電流が存在しないものとすれば、出力端子ＯＵＴに
出力される出力信号ＶｏはＶｔ１に等しくなる。

（発明が解決しようとする問題点）しかしながら、実際にはＦＥＴは微小な洩れを持ってお
り、オフ状態にあるアナログスイッチＳＷ２〜ＳＷｎか
ら第５図のｒＬ２〜ＩＬｎに示ずように、オン状態のス
イッチＳＷ１側に微小洩れ７［１流がそれぞれ流れ込み
、保護抵抗Ｒ１を通って、入力アナログ信号Ｖｔｚ側に
流れ出す。又、オン状態のＦＥＴＱｌ　１．Ｑｌ　２自
身も洩れを生じており、同様に入力アナログ信号ｖｉｌ
側に流れ出ｔａこれらの洩れ電流の総和ＩＬは、保ツ抵
抗Ｒ１において、電圧降下ΔＶ（−１１−Ｒ１）を生じ
る。従って、出力端子ＯＵＴからは、実際には、次式に
示されるように電圧降下分Δ■だけ誤差の併った出力信
号Ｖｏが出力される。

Ｖｏ　＝Ｖｉ　（＋ΔＶ−Ｖｉ　ｌ　＋　ｒＬ−Ｒ１こ
のように、従来のアナログスイッチにおいては、洩れ電
流と保護抵抗による出力誤差が入るという問題点があっ
た。このことは、特に多数のアナログスイッチを用いて
構成されるマルチプレクサにＴ３０では、オフ状態のア
ナログスイッチの洩れが合算され、大きな誤差となるの
で、！ＩＪ要な問題となる。

本発明は、このような従来回路における問題点に鑑みて
なされたもので、その目的は、洩れ電流による誤差出力
が生じないアナログスイッチを実現することにある。

（問題点を解決するための手段）このような目的を達成するための本発明は、入力アナロ
グ信号がソース又はドレインに印加される第１のＦＥＴ
と、この第１のＦＥＴと直列に接続されソース又はドレ
インから出力信号を得るＭＯＳで構成した第２のＦＥＴ
と、前記第１．第２のＦＥＴのゲー゛トにこれらの各Ｆ
ＥＴが同時にオン、オフ動作をするように制御信号を与
える回路手段と、前記ＭＯＳで構成した第２のＦＥＴの
サブストレートの電位が前記出力信号の電位に追従する
ようにＩＩＩ御づ”るサブストレート電位制御手段とを
備えたことを特徴とするものである（＊施例）以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明のアナログスイッチの一例を示す接続図
で、ここでは、アナログマルチプレクサを構成した場合
を例示する。図において、ＩＮｌ。

【Ｎ２．・・・は入力端子、０（ＪＴは出力端子、Ａ１
゜Ａ２．・・・は制御端子、ＳＷｌ、８Ｗ２．・・・は
いずれも本発明に係るアナログスイッチ、Ｒ１，Ｒ２゜
・・・は保護抵抗、Ｔ１は負ｗｊ源Ｖ−が印加される負
電源端子、Ｔ２は正電源■＋が接続される正″電源端子
、ＢＡは出力端子ＯＵＴに生ずる出力信号ＶＯを入力し
、ＭＯＳＦＥＴのサブストレートの電位がＶｏに追従す
るようにＩＩＩ御するサブストレート電位制御手段で、
ここでは、演算増幅器（ＯＰアンプ）を用いたボルテー
ジフォロワが用いである。

アナログスイッチＳＷ１において、Ｑｌｌａ。

Ｑ１２ａは第１のＦＥＴ１Ｑｌ　ｉｌｌ、Ｑｌ　２ｂは
ＭＯＳで構成された第２のＦＥＴで゛、これらの第２の
ＦＥＴＱＩ　ｌｂ　、Ｑｌ　２ｂはいずれも第１のＦＥ
ＴＱｌ　１ａ　、Ｑｌ　２ａと直列に接続されている。

他のアナログスイッチＳ　Ｗ　２　、・・・も４個のＦ
ＥＴによって同様に構成されている。第１のＦＥＴＱｌ
　１ａ　、Ｑｌ　２ａのソースには、ここではいずれも
保護抵抗１（１を介して入力アナログ信号ｖｉｌが印加
される。又、第２のＦＥＴＱＩ　ｌｂ　、Ｑ１２ｂのソ
ースは出力端００丁に接続され、ここから出力信号を１
＠る。互いに直列に接続されている第１のＦＥＴＱｌｌ
ａ及び第２のＦＥＴＱｌｌｂはＮ型ＦＥＴであり、又互
いに直列に接続され、且つ０１１ａ　、０１　ｌｂの直
列回路に対して並列に接続されている第１のＦＥＴＱｌ
　２ａ及び第２のＦＥＴ０１１ｂはＰ型ＦＥＴとなって
おり、ＦＥＴＱｌｌａとＱｌ　ｌｂ　、Ｑｌ　２ａとＱ
ｌ　２ｂのドレインは互いに結合している。又、ＦＥＴ
Ｑｌｌａ、Ｑｌｌｂのゲートは制御端子Ａ１に、ＦＥＴ
Ｑｌ　２ａ　、Ｑｌ　２ｂの各ゲートはインバータを介
して制御端子Ａ１にそれぞれ接続されており、制御１１
＠子Ａ１に“Ｈ＋ｔレベルの制御信号が印加されたとき
、各ＦＥＴＱ１１ａ　、Ｑｌ　ｌｂ　、Ｑｌ　２ａ、Ｑ
１２ｂの全てがオン、”　Ｌ　”　Ｌ／ベルのｉｔ、＋
＋　ＩＩＩ信号が印加されたとき、全てがオフとなるよ
うに構成されている。

ＦＥＴＱｌ　１ａのザブストレートは負電源端Ｔ１に、
ＦＥ丁Ｑ１２ａのサブストレートは正電源端Ｔ２に接続
されている。第２のＦＥＴ０１１ｂ。

Ｑ１２ｂのサブストレートは互いに短絡され、端子ＴＳ
に接続され、サブストレート電位制御２９手段８Ａから
の信号が印加されるようになっている。

このように構成した回路の動作を、アナログスイッチＳ
　Ｗ　１がオン、他のアナログスイッチＳＷ２、・・・
がオフの場合を例にとって説明する。この場合、制御ｌ
Ｉ端子Ａ１に゛Ｈ″レベル、他の制御端子Ａ２．Ａ３．
・・・は全てＬ　ＩＩレベルの制御信号が印加される。

矢印ＩＬＮ１は、アナログスイッチＳＷ１がオンの状態
におけるＦＥＴＱＩ　１ａの洩れ電流であり、矢印ＩＬ
Ｐ１はＦ【三ＴＱ１２ａの洩れＴｉ流であり、ＩＬｌは
これらの洩れＩｆＥｉ流の差で、アナログスイッチＳＷ
１全体の洩れ電流を示している。又、ＩＬＮ２はＦＥＴ
Ｑ２１ｂ経由のＦＥＴＱ２１ａの洩れ、Ｉ　ＬＰ２はＦ
ＥＴＱ２２ｂ経由のＦＥＴＱ２２ａの洩れ、ＩＬ２はこ
れらの洩れ電流の差で、オフ状態にあるアナログスイッ
チＳＷ２．・・・の洩れ電流ＩＬ２．ｒＬ３．・・・の
総和が端子ＴＳを介してサブストレート電位制御手段Ｂ
Ａ側に吸収されている。

出力端子０ＬＪＴに出力される信号Ｖｏは、入力アナロ
グ信号■ｉＩと洩れ電流ＩＬ１による保護抵抗Ｒ１での
電圧降下Δ■との和になる。一方、各アナログスイッチ
ＳＷ１．ＳＷ２．・・・の出力端子ＯＵＴ側に接続され
ている第２のＦＥＴのサブストレートの電位■Ｓは、出
力信号Ｖｏを入力とするサブストレート電位制御手段Ｂ
Ａの出力によって制御され、ＶＳ−Ｖｏとなっている。

オフ状態のスイッチＳＷ２．・・・の出力側洩れ電流Ｉ
ＬＮ２、ＩＬＰ２はＦＥＴＱ２１ａ　、Ｑ２２ａのサブ
ストレート、ドレイン間のＰＮ接合逆電流によって生じ
るが、本発明の回路においては、これらの洩れＴｉ流は
いずれもＦＥＴＱ２１ｂ　、Ｑ２２１）のソースに到達
する前に、サブストレートからザブストレート電位制御
手段８Ａへ吸収されてしまい、ソースへは流れ出づ”こ
とはない。各ＦＥＴＱ２１ｂ、Ｑ２２ｂのサブストレー
トとソースは同電位に維持されるので、この間で洩れの
生ずることもない。

従って、第１図に示すマルチプレクサによれば、出力誤
差ΔＶを生ずる洩れは、オンとなっているアナログスイ
ッチにおけるＦＥＴの洩れのみであって、多数のオフ状
態にあるスイッチからの洩れ電流の影響を受ｔプること
はない。

第２図は本発明の第２の実施例を示す接続図である。こ
の実施例の第１図回路との相異点は、アナログスイッチ
の入力側ＦＥＴ　（第１のＦ　Ｅ　’ｒ　）Ｑｌ　１ａ
　、Ｑｌ　２ａのサブストレートが入力アナログ信号に
接続されている点と、ＦＥＴＱｌｌＣ。

Ｑ１２ｃが付加されている点である。、第１図の実施例
のＦＥ　ＴＱｌ　１ａ　、　Ｑｌ　２ａ　ＰＬ、す゛フ
ストレートが最低電位、最高電位に固定さ′れているた
め、オン抵抗が高い傾向がある。第２図の実施例はそれ
を改善したものである。

アナログスイッチのオン／オフ動作を簡単に説明すると
、スイッチがオン（各ＦＥＴＱ１１ａ　。

１１ｂ、Ｑ１２ａ、Ｑ１２ｂ全てオン）のとき、ＦＥＴ
ＱＩ　１０　、Ｑｌ　２Ｃはオフである。スイッチがオ
フ（Ｑｌｌａ、Ｑｌｌｂ、Ｑ１２ａ、Ｑ１２ｂ全てＡ）
）のとき、ＦＥＴＱｌ　１ｃ　、Ｑｌ　２Ｃがオンとな
っＴＦＥＴＱｌ　１ａ　、０１　ｌｂのドレイン電位を
■十に、ＦＥＴＱｌ　２ａ　、Ｑｌ　２ｂのドレイン電
位をＶ−にする。これによって、入ノ〕、出力の電位に
かかわらず、アナログスイッチを確実にオフさゼる。一
方、スイッチオンのとき、各ＦＥＴＱ１１ａ　、Ｑｌ　
ｌｂ　、Ｑ１２ａ　、Ｑ１２ｂのサブストレートは、入
力電位に等しいがら、低オン抵抗とすることができる。

第２の実施例における洩れ電流は、ｓｗｌでＦＥＴＱｌ
　１ｃ　、Ｑｌ　２ｃのサブストレート、ドレイン間の
逆バイアス電流ＩＬＰ１．ｆＬＮ１がスイッチがオンの
ときの様相を示している。又、ＳＷ２でスイッチオフ時
の出カ側洩れ電流の主因を示している。第２図に示す通
り、各洩れ電流ＩＬＰ２．ＩＬＮ２がサブストレートか
らサブストレート電位制御手段８Ａへ吸収されることは
、第１図に示した第１の実施例と同様である。

第３図及び第４図は本発明の第３．第４の実施例を示づ
接続図である。、第１．第２の実施例では、いずれも相
補型のＭＯＳＦＥＴを並列接続して各アナログスイッチ
を構成したものであるが、第３゜第４の実施例において
は、いずれも相補型のＭＯＳＦＥＴＱ１ａ　、Ｑｌｂを
直列接続して構成したものである。

これらの実施例によれば、スイッチオン状態のとき、当
該スイッチ自身の洩れ電流がないことが特徴となってい
る。オフ状態にあるスイッチの洩れ電流は、ＶＳ＝Ｖｏ
としているサブストレート電位制御手段ＢＡに吸収され
る点は、他の実施例と同様であり、出力Ｖｏでの洩れ電
流による誤差は全く生じない。

（発明の効果）以上説明したように、本発明によれば、洩れ電流による
出力誤差がなく、アナログマルチプレクサに適用して、
特に効果的なアナログスイッチが実現できる。

【図面の簡単な説明】

１１図乃至第４図はそれぞれ本発明の実施例を示す接続
図、第５図は従来回路の接続図である。ＩＮｌ、ＩＮ２・・・入力端子０ＬＩＴ・・・出力端子 △１．Ａ２．Ａｎ・・・制御端子Ｒ１，Ｒ２・・・保護抵抗

Claims

【特許請求の範囲】

入力アナログ信号がソース又はドレインに印加される第
１のＦＥＴと、この第１のＦＥＴと直列に接続されソー
ス又はドレインから出力信号を得るＭＯＳで構成した第
２のＦＥＴと、前記第１、第２のＦＥＴのゲートにこれ
らの各ＦＥＴが同時にオン、オフ動作をするように制御
信号を与える回路手段と、前記ＭＯＳで構成した第２の
ＦＥＴのサブストレートの電位が前記出力信号の電位に
追従するように制御するサブストレート電位制御手段と
を備えたアナログスイッチ。