JP3224125B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】 本発明は、信号入力端と信
号出力端とを外部に導出し且つ内部に複数ｎ個の第１、
第２………第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有
する半導体集積回路を有し、その半導体回路Ａi （ただ
し、ｉ＝１、２………ｎ）が、電源Ｅ i の正極性端及び
負極性端にまたは負極性端及び正極性端にそれぞれ接続
される対の電源端Ｖ1i及びＶ2iを有し、また、半導体集
積回路の信号入力端と電源端Ｖ11及びＶ21のそれぞれと
の間；及び半導体集積回路の信号出力端と電源端Ｖ1n及
びＶ2nのそれぞれとの間に、第１及び第２の入力側サー
ジ保護回路；及び第１及び第２の出力側サージ保護回路
がそれぞれ接続されている半導体集積回路装置に関す
る。
号出力端とを外部に導出し且つ内部に複数ｎ個の第１、
第２………第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有
する半導体集積回路を有し、その半導体回路Ａi （ただ
し、ｉ＝１、２………ｎ）が、電源Ｅ i の正極性端及び
負極性端にまたは負極性端及び正極性端にそれぞれ接続
される対の電源端Ｖ1i及びＶ2iを有し、また、半導体集
積回路の信号入力端と電源端Ｖ11及びＶ21のそれぞれと
の間；及び半導体集積回路の信号出力端と電源端Ｖ1n及
びＶ2nのそれぞれとの間に、第１及び第２の入力側サー
ジ保護回路；及び第１及び第２の出力側サージ保護回路
がそれぞれ接続されている半導体集積回路装置に関す
る。
【０００２】
【従来の技術】 従来、図３を伴って次に述べる半導体
集積回路装置が提案されている。
集積回路装置が提案されている。
【０００３】すなわち、信号入力端Ｔ１と信号出力端Ｔ
２とを外部に導出し且つ内部に信号入力線ｆ及び信号出
力線ｈを外部に導出している複数ｎ個の第１、第２……
…第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有する半導
体集積回路Ｂを有する。
２とを外部に導出し且つ内部に信号入力線ｆ及び信号出
力線ｈを外部に導出している複数ｎ個の第１、第２……
…第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有する半導
体集積回路Ｂを有する。
【０００４】この場合、半導体集積回路Ｂは、半導体回
路Ａ1 〜Ａn の全てがそれらの信号入力線ｆ及び信号出
力線ｈを用いて縦続接続されていたり並列接続されてい
たりしている構成を有していたり、半導体回路Ａ1 〜Ａ
n 中の一部が信号入力線ｆ及び信号出力線ｈを用いて縦
続接続されていたり並列接続されていたりし、他部がそ
の縦続接続回路または並列接続回路と縦続接続される態
様でまたは並列接続される態様で信号入力線ｆ及び信号
出力線ｈを用いて縦続接続されていたり並列接続されて
いたりしている構成を有していたりする種々の構成を有
するが、半導体回路Ａi （ただし、ｉ＝１、２………
ｎ）は、電源Ｅi （図示せず）に接続される対の電源端
Ｖ1i及びＶ2i（電源Ｅi の正極性端及び負極性端または
負極性端及び正極性端にそれぞれ接続される）を有し、
従って、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、……
…Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn をそれ
ぞれ供給すれば、全ての半導体回路Ａ1 、Ａ2 ………Ａ
n が動作し得る状態になり、よって、半導体集積回路Ｂ
が動作し得る状態になり、また、その状態で、半導体集
積回路Ｂの信号入力端Ｔ１とそれに対をなす端（図示せ
ず）との間に入力信号を供給すれば、半導体集積回路Ｂ
がこれに応動し、その応動による出力信号が、信号出力
端Ｔ２とそれと対をなす端（図示せず）との間に出力さ
れるように構成されている。
路Ａ1 〜Ａn の全てがそれらの信号入力線ｆ及び信号出
力線ｈを用いて縦続接続されていたり並列接続されてい
たりしている構成を有していたり、半導体回路Ａ1 〜Ａ
n 中の一部が信号入力線ｆ及び信号出力線ｈを用いて縦
続接続されていたり並列接続されていたりし、他部がそ
の縦続接続回路または並列接続回路と縦続接続される態
様でまたは並列接続される態様で信号入力線ｆ及び信号
出力線ｈを用いて縦続接続されていたり並列接続されて
いたりしている構成を有していたりする種々の構成を有
するが、半導体回路Ａi （ただし、ｉ＝１、２………
ｎ）は、電源Ｅi （図示せず）に接続される対の電源端
Ｖ1i及びＶ2i（電源Ｅi の正極性端及び負極性端または
負極性端及び正極性端にそれぞれ接続される）を有し、
従って、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、……
…Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn をそれ
ぞれ供給すれば、全ての半導体回路Ａ1 、Ａ2 ………Ａ
n が動作し得る状態になり、よって、半導体集積回路Ｂ
が動作し得る状態になり、また、その状態で、半導体集
積回路Ｂの信号入力端Ｔ１とそれに対をなす端（図示せ
ず）との間に入力信号を供給すれば、半導体集積回路Ｂ
がこれに応動し、その応動による出力信号が、信号出力
端Ｔ２とそれと対をなす端（図示せず）との間に出力さ
れるように構成されている。
【０００５】また、半導体集積回路Ｂの信号入力端Ｔ１
と電源端Ｖ11及びＶ21のそれぞれとの間；及び半導体集
積回路Ｂの信号出力端Ｔ２と電源端Ｖ1n及びＶ2nのそれ
ぞれとの間に、第１及び第２の接続端ａ及びｂを有する
第１及び第２の入力側サージ保護回路Ｆ１１及びＦ２
１；及び第１及び第２の接続端ａ及びｂを有する第１及
び第２の出力側サージ保護回路Ｆ１２及びＦ２２がそれ
ぞれ接続されている。
と電源端Ｖ11及びＶ21のそれぞれとの間；及び半導体集
積回路Ｂの信号出力端Ｔ２と電源端Ｖ1n及びＶ2nのそれ
ぞれとの間に、第１及び第２の接続端ａ及びｂを有する
第１及び第２の入力側サージ保護回路Ｆ１１及びＦ２
１；及び第１及び第２の接続端ａ及びｂを有する第１及
び第２の出力側サージ保護回路Ｆ１２及びＦ２２がそれ
ぞれ接続されている。
【０００６】この場合、第１の入力側サージ保護回路Ｆ
１１が信号入力端Ｔ１及び電源端Ｖ11間に第１の接続端
ａを信号入力端Ｔ１側として接続され、第２の入力側サ
ージ保護回路Ｆ２１が信号入力端Ｔ１及び電源端Ｖ21間
に第２の接続端ｂを信号入力端Ｔ１側として接続され、
第１の出力側サージ保護回路Ｆ１２が信号出力端Ｔ２及
び電源端Ｖ1n間に第１の接続端ａを信号出力端Ｔ２側と
して接続され、第２の出力側サージ保護回路Ｆ２２が信
号出力端Ｔ２及び電源端Ｖ2n間に第２の接続端ｂを信号
出力端Ｔ２側として接続されている。
１１が信号入力端Ｔ１及び電源端Ｖ11間に第１の接続端
ａを信号入力端Ｔ１側として接続され、第２の入力側サ
ージ保護回路Ｆ２１が信号入力端Ｔ１及び電源端Ｖ21間
に第２の接続端ｂを信号入力端Ｔ１側として接続され、
第１の出力側サージ保護回路Ｆ１２が信号出力端Ｔ２及
び電源端Ｖ1n間に第１の接続端ａを信号出力端Ｔ２側と
して接続され、第２の出力側サージ保護回路Ｆ２２が信
号出力端Ｔ２及び電源端Ｖ2n間に第２の接続端ｂを信号
出力端Ｔ２側として接続されている。
【０００７】また、第１及び第２の入力側サージ保護回
路Ｆ１１及びＦ２１、及び第１及び第２の出力側サージ
保護回路Ｆ１２及びＦ２２は、図示のように、正極端及
び負極端を第１及び第２の接続端ａ及びｂにそれぞれ接
続しているダイオードＤからなるものとすることもで
き、また、ソース（またはドレイン）とゲートとを互い
に接続して一端とし、その端を第１の接続端ａ（または
第２の接続端ｂ）に接続し、ドレイン（またはソース）
を他端とし、その端を第２の接続端ｂ（または第１の接
続端ａ）に接続している、ダイオード機能を呈するＭＯ
Ｓ型電界効果トランジスタからなるものとすることもで
き、さらに、ゲートとコレクタ（またはエミッタ）とを
互いに接続して一端とし、その端を第１の接続端ａ（ま
たは第２の接続端ｂ）に接続し、エミッタ（またはコレ
クタ）を他端とし、その端を第２の接続端ｂ（または第
１の接続端）に接続している、ダイオード機能を呈する
バイポーラ型トランジスタからなるものとすることもで
きる。ただし、以下、簡単のため、第１及び第２の入力
側サージ保護回路Ｆ１１及びＦ２１、及び第１及び第２
の出力側サージ保護回路Ｆ１２及びＦ２２が、正極端及
び負極端を第１及び第２の接続端ａ及びｂにそれぞれ接
続しているダイオードＤからなるものとする。
路Ｆ１１及びＦ２１、及び第１及び第２の出力側サージ
保護回路Ｆ１２及びＦ２２は、図示のように、正極端及
び負極端を第１及び第２の接続端ａ及びｂにそれぞれ接
続しているダイオードＤからなるものとすることもで
き、また、ソース（またはドレイン）とゲートとを互い
に接続して一端とし、その端を第１の接続端ａ（または
第２の接続端ｂ）に接続し、ドレイン（またはソース）
を他端とし、その端を第２の接続端ｂ（または第１の接
続端ａ）に接続している、ダイオード機能を呈するＭＯ
Ｓ型電界効果トランジスタからなるものとすることもで
き、さらに、ゲートとコレクタ（またはエミッタ）とを
互いに接続して一端とし、その端を第１の接続端ａ（ま
たは第２の接続端ｂ）に接続し、エミッタ（またはコレ
クタ）を他端とし、その端を第２の接続端ｂ（または第
１の接続端）に接続している、ダイオード機能を呈する
バイポーラ型トランジスタからなるものとすることもで
きる。ただし、以下、簡単のため、第１及び第２の入力
側サージ保護回路Ｆ１１及びＦ２１、及び第１及び第２
の出力側サージ保護回路Ｆ１２及びＦ２２が、正極端及
び負極端を第１及び第２の接続端ａ及びｂにそれぞれ接
続しているダイオードＤからなるものとする。
【０００８】以上が、従来提案されている半導体集積回
路装置の構成である。
路装置の構成である。
【０００９】このような構成を有する従来の半導体集積
回路装置によれば、電源端Ｖ11及びＶ21間、Ｖ12及びＶ
22間、………Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………
Ｅnをそれぞれ供給し、その状態で、半導体集積回路Ｂ
の信号入力端Ｔ１とそれに対をなす端（図示せず）との
間に入力信号を供給すれば、半導体集積回路Ｂがこれに
応動し、その応動による出力信号が、信号出力端Ｔ２と
それと対をなす端（図示せず）との間に出力される、と
いう半導体集積回路装置としての機能が得られる。
回路装置によれば、電源端Ｖ11及びＶ21間、Ｖ12及びＶ
22間、………Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………
Ｅnをそれぞれ供給し、その状態で、半導体集積回路Ｂ
の信号入力端Ｔ１とそれに対をなす端（図示せず）との
間に入力信号を供給すれば、半導体集積回路Ｂがこれに
応動し、その応動による出力信号が、信号出力端Ｔ２と
それと対をなす端（図示せず）との間に出力される、と
いう半導体集積回路装置としての機能が得られる。
【００１０】また、（ａ）半導体集積回路Ｂの信号入力
端Ｔ１と電源端Ｖ11との間に、サージが、信号入力端Ｔ
１側を正極性として印加された場合、そのサージが、第
１の入力側サージ保護回路Ｆ１１を構成しているダイオ
ードＤの逆方向電圧にクランプされるので、半導体集積
回路Ｂが、この場合のサージから保護され、また、
（ｂ）半導体集積回路Ｂの信号入力端Ｔ１と電源端Ｖ11
との間に、サージが、信号入力端Ｔ１側を負極性として
印加された場合、そのサージが、第１の入力側サージ保
護回路Ｆ１１を構成しているダイオードＤの順方向電圧
にクランプされるので、半導体集積回路Ｂが、この場合
のサージから保護され、さらに、（ｃ）半導体集積回路
Ｂの信号入力端Ｔ１と電源端Ｖ21との間に、サージが、
信号入力端Ｔ１側を正極性として印加された場合、その
サージが、第２の入力側サージ保護回路Ｆ２１を構成し
ているダイオードＤの順方向電圧にクランプされるの
で、半導体集積回路Ｂが、この場合のサージから保護さ
れ、また、（ｄ）半導体集積回路Ｂの信号入力端Ｔ１と
電源端Ｖ21との間に、サージが、信号入力端Ｔ１側を負
極性として印加された場合、そのサージが、第２の入力
側サージ保護回路Ｆ２１を構成しているダイオードＤの
逆方向電圧にクランプされるので、半導体集積回路Ｂ
が、この場合のサージから保護される。
端Ｔ１と電源端Ｖ11との間に、サージが、信号入力端Ｔ
１側を正極性として印加された場合、そのサージが、第
１の入力側サージ保護回路Ｆ１１を構成しているダイオ
ードＤの逆方向電圧にクランプされるので、半導体集積
回路Ｂが、この場合のサージから保護され、また、
（ｂ）半導体集積回路Ｂの信号入力端Ｔ１と電源端Ｖ11
との間に、サージが、信号入力端Ｔ１側を負極性として
印加された場合、そのサージが、第１の入力側サージ保
護回路Ｆ１１を構成しているダイオードＤの順方向電圧
にクランプされるので、半導体集積回路Ｂが、この場合
のサージから保護され、さらに、（ｃ）半導体集積回路
Ｂの信号入力端Ｔ１と電源端Ｖ21との間に、サージが、
信号入力端Ｔ１側を正極性として印加された場合、その
サージが、第２の入力側サージ保護回路Ｆ２１を構成し
ているダイオードＤの順方向電圧にクランプされるの
で、半導体集積回路Ｂが、この場合のサージから保護さ
れ、また、（ｄ）半導体集積回路Ｂの信号入力端Ｔ１と
電源端Ｖ21との間に、サージが、信号入力端Ｔ１側を負
極性として印加された場合、そのサージが、第２の入力
側サージ保護回路Ｆ２１を構成しているダイオードＤの
逆方向電圧にクランプされるので、半導体集積回路Ｂ
が、この場合のサージから保護される。
【００１１】さらに、（ａ）半導体集積回路Ｂの信号出
力端Ｔ２と電源端Ｖ1nとの間に、サージが、信号出力端
Ｔ２側を正極性として印加された場合、そのサージが、
第１の出力側サージ保護回路Ｆ１２を構成しているダイ
オードＤの逆方向電圧にクランプされるので、半導体集
積回路Ｂが、この場合のサージから保護され、また、
（ｂ）半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ1n
との間に、サージが、信号出力端Ｔ２側を負極性として
印加された場合、そのサージが、第１の出力側サージ保
護回路Ｆ１２を構成しているダイオードＤの順方向電圧
にクランプされるので、半導体集積回路Ｂが、この場合
のサージから保護され、さらに、（ｃ）半導体集積回路
Ｂの信号出力端Ｔ２と電源端Ｖ2nとの間に、サージが、
信号出力端Ｔ２側を正極性として印加された場合、その
サージが、第２の出力側サージ保護回路Ｆ２２を構成し
ているダイオードＤの順方向電圧にクランプされるの
で、半導体集積回路Ｂが、この場合のサージから保護さ
れ、また、（ｄ）半導体集積回路Ｂの信号出力端Ｔ２と
電源端Ｖ2nとの間に、サージが、信号出力端Ｔ２側を負
極性として印加された場合、そのサージが、第２の出力
側サージ保護回路Ｆ２２を構成しているダイオードＤの
逆方向電圧にクランプされるので、半導体集積回路Ｂ
が、この場合のサージから保護される。
力端Ｔ２と電源端Ｖ1nとの間に、サージが、信号出力端
Ｔ２側を正極性として印加された場合、そのサージが、
第１の出力側サージ保護回路Ｆ１２を構成しているダイ
オードＤの逆方向電圧にクランプされるので、半導体集
積回路Ｂが、この場合のサージから保護され、また、
（ｂ）半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ1n
との間に、サージが、信号出力端Ｔ２側を負極性として
印加された場合、そのサージが、第１の出力側サージ保
護回路Ｆ１２を構成しているダイオードＤの順方向電圧
にクランプされるので、半導体集積回路Ｂが、この場合
のサージから保護され、さらに、（ｃ）半導体集積回路
Ｂの信号出力端Ｔ２と電源端Ｖ2nとの間に、サージが、
信号出力端Ｔ２側を正極性として印加された場合、その
サージが、第２の出力側サージ保護回路Ｆ２２を構成し
ているダイオードＤの順方向電圧にクランプされるの
で、半導体集積回路Ｂが、この場合のサージから保護さ
れ、また、（ｄ）半導体集積回路Ｂの信号出力端Ｔ２と
電源端Ｖ2nとの間に、サージが、信号出力端Ｔ２側を負
極性として印加された場合、そのサージが、第２の出力
側サージ保護回路Ｆ２２を構成しているダイオードＤの
逆方向電圧にクランプされるので、半導体集積回路Ｂ
が、この場合のサージから保護される。
【００１２】以上のことから、図３に示す従来の半導体
集積回路装置の場合、半導体集積回路Ｂの信号入力端Ｔ
１と電源端Ｖ11及びＶ21のそれぞれとの間に、サージ
が、各別にまたは同時に印加されても、また、信号出力
端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれとの間に、サー
ジが、各別にまたは同時に印加されても、半導体集積回
路Ｂが、この場合のサージから保護される。
集積回路装置の場合、半導体集積回路Ｂの信号入力端Ｔ
１と電源端Ｖ11及びＶ21のそれぞれとの間に、サージ
が、各別にまたは同時に印加されても、また、信号出力
端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれとの間に、サー
ジが、各別にまたは同時に印加されても、半導体集積回
路Ｂが、この場合のサージから保護される。
【００１３】
【発明が解決しようとする課題】 図３に示す従来の半
導体集積回路装置の場合、サージが、半導体集積回路Ｂ
の信号入力端Ｔ１と電源端Ｖ11〜Ｖ1n中の電源端Ｖ11を
除く電源端Ｖ1a（ただし、ａ＝２、３………ｎ）との間
に印加されたり、信号入力端Ｔ１と電源端Ｖ21〜Ｖ2n中
の電源端Ｖ21を除く電源端Ｖ2aとの間に印加されたりし
た場合、そのサージが、半導体回路Ａa を構成している
半導体素子に印加されて、その半導体素子がこの場合の
サージによって破壊されたりすることによって、半導体
回路Ａa が、この場合のサージによって破壊されたり、
また、サージが、半導体集積回路Ｂの信号出力端Ｔ２と
電源端Ｖ11〜Ｖ1n中の電源端Ｖ1nを除く電源端Ｖ1b（た
だし、ｂ＝１、２………（ｎ−１））との間に印加され
たり、信号出力端Ｔ２と電源端Ｖ21〜Ｖ2n中の電源端Ｖ
2nを除く電源端Ｖ2bとの間に印加されたりした場合、そ
のサージが、半導体回路Ａb を構成している半導体素子
に印加されて、その半導体素子がこの場合のサージによ
って破壊されたりすることによって、半導体回路Ａ
b が、この場合のサージによって破壊されたりし、よっ
て、半導体集積回路Ｂが、この場合のサージによって破
壊される、というおそれを有する。
導体集積回路装置の場合、サージが、半導体集積回路Ｂ
の信号入力端Ｔ１と電源端Ｖ11〜Ｖ1n中の電源端Ｖ11を
除く電源端Ｖ1a（ただし、ａ＝２、３………ｎ）との間
に印加されたり、信号入力端Ｔ１と電源端Ｖ21〜Ｖ2n中
の電源端Ｖ21を除く電源端Ｖ2aとの間に印加されたりし
た場合、そのサージが、半導体回路Ａa を構成している
半導体素子に印加されて、その半導体素子がこの場合の
サージによって破壊されたりすることによって、半導体
回路Ａa が、この場合のサージによって破壊されたり、
また、サージが、半導体集積回路Ｂの信号出力端Ｔ２と
電源端Ｖ11〜Ｖ1n中の電源端Ｖ1nを除く電源端Ｖ1b（た
だし、ｂ＝１、２………（ｎ−１））との間に印加され
たり、信号出力端Ｔ２と電源端Ｖ21〜Ｖ2n中の電源端Ｖ
2nを除く電源端Ｖ2bとの間に印加されたりした場合、そ
のサージが、半導体回路Ａb を構成している半導体素子
に印加されて、その半導体素子がこの場合のサージによ
って破壊されたりすることによって、半導体回路Ａ
b が、この場合のサージによって破壊されたりし、よっ
て、半導体集積回路Ｂが、この場合のサージによって破
壊される、というおそれを有する。
【００１４】すなわち、例示して述べれば、半導体集積
回路Ｂが、例えばその半導体回路Ａ1 について、図示の
ように、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ11とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ21とが両ＭＯＳ電界効果トランジスタＱ11及びＱ
21のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ11のソース及び電界効果トランジスタＱ21のソ
ース）が、電源端Ｖ11及びＶ21にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ11及びＱ21のドレ
インの接続中点が、信号出力線ｈに導出されている構成
を有し、また、例えば半導体回路Ａ2 について、図示の
ように、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ12とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ22とが両ＭＯＳ電界効果トランジスタＱ12及びＱ
22のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ12のソース及び電界効果トランジスタＱ22のソ
ース）が、電源端Ｖ21及びＶ22にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ12及びＱ22のドレ
インの接続中点が、信号入力線ｆに導出されている構成
を有し、そして、半導体回路Ａ1 の信号出力線ｈが半導
体回路Ａ2 の信号入力線ｆに接続されているという構成
を有するものとする。
回路Ｂが、例えばその半導体回路Ａ1 について、図示の
ように、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ11とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ21とが両ＭＯＳ電界効果トランジスタＱ11及びＱ
21のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ11のソース及び電界効果トランジスタＱ21のソ
ース）が、電源端Ｖ11及びＶ21にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ11及びＱ21のドレ
インの接続中点が、信号出力線ｈに導出されている構成
を有し、また、例えば半導体回路Ａ2 について、図示の
ように、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ12とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ22とが両ＭＯＳ電界効果トランジスタＱ12及びＱ
22のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ12のソース及び電界効果トランジスタＱ22のソ
ース）が、電源端Ｖ21及びＶ22にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ12及びＱ22のドレ
インの接続中点が、信号入力線ｆに導出されている構成
を有し、そして、半導体回路Ａ1 の信号出力線ｈが半導
体回路Ａ2 の信号入力線ｆに接続されているという構成
を有するものとする。
【００１５】しかるときは、電源端Ｖ11及びＶ12間に
は、半導体回路Ａ1 のＭＯＳ電界効果トランジスタＱ11
及びＱ21と半導体回路Ａ2 のＭＯＳ電界効果トランジス
タＱ21及びＱ22とがそれらに共通の半導体基板を用いて
構成され、そして、（ａ）それらが絶縁体で互いに分離
されている場合でみられるように、電流路が、実質的に
形成されていないか、（ｂ）それらが拡散層で互いに分
離されている場合でみられるように、電流路が形成され
ているとしてもその電流路が高い抵抗値を有する寄生抵
抗または寄生ダイオードを介して形成されているだけで
あるので、半導体集積回路Ｂの信号入力端Ｔ１と電源端
Ｖ12との間にサージが印加された場合、この場合のサー
ジが、第１の入力側サージ保護回路Ｆ１１を通し、次で
半導体回路Ａ1 のＭＯＳ電界効果トランジスタＱ11のソ
ース及びドレインを通じ、次で半導体回路Ａ1 の信号出
力線ｈ及び半導体回路Ａ2 の信号入力線ｆを通じて、半
導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ12のゲー
ト及びソース間に印加され、または第２の入力側サージ
保護回路Ｆ２１を通じ、次で半導体回路Ａ1 のＭＯＳ電
界効果トランジスタＱ21のソース及びドレインを通じ、
次で半導体回路Ａ1 の信号出力線ｈ及び半導体回路Ａ2
の信号入力線ｆを通じて、半導体回路Ａ2 のＭＯＳ電界
効果トランジスタＱ12のゲート及びソース間に印加さ
れ、よって、半導体回路Ａ2 のＭＯＳ電界効果トランジ
スタＱ12が、この場合のサージによって破壊される。ま
た、半導体集積回路Ｂの信号入力端Ｔ１と電源端Ｖ22と
の間にサージが印加された場合、この場合のサージが、
第１の入力側サージ保護回路Ｆ１１を通じ、次で半導体
回路Ａ1 のＭＯＳ電界効果トランジスタＱ11のソース及
びドレインを通じ、次で半導体回路Ａ1 の信号出力線ｈ
及び半導体回路Ａ2 の信号入力線ｆを通じて、半導体回
路Ａ2 のＭＯＳ電界効果トランジスタＱ22のゲート及び
ソース間に印加され、または第２の入力側サージ保護回
路Ｆ２１を通じ、次で半導体回路Ａ1 のＭＯＳ電界効果
トランジスタＱ21のソース及びドレインを通じ、次で半
導体回路Ａ1 の信号出力線ｈ及び半導体回路Ａ2 の信号
入力線ｆを通じて、半導体回路Ａ2 のＭＯＳ電界効果ト
ランジスタＱ22のゲート及びソース間に印加され、よっ
て、半導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ22
が、この場合のサージによって破壊される。
は、半導体回路Ａ1 のＭＯＳ電界効果トランジスタＱ11
及びＱ21と半導体回路Ａ2 のＭＯＳ電界効果トランジス
タＱ21及びＱ22とがそれらに共通の半導体基板を用いて
構成され、そして、（ａ）それらが絶縁体で互いに分離
されている場合でみられるように、電流路が、実質的に
形成されていないか、（ｂ）それらが拡散層で互いに分
離されている場合でみられるように、電流路が形成され
ているとしてもその電流路が高い抵抗値を有する寄生抵
抗または寄生ダイオードを介して形成されているだけで
あるので、半導体集積回路Ｂの信号入力端Ｔ１と電源端
Ｖ12との間にサージが印加された場合、この場合のサー
ジが、第１の入力側サージ保護回路Ｆ１１を通し、次で
半導体回路Ａ1 のＭＯＳ電界効果トランジスタＱ11のソ
ース及びドレインを通じ、次で半導体回路Ａ1 の信号出
力線ｈ及び半導体回路Ａ2 の信号入力線ｆを通じて、半
導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ12のゲー
ト及びソース間に印加され、または第２の入力側サージ
保護回路Ｆ２１を通じ、次で半導体回路Ａ1 のＭＯＳ電
界効果トランジスタＱ21のソース及びドレインを通じ、
次で半導体回路Ａ1 の信号出力線ｈ及び半導体回路Ａ2
の信号入力線ｆを通じて、半導体回路Ａ2 のＭＯＳ電界
効果トランジスタＱ12のゲート及びソース間に印加さ
れ、よって、半導体回路Ａ2 のＭＯＳ電界効果トランジ
スタＱ12が、この場合のサージによって破壊される。ま
た、半導体集積回路Ｂの信号入力端Ｔ１と電源端Ｖ22と
の間にサージが印加された場合、この場合のサージが、
第１の入力側サージ保護回路Ｆ１１を通じ、次で半導体
回路Ａ1 のＭＯＳ電界効果トランジスタＱ11のソース及
びドレインを通じ、次で半導体回路Ａ1 の信号出力線ｈ
及び半導体回路Ａ2 の信号入力線ｆを通じて、半導体回
路Ａ2 のＭＯＳ電界効果トランジスタＱ22のゲート及び
ソース間に印加され、または第２の入力側サージ保護回
路Ｆ２１を通じ、次で半導体回路Ａ1 のＭＯＳ電界効果
トランジスタＱ21のソース及びドレインを通じ、次で半
導体回路Ａ1 の信号出力線ｈ及び半導体回路Ａ2 の信号
入力線ｆを通じて、半導体回路Ａ2 のＭＯＳ電界効果ト
ランジスタＱ22のゲート及びソース間に印加され、よっ
て、半導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ22
が、この場合のサージによって破壊される。
【００１６】以上例示したところから明らかなように、
図３に示す従来の半導体集積回路装置の場合、半導体集
積回路Ｂの信号入力端Ｔ１と電源端Ｖ1a及びＶ2aのそれ
ぞれとの間にサージが各別にまたは同時に印加された場
合、及び半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ
1b及びＶ2bのそれぞれとの間にサージが各別にまたは同
時に印加された場合、半導体集積回路Ｂが、この場合の
サージから保護されないおそれを有する、という欠点を
有していた。
図３に示す従来の半導体集積回路装置の場合、半導体集
積回路Ｂの信号入力端Ｔ１と電源端Ｖ1a及びＶ2aのそれ
ぞれとの間にサージが各別にまたは同時に印加された場
合、及び半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ
1b及びＶ2bのそれぞれとの間にサージが各別にまたは同
時に印加された場合、半導体集積回路Ｂが、この場合の
サージから保護されないおそれを有する、という欠点を
有していた。
【００１７】よって、本発明は、上述した欠点のない、
新規な半導体集積回路装置を提案せんとするものであ
る。
新規な半導体集積回路装置を提案せんとするものであ
る。
【００１８】
【課題を解決するための手段】本願第１番目の発明によ
る半導体集積回路装置は、図３で上述した従来の半導体
集積回路装置の場合と同様に、信号入力端と信号出力
端とを外部に導出し且つ内部に複数ｎ個の第１、第２…
……第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有する半
導体集積回路を有し、そして、上記半導体回路Ａ
i （ただし、ｉ＝１、２………ｎ）が、電源Ｅi の正極
性端及び負極性端にまたは負極性端及び正極性端にそれ
ぞれ接続される対の電源端Ｖ1i及びＶ2iを有し、また、
上記半導体集積回路の信号入力端と電源端Ｖ11及びＶ
21のそれぞれとの間；及び上記半導体集積回路の信号出
力端と電源端Ｖ1n及びＶ2nのそれぞれとの間に、第１及
び第２の入力側サージ保護回路；及び第１及び第２の出
力側サージ保護回路がそれぞれ接続されている、という
構成を有する。
る半導体集積回路装置は、図３で上述した従来の半導体
集積回路装置の場合と同様に、信号入力端と信号出力
端とを外部に導出し且つ内部に複数ｎ個の第１、第２…
……第ｎの半導体回路Ａ1 、Ａ2 ………Ａn を有する半
導体集積回路を有し、そして、上記半導体回路Ａ
i （ただし、ｉ＝１、２………ｎ）が、電源Ｅi の正極
性端及び負極性端にまたは負極性端及び正極性端にそれ
ぞれ接続される対の電源端Ｖ1i及びＶ2iを有し、また、
上記半導体集積回路の信号入力端と電源端Ｖ11及びＶ
21のそれぞれとの間；及び上記半導体集積回路の信号出
力端と電源端Ｖ1n及びＶ2nのそれぞれとの間に、第１及
び第２の入力側サージ保護回路；及び第１及び第２の出
力側サージ保護回路がそれぞれ接続されている、という
構成を有する。
【００１９】しかしながら、本願第１番目の発明による
半導体集積回路装置は、このような構成を有する半導体
集積回路装置において、上記電源端Ｖ11と上記電源端Ｖ
22、Ｖ23………Ｖ2nのそれぞれとの間；上記電源端Ｖ12
と上記電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；
………；上記電源端Ｖ1nと上記電源端Ｖ21、Ｖ22………
Ｖ2(n-1)のそれぞれとの間に、サージ保護素子Ｐ12、Ｐ
13………Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、
Ｐn2………Ｐ(n-1)nがそれぞれ接続されている。
半導体集積回路装置は、このような構成を有する半導体
集積回路装置において、上記電源端Ｖ11と上記電源端Ｖ
22、Ｖ23………Ｖ2nのそれぞれとの間；上記電源端Ｖ12
と上記電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；
………；上記電源端Ｖ1nと上記電源端Ｖ21、Ｖ22………
Ｖ2(n-1)のそれぞれとの間に、サージ保護素子Ｐ12、Ｐ
13………Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、
Ｐn2………Ｐ(n-1)nがそれぞれ接続されている。
【００２０】また、本願第２番目の発明による半導体集
積回路装置は、上述した本願第１番目の発明による半導
体集積回路装置において、上記電源端Ｖ11と上記電源端
Ｖ21との間；上記電源端Ｖ12と上記電源端Ｖ22との間；
………；上記電源端Ｖ1nと上記電源端Ｖ2nとの間に、サ
ージ保護素子Ｐ11；Ｐ22；………；Ｐnnがそれぞれ接続
されている。
積回路装置は、上述した本願第１番目の発明による半導
体集積回路装置において、上記電源端Ｖ11と上記電源端
Ｖ21との間；上記電源端Ｖ12と上記電源端Ｖ22との間；
………；上記電源端Ｖ1nと上記電源端Ｖ2nとの間に、サ
ージ保護素子Ｐ11；Ｐ22；………；Ｐnnがそれぞれ接続
されている。
【００２１】
【発明の実施の形態１】 次に、図１を伴って本発明に
よる半導体集積回路装置の実施の形態の第１の例を述べ
よう。
よる半導体集積回路装置の実施の形態の第１の例を述べ
よう。
【００２２】図１において、図３との対応部分には同一
符号を付し、詳細説明を省略する。
符号を付し、詳細説明を省略する。
【００２３】図１に示す本発明による半導体集積回路装
置の実施の形態の第１の例は、図３で上述した従来の半
導体集積回路装置の構成において、電源端Ｖ11と電源端
Ｖ22、Ｖ23………Ｖ2nのそれぞれとの間；電源端Ｖ12と
電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；……
…；電源端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)のそ
れぞれとの間に、サージ保護素子Ｐ12、Ｐ13………
Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2……
…Ｐ(n-1)nがそれぞれ接続されている、という事項を除
いて、図３で上述した従来の半導体集積回路装置の場合
と同様の構成を有する。
置の実施の形態の第１の例は、図３で上述した従来の半
導体集積回路装置の構成において、電源端Ｖ11と電源端
Ｖ22、Ｖ23………Ｖ2nのそれぞれとの間；電源端Ｖ12と
電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；……
…；電源端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)のそ
れぞれとの間に、サージ保護素子Ｐ12、Ｐ13………
Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2……
…Ｐ(n-1)nがそれぞれ接続されている、という事項を除
いて、図３で上述した従来の半導体集積回路装置の場合
と同様の構成を有する。
【００２４】この場合、サージ保護素子Ｐ12、Ｐ13……
…Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2…
……Ｐ(n-1)nは、ともに、図示のようにダイオードでな
り得、そして、サージ保護素子Ｐ12、Ｐ13………Ｐ1n；
Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2………Ｐ
(n-1)nが、ともに、ダイオードでなる場合、サージ保護
素子Ｐ12、Ｐ13………Ｐ1nとしてのダイオード；サージ
保護素子Ｐ21、Ｐ23………Ｐ2nとしてのダイオード；…
……；サージ保護素子Ｐn1、Ｐn2………Ｐ(n-1)nとして
のダイオードが、ともに、正極端を、それぞれ電源端Ｖ
11；Ｖ12；………；Ｖ1nとしている。
…Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2…
……Ｐ(n-1)nは、ともに、図示のようにダイオードでな
り得、そして、サージ保護素子Ｐ12、Ｐ13………Ｐ1n；
Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2………Ｐ
(n-1)nが、ともに、ダイオードでなる場合、サージ保護
素子Ｐ12、Ｐ13………Ｐ1nとしてのダイオード；サージ
保護素子Ｐ21、Ｐ23………Ｐ2nとしてのダイオード；…
……；サージ保護素子Ｐn1、Ｐn2………Ｐ(n-1)nとして
のダイオードが、ともに、正極端を、それぞれ電源端Ｖ
11；Ｖ12；………；Ｖ1nとしている。
【００２５】以上が、本発明による半導体集積回路装置
の実施の形態の第１の例である。
の実施の形態の第１の例である。
【００２６】このような本発明による半導体集積回路装
置の実施の形態の第１の例によれば、上述した事項を除
いて、図３で上述した従来の半導体集積回路装置の場合
と同様の構成を有するので、詳細説明は省略するが、図
３で上述した従来の半導体集積回路装置の場合と同様
に、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、………Ｖ
1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn をそれぞれ
供給し、その状態で、半導体集積回路Ｂの信号入力端Ｔ
１とそれに対をなす端（図示せず）との間に入力信号を
供給すれば、半導体集積回路Ｂがこれに応動し、その応
動による出力信号が、信号出力端Ｔ２とそれと対をなす
端（図示せず）との間に出力される、という半導体集積
回路装置としての機能が得られる。
置の実施の形態の第１の例によれば、上述した事項を除
いて、図３で上述した従来の半導体集積回路装置の場合
と同様の構成を有するので、詳細説明は省略するが、図
３で上述した従来の半導体集積回路装置の場合と同様
に、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、………Ｖ
1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn をそれぞれ
供給し、その状態で、半導体集積回路Ｂの信号入力端Ｔ
１とそれに対をなす端（図示せず）との間に入力信号を
供給すれば、半導体集積回路Ｂがこれに応動し、その応
動による出力信号が、信号出力端Ｔ２とそれと対をなす
端（図示せず）との間に出力される、という半導体集積
回路装置としての機能が得られる。
【００２７】また、図３で上述した従来の半導体集積回
路装置の場合と同様に、半導体集積回路Ｂの信号入力端
Ｔ１と電源端Ｖ11及びＶ21のそれぞれとの間に、サージ
が、各別にまたは同時に印加されても、また、信号出力
端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれとの間に、サー
ジが、各別にまたは同時に印加されても、半導体集積回
路Ｂが、この場合のサージから保護される。
路装置の場合と同様に、半導体集積回路Ｂの信号入力端
Ｔ１と電源端Ｖ11及びＶ21のそれぞれとの間に、サージ
が、各別にまたは同時に印加されても、また、信号出力
端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれとの間に、サー
ジが、各別にまたは同時に印加されても、半導体集積回
路Ｂが、この場合のサージから保護される。
【００２８】しかしながら、図１に示す本発明による半
導体集積回路装置の実施の形態によれば、電源端Ｖ11と
電源端Ｖ22、Ｖ23………Ｖ2nのそれぞれとの間；電源端
Ｖ12と電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；
………；電源端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)
のそれぞれとの間に、サージ保護素子Ｐ12、Ｐ13………
Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2……
…Ｐ(n-1)nがそれぞれ接続されているので、サージが、
半導体集積回路Ｂの信号入力端Ｔ１と、電源端Ｖ11〜Ｖ
1n中の電源端Ｖ11を除く電源端Ｖ1a（ただし、ａ＝２、
３………ｎ）との間に印加されたり、信号入力端Ｔ１
と、電源端Ｖ21〜Ｖ2n中の電源端Ｖ21を除く電源端Ｖ2a
との間に印加されたりした場合であっても、そのサージ
が、半導体回路Ａa を構成している半導体素子に印加さ
れず、このため、半導体回路Ａa が、この場合のサージ
によって破壊されるおそれを有さず、また、サージが、
半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ11〜Ｖ1n
中の電源端Ｖ1nを除く電源端Ｖ1b（ただし、ｂ＝１、２
………（ｎ−１））との間に印加されたり、信号出力端
Ｔ２と電源端Ｖ21〜Ｖ2n中の電源端Ｖ2nを除く電源端Ｖ
2bとの間に印加されたりした場合であっても、そのサー
ジが、半導体回路Ａb を構成している半導体素子に印加
されず、このため、半導体回路Ａb が、この場合のサー
ジによって破壊されるおそれを有さず、よって、半導体
集積回路Ｂが、この場合のサージによって破壊される、
というおそれを有しない。
導体集積回路装置の実施の形態によれば、電源端Ｖ11と
電源端Ｖ22、Ｖ23………Ｖ2nのそれぞれとの間；電源端
Ｖ12と電源端Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；
………；電源端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)
のそれぞれとの間に、サージ保護素子Ｐ12、Ｐ13………
Ｐ1n；Ｐ21、Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2……
…Ｐ(n-1)nがそれぞれ接続されているので、サージが、
半導体集積回路Ｂの信号入力端Ｔ１と、電源端Ｖ11〜Ｖ
1n中の電源端Ｖ11を除く電源端Ｖ1a（ただし、ａ＝２、
３………ｎ）との間に印加されたり、信号入力端Ｔ１
と、電源端Ｖ21〜Ｖ2n中の電源端Ｖ21を除く電源端Ｖ2a
との間に印加されたりした場合であっても、そのサージ
が、半導体回路Ａa を構成している半導体素子に印加さ
れず、このため、半導体回路Ａa が、この場合のサージ
によって破壊されるおそれを有さず、また、サージが、
半導体集積回路Ｂの信号出力端Ｔ２と電源端Ｖ11〜Ｖ1n
中の電源端Ｖ1nを除く電源端Ｖ1b（ただし、ｂ＝１、２
………（ｎ−１））との間に印加されたり、信号出力端
Ｔ２と電源端Ｖ21〜Ｖ2n中の電源端Ｖ2nを除く電源端Ｖ
2bとの間に印加されたりした場合であっても、そのサー
ジが、半導体回路Ａb を構成している半導体素子に印加
されず、このため、半導体回路Ａb が、この場合のサー
ジによって破壊されるおそれを有さず、よって、半導体
集積回路Ｂが、この場合のサージによって破壊される、
というおそれを有しない。
【００２９】すなわち、例示して述べれば、半導体集積
回路Ｂが、図３で上述した従来の半導体集積回路装置に
ついて述べたと同様に、例えばその半導体回路Ａ1 につ
いて、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ11とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ21とが両ＭＯＳ電界効果トランジスタＱ11及びＱ
21のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ11のソース及び電界効果トランジスタＱ21のソ
ース）が、電源端Ｖ11及びＶ21にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ11及びＱ21のドレ
インの接続中点が、信号出力線ｈに導出されている構成
を有し、また、例えば半導体回路Ａ2 について、例え
ば、ｐチャンネル型（またはｎチャンネル型）のＭＯＳ
電界効果トランジスタＱ12とｎチャンネル型（またはｐ
チャンネル型）のＭＯＳ電界効果トランジスタＱ22とが
両ＭＯＳ電界効果トランジスタＱ12及びＱ22のドレイン
を互いに接続している態様で直列に接続され、そしてそ
の直列回路の両端（ＭＯＳ電界効果トランジスタＱ12の
ソース及び電界効果トランジスタＱ22のソース）が、電
源端Ｖ21及びＶ22にそれぞれ接続され、また、両ＭＯＳ
電界効果トランジスタＱ12及びＱ22のドレインの接続中
点が、信号入力線ｆに導出されている構成を有し、そし
て、半導体回路Ａ1 の信号出力線ｈが半導体回路Ａ2 の
信号入力線ｆに接続されているという構成を有するもの
とする。
回路Ｂが、図３で上述した従来の半導体集積回路装置に
ついて述べたと同様に、例えばその半導体回路Ａ1 につ
いて、例えば、ｐチャンネル型（またはｎチャンネル
型）のＭＯＳ電界効果トランジスタＱ11とｎチャンネル
型（またはｐチャンネル型）のＭＯＳ電界効果トランジ
スタＱ21とが両ＭＯＳ電界効果トランジスタＱ11及びＱ
21のドレインを互いに接続している態様で直列に接続さ
れ、そしてその直列回路の両端（ＭＯＳ電界効果トラン
ジスタＱ11のソース及び電界効果トランジスタＱ21のソ
ース）が、電源端Ｖ11及びＶ21にそれぞれ接続され、ま
た、両ＭＯＳ電界効果トランジスタＱ11及びＱ21のドレ
インの接続中点が、信号出力線ｈに導出されている構成
を有し、また、例えば半導体回路Ａ2 について、例え
ば、ｐチャンネル型（またはｎチャンネル型）のＭＯＳ
電界効果トランジスタＱ12とｎチャンネル型（またはｐ
チャンネル型）のＭＯＳ電界効果トランジスタＱ22とが
両ＭＯＳ電界効果トランジスタＱ12及びＱ22のドレイン
を互いに接続している態様で直列に接続され、そしてそ
の直列回路の両端（ＭＯＳ電界効果トランジスタＱ12の
ソース及び電界効果トランジスタＱ22のソース）が、電
源端Ｖ21及びＶ22にそれぞれ接続され、また、両ＭＯＳ
電界効果トランジスタＱ12及びＱ22のドレインの接続中
点が、信号入力線ｆに導出されている構成を有し、そし
て、半導体回路Ａ1 の信号出力線ｈが半導体回路Ａ2 の
信号入力線ｆに接続されているという構成を有するもの
とする。
【００３０】しかるときは、図３で上述した従来の半導
体集積回路装置について述べたと同様に、電源端Ｖ11及
びＶ12間には、半導体回路Ａ1 のＭＯＳ電界効果トラン
ジスタＱ11及びＱ21と半導体回路Ａ2 のＭＯＳ電界効果
トランジスタＱ21及びＱ22とがそれらに共通の半導体基
板を用いて構成され、そして、（ａ）それらが絶縁体で
互いに分離されている場合でみられるように、電流路
が、実質的に形成されていないか、（ｂ）それらが拡散
層で互いに分離されている場合でみられるように、電流
路が形成されているとしてもその電流路が高い抵抗値を
有する寄生抵抗または寄生ダイオードを介して形成され
ているだけであるので、半導体集積回路Ｂの信号入力端
Ｔ１と電源端Ｖ12との間にサージが印加された場合、こ
の場合のサージが、第１の入力側サージ保護回路Ｆ１１
を通じ、次で半導体回路Ａ1 のＭＯＳ電界効果トランジ
スタＱ11のソース及びドレインを通じ、次で半導体回路
Ａ1の信号出力線ｈ及び半導体回路Ａ2 の信号入力線ｆ
を通じて、半導体回路Ａ2 のＭＯＳ電界効果トランジス
タＱ12のゲート及びソース間に印加されんとし、または
第２の入力側サージ保護回路Ｆ２１を通じ、次で半導体
回路Ａ1 のＭＯＳ電界効果トランジスタＱ21のソース及
びドレインを通じ、次で半導体回路Ａ1 の信号出力線ｈ
及び半導体回路Ａ2 の信号入力線ｆを通じて、半導体回
路Ａ2 のＭＯＳ電界効果トランジスタＱ12のゲート及び
ソース間に印加されんとし、よって、半導体回路Ａ2 の
ＭＯＳ電界効果トランジスタＱ12が、この場合のサージ
によって破壊されんとしても、この場合のサージが、信
号入力端Ｔ１と電源端Ｖ12との間で、第２の入力側サー
ジ保護回路Ｆ２１のダイオードＤの順方向電圧とサージ
保護素子Ｐ21としてのダイオードの逆方向電圧との和の
電圧にクランプされ、また、電源端Ｖ21と電源端Ｖ12と
の間がサージ保護素子Ｐ21としてのダイオードの逆方向
電圧にクランプされ、または、信号入力端Ｔ１と電源端
Ｖ12との間で、第２の入力側サージ保護回路Ｆ２１のダ
イオードＤの逆方向電圧とサージ保護素子Ｐ21としての
ダイオードの順方向電圧との和の電圧にクランプされ、
また、電源端Ｖ21と電源端Ｖ12との間がサージ保護素子
Ｐ21としてのダイオードの順方向電圧にクランプされる
ので、この場合のサージが、半導体回路Ａ2 のＭＯＳ電
界効果トランジスタＱ12のゲート及びソース間に印加さ
れず、よって、半導体回路Ａ2のＭＯＳ電界効果トラン
ジスタＱ12が、この場合のサージによって破壊されず、
そのサージから保護される。
体集積回路装置について述べたと同様に、電源端Ｖ11及
びＶ12間には、半導体回路Ａ1 のＭＯＳ電界効果トラン
ジスタＱ11及びＱ21と半導体回路Ａ2 のＭＯＳ電界効果
トランジスタＱ21及びＱ22とがそれらに共通の半導体基
板を用いて構成され、そして、（ａ）それらが絶縁体で
互いに分離されている場合でみられるように、電流路
が、実質的に形成されていないか、（ｂ）それらが拡散
層で互いに分離されている場合でみられるように、電流
路が形成されているとしてもその電流路が高い抵抗値を
有する寄生抵抗または寄生ダイオードを介して形成され
ているだけであるので、半導体集積回路Ｂの信号入力端
Ｔ１と電源端Ｖ12との間にサージが印加された場合、こ
の場合のサージが、第１の入力側サージ保護回路Ｆ１１
を通じ、次で半導体回路Ａ1 のＭＯＳ電界効果トランジ
スタＱ11のソース及びドレインを通じ、次で半導体回路
Ａ1の信号出力線ｈ及び半導体回路Ａ2 の信号入力線ｆ
を通じて、半導体回路Ａ2 のＭＯＳ電界効果トランジス
タＱ12のゲート及びソース間に印加されんとし、または
第２の入力側サージ保護回路Ｆ２１を通じ、次で半導体
回路Ａ1 のＭＯＳ電界効果トランジスタＱ21のソース及
びドレインを通じ、次で半導体回路Ａ1 の信号出力線ｈ
及び半導体回路Ａ2 の信号入力線ｆを通じて、半導体回
路Ａ2 のＭＯＳ電界効果トランジスタＱ12のゲート及び
ソース間に印加されんとし、よって、半導体回路Ａ2 の
ＭＯＳ電界効果トランジスタＱ12が、この場合のサージ
によって破壊されんとしても、この場合のサージが、信
号入力端Ｔ１と電源端Ｖ12との間で、第２の入力側サー
ジ保護回路Ｆ２１のダイオードＤの順方向電圧とサージ
保護素子Ｐ21としてのダイオードの逆方向電圧との和の
電圧にクランプされ、また、電源端Ｖ21と電源端Ｖ12と
の間がサージ保護素子Ｐ21としてのダイオードの逆方向
電圧にクランプされ、または、信号入力端Ｔ１と電源端
Ｖ12との間で、第２の入力側サージ保護回路Ｆ２１のダ
イオードＤの逆方向電圧とサージ保護素子Ｐ21としての
ダイオードの順方向電圧との和の電圧にクランプされ、
また、電源端Ｖ21と電源端Ｖ12との間がサージ保護素子
Ｐ21としてのダイオードの順方向電圧にクランプされる
ので、この場合のサージが、半導体回路Ａ2 のＭＯＳ電
界効果トランジスタＱ12のゲート及びソース間に印加さ
れず、よって、半導体回路Ａ2のＭＯＳ電界効果トラン
ジスタＱ12が、この場合のサージによって破壊されず、
そのサージから保護される。
【００３１】また、半導体集積回路Ｂの信号入力端Ｔ１
と電源端Ｖ22との間にサージが印加された場合、この場
合のサージが、第１の入力側サージ保護回路Ｆ１１を通
じ、次で半導体回路Ａ1 のＭＯＳ電界効果トランジスタ
Ｑ11のソース及びドレインを通じ、次で半導体回路Ａ1
の信号出力線ｈ及び半導体回路Ａ2 の信号入力線ｆを通
じて、半導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ
22のゲート及びソース間に印加されんとし、または第２
の入力側サージ保護回路Ｆ２１を通じ、次で半導体回路
Ａ1 のＭＯＳ電界効果トランジスタＱ21のソース及びド
レインを通じ、次で半導体回路Ａ1 の信号出力線ｈ及び
半導体回路Ａ2 の信号入力線ｆを通じて、半導体回路Ａ
2 のＭＯＳ電界効果トランジスタＱ22のゲート及びソー
ス間に印加されんとし、よって、半導体回路Ａ2 のＭＯ
Ｓ電界効果トランジスタＱ22が、この場合のサージによ
って破壊されんとしても、この場合のサージが、信号入
力端Ｔ１と電源端Ｖ22との間で、第１の入力側サージ保
護回路Ｆ１１のダイオードＤの逆方向電圧とサージ保護
素子Ｐ12としてのダイオードの順方向電圧との和の電圧
にクランプされ、また、電源端Ｖ11と電源端Ｖ22との間
がサージ保護素子Ｐ12としてのダイオードの順方向電圧
にクランプされ、または、信号入力端Ｔ１と電源端Ｖ22
との間で、第１の入力側サージ保護回路Ｆ１１のダイオ
ードＤの順方向電圧とサージ保護素子Ｐ12としてのダイ
オードの逆方向電圧との和の電圧にクランプされ、ま
た、電源端Ｖ11と電源端Ｖ22との間がサージ保護素子Ｐ
12としてのダイオードの逆方向電圧にクランプされるの
で、この場合のサージが、半導体回路Ａ2 のＭＯＳ電界
効果トランジスタＱ12のゲート及びソース間に印加され
ず、よって、半導体回路Ａ2 のＭＯＳ電界効果トランジ
スタＱ12が、この場合のサージによって破壊されず、そ
のサージから保護される。
と電源端Ｖ22との間にサージが印加された場合、この場
合のサージが、第１の入力側サージ保護回路Ｆ１１を通
じ、次で半導体回路Ａ1 のＭＯＳ電界効果トランジスタ
Ｑ11のソース及びドレインを通じ、次で半導体回路Ａ1
の信号出力線ｈ及び半導体回路Ａ2 の信号入力線ｆを通
じて、半導体回路Ａ2 のＭＯＳ電界効果トランジスタＱ
22のゲート及びソース間に印加されんとし、または第２
の入力側サージ保護回路Ｆ２１を通じ、次で半導体回路
Ａ1 のＭＯＳ電界効果トランジスタＱ21のソース及びド
レインを通じ、次で半導体回路Ａ1 の信号出力線ｈ及び
半導体回路Ａ2 の信号入力線ｆを通じて、半導体回路Ａ
2 のＭＯＳ電界効果トランジスタＱ22のゲート及びソー
ス間に印加されんとし、よって、半導体回路Ａ2 のＭＯ
Ｓ電界効果トランジスタＱ22が、この場合のサージによ
って破壊されんとしても、この場合のサージが、信号入
力端Ｔ１と電源端Ｖ22との間で、第１の入力側サージ保
護回路Ｆ１１のダイオードＤの逆方向電圧とサージ保護
素子Ｐ12としてのダイオードの順方向電圧との和の電圧
にクランプされ、また、電源端Ｖ11と電源端Ｖ22との間
がサージ保護素子Ｐ12としてのダイオードの順方向電圧
にクランプされ、または、信号入力端Ｔ１と電源端Ｖ22
との間で、第１の入力側サージ保護回路Ｆ１１のダイオ
ードＤの順方向電圧とサージ保護素子Ｐ12としてのダイ
オードの逆方向電圧との和の電圧にクランプされ、ま
た、電源端Ｖ11と電源端Ｖ22との間がサージ保護素子Ｐ
12としてのダイオードの逆方向電圧にクランプされるの
で、この場合のサージが、半導体回路Ａ2 のＭＯＳ電界
効果トランジスタＱ12のゲート及びソース間に印加され
ず、よって、半導体回路Ａ2 のＭＯＳ電界効果トランジ
スタＱ12が、この場合のサージによって破壊されず、そ
のサージから保護される。
【００３２】以上例示したところから明らかなように、
図１に示す本発明による半導体集積回路装置の実施の形
態によれば、半導体集積回路Ｂの信号入力端Ｔ１と電源
端Ｖ1a及びＶ2aのそれぞれとの間にサージが各別にまた
は同時に印加された場合でも、また半導体集積回路Ｂの
信号出力端Ｔ２と電源端Ｖ1b及びＶ2bのそれぞれとの間
にサージが各別にまたは同時に印加された場合でも、半
導体集積回路Ｂが、この場合のサージから保護され、そ
して、この場合のサージからの保護が、一般的に述べれ
ば、半導体回路の電源の負極性端（または正極性端）に
接続される電源端と、その電源端が接続される半導体回
路の電源とは異なる他の半導体回路の電源の正極性端
（または負極性端）に接続される電源端すなわち前者の
電源の負極性端（または正極性端）に接続される電源端
と対をなしていない電源端との間に、サージ保護素子が
接続されているので、確実に行われる。
図１に示す本発明による半導体集積回路装置の実施の形
態によれば、半導体集積回路Ｂの信号入力端Ｔ１と電源
端Ｖ1a及びＶ2aのそれぞれとの間にサージが各別にまた
は同時に印加された場合でも、また半導体集積回路Ｂの
信号出力端Ｔ２と電源端Ｖ1b及びＶ2bのそれぞれとの間
にサージが各別にまたは同時に印加された場合でも、半
導体集積回路Ｂが、この場合のサージから保護され、そ
して、この場合のサージからの保護が、一般的に述べれ
ば、半導体回路の電源の負極性端（または正極性端）に
接続される電源端と、その電源端が接続される半導体回
路の電源とは異なる他の半導体回路の電源の正極性端
（または負極性端）に接続される電源端すなわち前者の
電源の負極性端（または正極性端）に接続される電源端
と対をなしていない電源端との間に、サージ保護素子が
接続されているので、確実に行われる。
【００３３】
【発明の実施の形態２】 次に、図２を伴って本発明に
よる半導体集積回路装置の実施の形態の第２の例を述べ
よう。図２において、図１との対応部分には同一符号を
付し、詳細説明を省略する。
よる半導体集積回路装置の実施の形態の第２の例を述べ
よう。図２において、図１との対応部分には同一符号を
付し、詳細説明を省略する。
【００３４】図２に示す本発明による半導体集積回路装
置の実施の形態の第２の例は、図１で上述した本発明に
よる半導体集積回路装置の実施の形態において、電源端
Ｖ11と電源端Ｖ21との間；電源端Ｖ12と電源端Ｖ22との
間；………；電源端Ｖ1nと電源端Ｖ2nとの間に、サージ
保護素子Ｐ11；Ｐ22；………；Ｐnnがそれぞれ接続され
ている、という事項を除いて、図１に示す本発明による
半導体集積回路装置の実施の形態の場合と同様の構成を
有する。
置の実施の形態の第２の例は、図１で上述した本発明に
よる半導体集積回路装置の実施の形態において、電源端
Ｖ11と電源端Ｖ21との間；電源端Ｖ12と電源端Ｖ22との
間；………；電源端Ｖ1nと電源端Ｖ2nとの間に、サージ
保護素子Ｐ11；Ｐ22；………；Ｐnnがそれぞれ接続され
ている、という事項を除いて、図１に示す本発明による
半導体集積回路装置の実施の形態の場合と同様の構成を
有する。
【００３５】以上が、本発明による半導体集積回路装置
の実施の形態の第２の例である。
の実施の形態の第２の例である。
【００３６】このような本発明による半導体集積回路装
置の実施の形態の第２の例によれば、上述した事項を除
いて、図１に示す本発明による半導体集積回路装置の実
施の形態と同様の構成を有するので、詳細説明は省略す
るが、図１に示す本発明による半導体集積回路装置の場
合と同様に、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、
………Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn を
それぞれ供給し、その状態で、半導体集積回路Ｂの信号
入力端Ｔ１とそれに対をなす端（図示せず）との間に入
力信号を供給すれば、半導体集積回路Ｂがこれに応動
し、その応動による出力信号が、信号出力端Ｔ２とそれ
と対をなす端（図示せず）との間に出力される、という
半導体集積回路装置としての機能が得られる。
置の実施の形態の第２の例によれば、上述した事項を除
いて、図１に示す本発明による半導体集積回路装置の実
施の形態と同様の構成を有するので、詳細説明は省略す
るが、図１に示す本発明による半導体集積回路装置の場
合と同様に、電源端Ｖ11及びＶ21間、Ｖ12及びＶ22間、
………Ｖ1n及びＶ2n間に、電源Ｅ1 、Ｅ2 ………Ｅn を
それぞれ供給し、その状態で、半導体集積回路Ｂの信号
入力端Ｔ１とそれに対をなす端（図示せず）との間に入
力信号を供給すれば、半導体集積回路Ｂがこれに応動
し、その応動による出力信号が、信号出力端Ｔ２とそれ
と対をなす端（図示せず）との間に出力される、という
半導体集積回路装置としての機能が得られる。
【００３７】また、図１に示す本発明による半導体集積
回路装置の実施の形態の場合と同様に、半導体集積回路
Ｂの信号入力端Ｔ１と電源端Ｖ11及びＶ21のそれぞれと
の間に、サージが、各別にまたは同時に印加されても、
また、信号出力端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれ
との間に、サージが、各別にまたは同時に印加されて
も、半導体集積回路Ｂが、この場合のサージから保護さ
れる。
回路装置の実施の形態の場合と同様に、半導体集積回路
Ｂの信号入力端Ｔ１と電源端Ｖ11及びＶ21のそれぞれと
の間に、サージが、各別にまたは同時に印加されても、
また、信号出力端Ｔ２と電源端Ｖ1n及びＶ2nのそれぞれ
との間に、サージが、各別にまたは同時に印加されて
も、半導体集積回路Ｂが、この場合のサージから保護さ
れる。
【００３８】さらに、図１に示す本発明による半導体集
積回路装置の場合と同様に、電源端Ｖ11と電源端Ｖ22、
Ｖ23………Ｖ2nのそれぞれとの間；電源端Ｖ12と電源端
Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；………；電源
端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)のそれぞれと
の間に、サージ保護素子Ｐ12、Ｐ13………Ｐ1n；Ｐ21、
Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2………Ｐ(n-1)nが
それぞれ接続されている構成を有するので、図１に示す
本発明による半導体集積回路装置の実施の形態の場合と
同様に、サージが、半導体集積回路Ｂの信号入力端Ｔ１
と、電源端Ｖ11〜Ｖ1n中の電源端Ｖ11を除く電源端Ｖ1a
（ただし、ａ＝２、３………ｎ）との間に印加された
り、信号入力端Ｔ１と電源端Ｖ21〜Ｖ2n中の電源端Ｖ21
を除く電源端Ｖ2aとの間に印加されたりした場合であっ
ても、そのサージが、半導体回路Ａa を構成している半
導体素子に印加されず、このため、半導体回路Ａa が、
この場合のサージによって破壊されるおそれを有さず、
また、サージが、半導体集積回路Ｂの信号出力端Ｔ２
と、電源端Ｖ11〜Ｖ1n中の電源端Ｖ1nを除く電源端Ｖ1b
（ただし、ｂ＝１、２………（ｎ−１））との間に印加
されたり、信号出力端Ｔ２と電源端Ｖ21〜Ｖ2n中の電源
端Ｖ2nを除く電源端Ｖ2bとの間に印加されたりした場合
であっても、そのサージが、半導体回路Ａb を構成して
いる半導体素子に印加されず、このため、半導体回路Ａ
b が、この場合のサージによって破壊されるおそれを有
さず、よって、半導体集積回路Ｂが、この場合のサージ
によって破壊される、というおそれを有しない。
積回路装置の場合と同様に、電源端Ｖ11と電源端Ｖ22、
Ｖ23………Ｖ2nのそれぞれとの間；電源端Ｖ12と電源端
Ｖ21、Ｖ23………Ｖ2nのそれぞれとの間；………；電源
端Ｖ1nと電源端Ｖ21、Ｖ22………Ｖ2(n-1)のそれぞれと
の間に、サージ保護素子Ｐ12、Ｐ13………Ｐ1n；Ｐ21、
Ｐ23………Ｐ2n；………；Ｐn1、Ｐn2………Ｐ(n-1)nが
それぞれ接続されている構成を有するので、図１に示す
本発明による半導体集積回路装置の実施の形態の場合と
同様に、サージが、半導体集積回路Ｂの信号入力端Ｔ１
と、電源端Ｖ11〜Ｖ1n中の電源端Ｖ11を除く電源端Ｖ1a
（ただし、ａ＝２、３………ｎ）との間に印加された
り、信号入力端Ｔ１と電源端Ｖ21〜Ｖ2n中の電源端Ｖ21
を除く電源端Ｖ2aとの間に印加されたりした場合であっ
ても、そのサージが、半導体回路Ａa を構成している半
導体素子に印加されず、このため、半導体回路Ａa が、
この場合のサージによって破壊されるおそれを有さず、
また、サージが、半導体集積回路Ｂの信号出力端Ｔ２
と、電源端Ｖ11〜Ｖ1n中の電源端Ｖ1nを除く電源端Ｖ1b
（ただし、ｂ＝１、２………（ｎ−１））との間に印加
されたり、信号出力端Ｔ２と電源端Ｖ21〜Ｖ2n中の電源
端Ｖ2nを除く電源端Ｖ2bとの間に印加されたりした場合
であっても、そのサージが、半導体回路Ａb を構成して
いる半導体素子に印加されず、このため、半導体回路Ａ
b が、この場合のサージによって破壊されるおそれを有
さず、よって、半導体集積回路Ｂが、この場合のサージ
によって破壊される、というおそれを有しない。
【００３９】また、電源端Ｖ11と電源端Ｖ21との間；電
源端Ｖ12と電源端Ｖ22との間；………；電源端Ｖ1nと電
源端Ｖ2nとの間にも、サージ保護素子Ｐ11；Ｐ22；……
…；Ｐnnがそれぞれ接続されているので、例示してのべ
れば、サージが、半導体集積回路Ｂの信号入力端Ｔ１と
電源端Ｖ11との間に印加された場合、この場合のサージ
が、上述したように第１の入力側サージ保護回路Ｆ１１
の両端電圧にクランプされるようになされている、とい
う以外に、第２の入力側サージ保護回路Ｆ２１の両端電
圧とサージ保護素子Ｐ11の両端電圧との和の電圧にクラ
ンプされるようにもなされており、また、サージが、信
号入力端Ｔ１と電源端Ｖ21との間に印加された場合、こ
の場合のサージが、上述したように第２の入力側サージ
保護回路Ｆ２１の両端電圧にクランプされるようになさ
れている、という以外に、第１の入力側サージ保護回路
Ｆ１１の両端電圧とサージ保護素子Ｐ11の両端電圧との
和の電圧にクランプされるようにもなされており、さら
に、サージが、信号入力端Ｔ１と電源端Ｖ12との間に印
加された場合、この場合のサージが、上述したように第
２の入力側サージ保護回路Ｆ２１の両端電圧とサージ保
護素子Ｐ21の両端電圧との和の電圧にクランプされるよ
うになされている、という以外に、第１の入力側サージ
保護回路Ｆ１１の両端電圧とサージ保護素子Ｐ12の両端
電圧とサージ保護素子Ｐ22の両端電圧との和の電圧にク
ランプされるようにもなされており、また、サージが、
信号入力端Ｔ１と電源端Ｖ22との間に印加された場合、
この場合のサージが、上述したように第１の入力側サー
ジ保護回路Ｆ１１の両端電圧とサージ保護素子Ｐ12の両
端電圧との和の電圧にクランプされるようになされてい
る、という以外に、第２の入力側サージ保護回路Ｆ２１
の両端電圧とサージ保護素子Ｐ21の両端電圧とサージ保
護素子Ｐ22の両端電圧との和の電圧にクランプされるよ
うにもなされているなどによって、サージが、半導体集
積回路Ｂの信号入力端Ｔ１と電源端Ｖ1i及びＶ2iのそれ
ぞれとの間に各別にまたは同時に印加された場合でも、
また、信号出力端Ｔ２と電源端Ｖ1i及びＶ2iのそれぞれ
との間に各別にまたは同時に印加された場合でも、半導
体集積回路Ｂが、この場合のサージから、図１に示す本
発明による半導体集積回路装置の実施の形態の場合に比
しより確実に保護される。
源端Ｖ12と電源端Ｖ22との間；………；電源端Ｖ1nと電
源端Ｖ2nとの間にも、サージ保護素子Ｐ11；Ｐ22；……
…；Ｐnnがそれぞれ接続されているので、例示してのべ
れば、サージが、半導体集積回路Ｂの信号入力端Ｔ１と
電源端Ｖ11との間に印加された場合、この場合のサージ
が、上述したように第１の入力側サージ保護回路Ｆ１１
の両端電圧にクランプされるようになされている、とい
う以外に、第２の入力側サージ保護回路Ｆ２１の両端電
圧とサージ保護素子Ｐ11の両端電圧との和の電圧にクラ
ンプされるようにもなされており、また、サージが、信
号入力端Ｔ１と電源端Ｖ21との間に印加された場合、こ
の場合のサージが、上述したように第２の入力側サージ
保護回路Ｆ２１の両端電圧にクランプされるようになさ
れている、という以外に、第１の入力側サージ保護回路
Ｆ１１の両端電圧とサージ保護素子Ｐ11の両端電圧との
和の電圧にクランプされるようにもなされており、さら
に、サージが、信号入力端Ｔ１と電源端Ｖ12との間に印
加された場合、この場合のサージが、上述したように第
２の入力側サージ保護回路Ｆ２１の両端電圧とサージ保
護素子Ｐ21の両端電圧との和の電圧にクランプされるよ
うになされている、という以外に、第１の入力側サージ
保護回路Ｆ１１の両端電圧とサージ保護素子Ｐ12の両端
電圧とサージ保護素子Ｐ22の両端電圧との和の電圧にク
ランプされるようにもなされており、また、サージが、
信号入力端Ｔ１と電源端Ｖ22との間に印加された場合、
この場合のサージが、上述したように第１の入力側サー
ジ保護回路Ｆ１１の両端電圧とサージ保護素子Ｐ12の両
端電圧との和の電圧にクランプされるようになされてい
る、という以外に、第２の入力側サージ保護回路Ｆ２１
の両端電圧とサージ保護素子Ｐ21の両端電圧とサージ保
護素子Ｐ22の両端電圧との和の電圧にクランプされるよ
うにもなされているなどによって、サージが、半導体集
積回路Ｂの信号入力端Ｔ１と電源端Ｖ1i及びＶ2iのそれ
ぞれとの間に各別にまたは同時に印加された場合でも、
また、信号出力端Ｔ２と電源端Ｖ1i及びＶ2iのそれぞれ
との間に各別にまたは同時に印加された場合でも、半導
体集積回路Ｂが、この場合のサージから、図１に示す本
発明による半導体集積回路装置の実施の形態の場合に比
しより確実に保護される。
【００４０】
【発明の効果】 本願第１番目の発明による半導体集積
回路装置によれば、半導体集積回路Ｂの信号入力端Ｔ１
と電源端Ｖ1a及びＶ2aのそれぞれとの間にサージが各別
にまたは同時に印加された場合でも、また、半導体集積
回路Ｂの信号出力端Ｔ２と電源端Ｖ1b及びＶ2bのそれぞ
れとの間にサージが各別にまたは同時に印加された場合
でも、半導体集積回路Ｂが、この場合のサージから保護
され、そして、この場合のサージからの保護が、一般的
に述べれば、半導体回路の電源の負極性端（または正極
性端）に接続される電源端と、その電源端が接続される
半導体回路の電源とは異なる他の半導体回路の電源の正
極性端（または負極性端）に接続される電源端すなわち
前者の電源の負極性端（または正極性端）に接続される
電源端と対をなしていない電源端との間に、サージ保護
素子が接続されているので、確実に行われる。
回路装置によれば、半導体集積回路Ｂの信号入力端Ｔ１
と電源端Ｖ1a及びＶ2aのそれぞれとの間にサージが各別
にまたは同時に印加された場合でも、また、半導体集積
回路Ｂの信号出力端Ｔ２と電源端Ｖ1b及びＶ2bのそれぞ
れとの間にサージが各別にまたは同時に印加された場合
でも、半導体集積回路Ｂが、この場合のサージから保護
され、そして、この場合のサージからの保護が、一般的
に述べれば、半導体回路の電源の負極性端（または正極
性端）に接続される電源端と、その電源端が接続される
半導体回路の電源とは異なる他の半導体回路の電源の正
極性端（または負極性端）に接続される電源端すなわち
前者の電源の負極性端（または正極性端）に接続される
電源端と対をなしていない電源端との間に、サージ保護
素子が接続されているので、確実に行われる。
【００４１】また、本願第２番目の発明による半導体集
積回路装置によれば、半導体集積回路Ｂが、信号入力端
Ｔ１と電源端Ｖ1i及びＶ2iのそれぞれとの間に各別にま
たは同時に印加されるサージ、及び信号出力端Ｔ２と電
源端Ｖ1i及びＶ2iのそれぞれとの間に各別にまたは同時
に印加されるサージから、本願第１番目の発明による半
導体集積回路装置の場合に比しより確実に保護される。
積回路装置によれば、半導体集積回路Ｂが、信号入力端
Ｔ１と電源端Ｖ1i及びＶ2iのそれぞれとの間に各別にま
たは同時に印加されるサージ、及び信号出力端Ｔ２と電
源端Ｖ1i及びＶ2iのそれぞれとの間に各別にまたは同時
に印加されるサージから、本願第１番目の発明による半
導体集積回路装置の場合に比しより確実に保護される。
【００４２】なお、上述した本発明による半導体集積回
路装置の実施の形態においては、サージ保護素子Ｐ11、
Ｐ12………Ｐ1n；Ｐ21、Ｐ22………Ｐ2n；Ｐn1、Ｐn2…
……ＰnnがダイオードＤでなるものとして述べたが、ソ
ース（またはドレイン）とゲートとを互いに接続して一
端とし、ドレイン（またはソース）を他端としている、
ダイオード機能を呈するＭＯＳ型電界効果トランジスタ
からなるものとすることもでき、さらに、ゲートとコレ
クタ（またはエミッタ）とを互いに接続して一端とし、
エミッタ（またはコレクタ）を他端としている、ダイオ
ード機能を呈するバイポーラ型トランジスタからなるも
のとすることもできる。
路装置の実施の形態においては、サージ保護素子Ｐ11、
Ｐ12………Ｐ1n；Ｐ21、Ｐ22………Ｐ2n；Ｐn1、Ｐn2…
……ＰnnがダイオードＤでなるものとして述べたが、ソ
ース（またはドレイン）とゲートとを互いに接続して一
端とし、ドレイン（またはソース）を他端としている、
ダイオード機能を呈するＭＯＳ型電界効果トランジスタ
からなるものとすることもでき、さらに、ゲートとコレ
クタ（またはエミッタ）とを互いに接続して一端とし、
エミッタ（またはコレクタ）を他端としている、ダイオ
ード機能を呈するバイポーラ型トランジスタからなるも
のとすることもできる。
【００４３】また、上述においては、半導体集積回路Ｂ
が有する半導体回路Ａ1 〜Ａn が、半導体素子としてＭ
ＯＳ電界効果トランジスタを用いている場合で例示した
が、半導体素子としてバイポーラトランジスタを用いて
いる場合にも本発明を適用して、同様の作用・効果を得
ることができることは明らかであろう。
が有する半導体回路Ａ1 〜Ａn が、半導体素子としてＭ
ＯＳ電界効果トランジスタを用いている場合で例示した
が、半導体素子としてバイポーラトランジスタを用いて
いる場合にも本発明を適用して、同様の作用・効果を得
ることができることは明らかであろう。
【図１】 本発明による半導体集積回路装置の実施の形
態の第１の例を示す接続図である。
態の第１の例を示す接続図である。
【図２】 本発明による半導体集積回路装置の実施の形
態の第２の例を示す接続図である。
態の第２の例を示す接続図である。
【図３】 従来の半導体集積回路装置を示す接続図であ
る。
る。
Ａ1 、Ａ2 、Ａ3 ………Ａn 半導体回路 Ｂ 半導体集積回路 Ｄ ダイオード Ｔ１ 信号入力端 Ｔ２ 信号出力端 Ｐ11、Ｐ12、Ｐ13………Ｐ1n サージ保護素子 Ｐ21、Ｐ22、Ｐ23………Ｐ2n サージ保護素子 Ｐ31、Ｐ32、Ｐ33………Ｐ3n サージ保護素子 Ｐn1、Ｐn2、Ｐn3………Ｐnn サージ保護素子 Ｑ11、Ｑ12、Ｑ21、Ｑ22 ＭＯＳ電界効果トラ
ンジスタ Ｖ11、Ｖ12、Ｖ13………Ｖ1n 電源端 Ｖ21、Ｖ22、Ｖ23………Ｖ2n 電源端 ａ 接続端 ｂ 接続端 ｆ 信号入力線 ｈ 信号出力線
ンジスタ Ｖ11、Ｖ12、Ｖ13………Ｖ1n 電源端 Ｖ21、Ｖ22、Ｖ23………Ｖ2n 電源端 ａ 接続端 ｂ 接続端 ｆ 信号入力線 ｈ 信号出力線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 信号入力端と信号出力端とを外部に導出
し且つ内部に複数ｎ個の第１、第２………第ｎの半導体
回路Ａ1 、Ａ2 ………Ａn を有する半導体集積回路を有
し、 上記半導体回路Ａi （ただし、ｉ＝１、２………ｎ）
が、電源Ｅi の正極性端及び負極性端にまたは負極性端
及び正極性端にそれぞれ接続される対の電源端Ｖ1i及び
Ｖ2iを有し、 上記半導体集積回路の信号入力端と電源端Ｖ11及びＶ21
のそれぞれとの間；及び上記半導体集積回路の信号出力
端と電源端Ｖ1n及びＶ2nのそれぞれとの間に、第１及び
第２の入力側サージ保護回路；及び第１及び第２の出力
側サージ保護回路がそれぞれ接続されている半導体集積
回路装置において、 上記電源端Ｖ11と上記電源端Ｖ22、Ｖ23………Ｖ2nのそ
れぞれとの間；上記電源端Ｖ12と上記電源端Ｖ21、Ｖ23
………Ｖ2nのそれぞれとの間；………；上記電源端Ｖ1n
と上記電源端Ｖ21、Ｖ22………Ｖ2(n-1)のそれぞれとの
間に、サージ保護素子Ｐ12、Ｐ13………Ｐ1n；Ｐ21、Ｐ
23………Ｐ2n；………；Ｐn1、Ｐn2………Ｐ(n-1)nがそ
れぞれ接続されていることを特徴とする半導体集積回路
装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記電源端Ｖ11と上記電源端Ｖ21との間；上記電源端Ｖ
12と上記電源端Ｖ22との間；………；上記電源端Ｖ1nと
上記電源端Ｖ2nとの間に、サージ保護素子Ｐ11；Ｐ22；
………；Ｐnnがそれぞれ接続されていることを特徴とす
る半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29873795A JP3224125B2 (ja) | 1995-11-16 | 1995-11-16 | 半導体集積回路装置 |
| US08/658,827 US5784235A (en) | 1995-06-02 | 1996-05-31 | Semiconductor IC device including ESD protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29873795A JP3224125B2 (ja) | 1995-11-16 | 1995-11-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139466A JPH09139466A (ja) | 1997-05-27 |
| JP3224125B2 true JP3224125B2 (ja) | 2001-10-29 |
Family
ID=17863611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29873795A Expired - Lifetime JP3224125B2 (ja) | 1995-06-02 | 1995-11-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3224125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1244152C (zh) | 2001-11-16 | 2006-03-01 | 松下电器产业株式会社 | 半导体装置 |
-
1995
- 1995-11-16 JP JP29873795A patent/JP3224125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09139466A (ja) | 1997-05-27 |
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