JP2001102874A - サージ保護回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 個々のトランジスタの耐圧を下げてもサージ
電圧からアンプを保護できるサージ保護回路を提供する
ことにある。 【解決手段】 第１の電源電圧端子（ＶＣＣ）と第２の
電源電圧端子（ＧＮＤ）との間に直列に接続された２つ
の出力トランジスタ（Ｍ１，Ｍ２）を含むプッシュプル
形の出力回路（２１）を備えた半導体集積回路におい
て、電源電圧端子（ＶＣＣ）に印加された過大な電圧を
検出するサージ検出回路（５１）と、サージ検出手段に
よって出力トランジスタ（Ｍ１，Ｍ２）を高抵抗状態に
するカットオフ手段（２３）と、電源電圧端子（ＶＣ
Ｃ）に過大な電圧が印加された場合に該過大電圧を分割
して上記複数の出力トランジスタ（Ｍ１，Ｍ２）に振り
分ける過大電圧分配手段（２２）とを備えて構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
において電源電圧に発生する過大電圧から出力トランジ
スタを保護する回路に適用して有用な技術に関し、例え
ばカーオーディオ用のパワーアンプに利用して有用な技
術に関する。

【０００２】

【従来の技術】電源電圧端子と接地点との間に２個のＮ
チャネルＭＯＳトランジスタを直列に接続し、これら２
個のＭＯＳトランジスタによりプッシュプル動作を行わ
せることで大きな出力電流を得る高利得パワーアンプが
ある。

【０００３】カーオーディオは家庭用オーディオ製品に
比べて劣悪な条件下で使用される。例えば電源電圧に関
しても比較的大きなサージ電圧が発生することがある。

【０００４】そのため、電源電圧に発生したサージ電圧
から上述のようなパワーアンプの出力ＭＯＳトランジス
タを保護する回路として従来より種々の形式のものが提
案されている。一般的な保護回路は、サージ電圧を検出
する検出回路と、サージ電圧を検出した場合に２個のＭ
ＯＳトランジスタのうち電源電圧側のＭＯＳトランジス
タのゲート電圧をローレベルに固定するスイッチ素子と
から構成されている。その保護回路は、サージ電圧が発
生した場合に電源電圧端子側の出力ＭＯＳトランジスタ
のソース−ドレイン間接合でサージ電圧を受けて内部の
回路をサージ電圧から保護するものであった。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の保護回路では、１個のトランジスタで全てのサージ
電圧を受けるため、このトランジスタの耐圧を高くする
必要があった。例えば、５０Ｖのサージ電圧に耐え切れ
るように設計する場合を想定すると、上記トランジスタ
には余裕をみて７０Ｖの耐圧が必要となる。

【０００６】一方、ＭＯＳトランジスタにあっては、ソ
ース−ドレイン間チャネルが導通状態である場合の抵抗
（オン抵抗と云う）とソース−ドレイン間をオフ状態に
した場合の耐圧とはトレードオフの関係にあり、また、
アンプにおいて利得を高くするにはオン抵抗の低いトラ
ンジスタを使用する必要がある。

【０００７】しかしながら、アンプに上記従来の保護回
路技術を適用した場合、出力ＭＯＳトランジスタの耐圧
を高くする必要があったため、結果としてトランジスタ
のオン抵抗が高くなり大きな利得が得られないと云った
問題を有していた。

【０００８】また、半導体基板上にトランジスタを設け
る場合、耐圧の高いトランジスタでは大きな面積が必要
となる。更に、プッシュプル形の出力回路を有するアン
プでは、出力特性がプッシュ側とプル側のトランジスタ
をほぼ同一の特性にしたいと云う要求もあるため、結果
としてプル側のトランジスタも高い耐圧のものとなる。
その結果、半導体集積回路として構成されるアンプに上
記従来の保護回路技術を適用するとチップサイズが大き
くなると云った問題も発生させた。

【０００９】この発明の目的は、個々のトランジスタの
耐圧を下げてもサージ電圧からアンプを保護できるサー
ジ保護回路を提供することにある。

【００１０】この発明の他の目的は、半導体集積回路と
して構成されるアンプにおいて、サージ電圧からの保護
が確実で、かつ集積回路の小型化を図れる半導体集積回
路を提供することにある。

【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１３】すなわち、第１の電源電圧端子と第２の電
源電圧端子との間に直列に接続された２つの出力トラン
ジスタを含むプッシュプル形の出力回路を備えた半導体
集積回路において、電源電圧端子に印加された過大な電
圧を検出するサージ検出回路と、サージ検出手段によっ
て上記出力トランジスタを高抵抗状態にするカットオフ
手段と、電源電圧端子に過大な電圧が印加された場合に
該過大電圧を分割して上記２つの出力トランジスタに振
り分ける過大電圧分配手段とを備えた構成とする。

【００１４】このような手段によれば、過大電圧が１個
のトランジスタに集中して印加されず、２つのトランジ
スタに振り分けられるので、過大電圧に対する保護機能
を損なうことなく個々のトランジスタの耐圧を低く設定
することが出来る。それゆえ、出力トランジスタのオン
抵抗を下げられ、大きな出力を得ることが出来る。ま
た、個々のトランジスタの耐圧を低く設定できることか
ら、半導体集積回路でこのアンプや保護回路を構成する
場合に、半導体集積回路の小型化を図ることが出来る。
さらに、プッシュ側とプル側の出力トランジスタの特性
をほぼ同一にすることができ、バランスの良い出力が得
られる。

【００１５】具体的には、上記過大電圧分配手段として
は、上記第１または第２の電源電圧端子と出力端子との
間に直列に接続されたツェナダイオードを備え、該ツェ
ナダイオードによりクランプされた電圧を対応する出力
トランジスタに印加させるように構成できる。また、こ
こでツェナダイオードと直列に抵抗を設けることで、電
圧降下の際に過大電流がツェナダイオード等の保護素子
に流れるのを制限して阻止の破壊を防止することが出来
る。また、トランジスタとしてＭＯＳＦＥＴを使用する
ことで低消費電力で大出力のパワーアンプとなり、上記
保護回路を適用することで耐圧に優れたパワーアンプが
得られる。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１７】図１は、本発明を適用して好適なカーオー
ディオのスピーカを駆動するパワーアンプＩＣ１の実施
例を示す全体構成図である。

【００１８】この実施例のパワーアンプＩＣ（Integrat
ed Circuit）１は、１個の半導体チップをパッケージン
グして構成されているもので、その半導体チップ上に
は、４つの入力信号ＩＮ１〜ＩＮ４のそれぞれに対応し
て設けられた４つのバッファ回路４Ａ〜４Ｄおよびバッ
ファの信号を受けて増幅する４つのアンプ回路２Ａ〜２
Ｄ、アンプの出力端子ＯＵＴ１〜ＯＵＴ８に接続される
スピーカーＳＰ１〜ＳＰ４とＩＣとを接続するリード線
のショートや異常温度および電源電圧ＶＣＣへのサージ
電圧（過大電圧）の入力等を検出して各回路を保護する
検出信号を出力するプロテクタ回路５、電源電圧ＶＣＣ
より高いＭＯＳＦＥＴ駆動用のバイアス電圧を生成する
チャージポンプ回路６、チャージポンプの動作に必要な
クロックを発生するクロック発生回路７などが設けられ
ている。

【００１９】また、この実施例のパワーアンプＩＣ１に
は、上記４つのアンプ回路４Ａ〜４Ｄに対応してそれぞ
れ電源電圧ＶＣＣが供給される独立した４系統の電源入
力端子ＰＶＣＣ１〜ＰＶＣＣ４が設けられ、半導体チッ
プ上に設けられた別系統の配線を介して対応するアンプ
回路２Ａ〜２Ｄにそれぞれ接続されている。また、共通
のグランド端子ＡＣＧＮＤが設けられ、各アンプ回路２
Ａ〜２Ｄに接続されている。ちなみに、電源端子を各ア
ンプ回路２Ａ〜２Ｄ毎に別系統で設けている理由は、半
導体チップ上の配線抵抗が比較的大きく、別系統にしな
いと電源供給にバラツキが生じたり、あるアンプ回路の
動作で電源電圧に生じたノイズが電源ラインを介して他
のアンプ回路に伝わって音質が低下してしまうからであ
る。

【００２０】バッファ回路４Ａ〜４Ｄは、ＩＣ外部から
入力される各入力信号ＩＮ１〜ＩＮ４を増幅し、正相と
逆相の差動信号を形成してアンプ回路２Ａ〜２Ｄにそれ
ぞれ出力する。

【００２１】アンプ回路２Ａ〜２Ｄは、入力信号を正相
と逆相に増幅する２個の増幅回路からなり、１対の出力
端子（例えばＯＵＴ１とＯＵＴ２）から正相と逆相にそ
れぞれ増幅された差動信号Ｖｏｕｔ１，／Ｖｏｕｔ１〜
Ｖｏｕｔ４，／Ｖｏｕｔ４を出力するように構成されて
いる。これらアンプ回路２Ａ〜２Ｄの入力端子には対応
する各バッファ回路４Ａ〜４Ｄから差動信号が入力され
る。また、出力端子ＯＵＴ１〜ＯＵＴ８には、例えばフ
ロント用とリヤ用それぞれに左右２個ずつ合計４個の車
載スピーカーＳＰ１〜ＳＰ４がリード線を介して接続さ
れるようになっている。

【００２２】図２には、サージ保護回路を備えたアンプ
回路２Ａとサージ検出回路５１の一実施例の回路図を示
す。

【００２３】同図において、５１はプロテクタ回路５に
備わるサージ検出回路、２１はアンプ回路２Ａの出力回
路、２２はサージ電圧分配回路、２３はカットオフ回路
である。この実施例ではサージ電圧分配回路２２および
カットオフ回路２３がサージ保護回路を構成している。
また、上記出力回路２１、サージ電圧分配回路２２およ
びカットオフ回路２３が、１個のアンプ回路２Ａ〜２Ｄ
に２組ずつ設けられ一方が正相の他方が逆相の信号をそ
れぞれ増幅して出力するようになっている。

【００２４】サージ検出回路５１は、電源電圧ＶＣＣが
所定電圧（例えば２０Ｖ）以上になった場合に通電され
るツェナダイオードＺＤ４〜ＺＤ６や、サージ電圧を検
出したときに所望レベルの検出電圧を生成するための抵
抗Ｒ６〜Ｒ９、ダイオードＤ１，Ｄ２およびトランジス
タＱ４，Ｑ５等から構成され、サージ電圧の印加などで
電源電圧が所定電位（２０Ｖ）を超えた場合に、ノード
ｎ１，ｎ２，ｎ３から所望のレベル（例えば２０Ｖ，１
８Ｖ，１．４〜２Ｖ）の検出電圧Ｃ１，Ｃ２，Ｃ３をア
ンプ回路２Ａ〜２Ｄのカットオフ回路２３に出力するよ
うになっている。特に制限されないが、上記低電圧の検
出信号Ｃ３は、バッファ回路４Ａ〜４Ｄやチャージポン
プ回路６などの保護トランジスタを動作させて、ＩＣ全
体の回路を保護するように構成されている。

【００２５】出力回路２１は、例えば５０Ｗ以上の大出
力が可能なもので、２個のｎチャネルのパワーＭＯＳＦ
ＥＴ Ｍ１，Ｍ２が例えば１４Ｖのような電源電圧ＶＣ
Ｃ（第１の電源電圧）と０Ｖのようなグランド電位（第
２の電源電圧）との間に、ソース−ドレイン間のチャネ
ルが直列となるように接続されて構成される。

【００２６】詳細には、一方のパワーＭＯＳＦＥＴ Ｍ
１のドレイン端子に電源電圧ＶＣＣが、ゲート端子に正
相の入力信号ｉｎ１が、それぞれ印加されるように接続
されている。他方のパワーＭＯＳＦＥＴ Ｍ２は、その
ドレイン端子に上記パワーＭＯＳＦＥＴ Ｍ１のソース
端子が接続され、またゲート端子に逆相の入力信号／ｉ
ｎ１が、ソース端子にグランド電位がそれぞれ印加され
るように接続されている。そして、プッシュ側のパワー
ＭＯＳＦＥＴ Ｍ１のソース端子とプル側のパワーＭＯ
ＳＦＥＴ Ｍ２のドレイン端子との接続ノードＰ１が出
力電圧Ｖｏｕｔを出力する出力点とされ、両方のパワー
ＭＯＳＦＥＴ Ｍ１，Ｍ２のプッシュプル動作により高
パワーの出力が可能とされている。

【００２７】カットオフ回路２３は、サージ電圧が検出
された際にサージ検出回路５１から出力される検出電圧
Ｃ１〜Ｃ３に基づきオン動作する２個のスイッチ素子Ｑ
１，Ｑ２や電流制限抵抗Ｒ２，Ｒ３等から構成される。
そして、スイッチ素子Ｑ１，Ｑ２のオン動作によりパワ
ーＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート−ソース間をショ
ートさせてソース−ドレイン間をカットオフ（遮断）さ
せるように構成されている。特に限定しないが、この実
施例では上記スイッチ素子Ｑ１，Ｑ２としてバイポーラ
トランジスタを使用している。バイポーラの代りにＭＯ
ＳＦＥＴを用いてもよい。スイッチ素子Ｑ１のベース端
子には、サージ検出回路５１から検出電圧Ｃ１，Ｃ２が
抵抗Ｒ４，Ｒ５を介してエミッタとベースに印加された
トランジスタＱ５のコレクタに接続されている。このス
イッチ素子Ｑ１のコレクタ端子には比較的高いレベルの
入力信号ｉｎ１が印加されるため、トランジスタＱ３に
よってスイッチ素子Ｑ１のベース端子にはサージ検出時
に比較的に高い電圧（例えば１８Ｖ）の電圧が印加され
るように構成されている。他方のスイッチ素子Ｑ２のコ
レクタ端子はグランド電位に接続されているので、その
ベース端子には比較的低いレベル（例えば１．４〜２Ｖ
程度）の検出電圧Ｃ３が入力されるように検出回路５１
が構成されている。

【００２８】サージ電圧分配回路２２は、電源電圧ＶＣ
Ｃと出力端子ＯＵＴとの間にツェナダイオードＺＤ１〜
ＺＤ３と、ツェナーダイオードＺＤ１〜ＺＤ３がオンさ
れた際に過電流を防止する電流制限抵抗Ｒ１とから構成
されている。そして、電源電圧ＶＣＣに一定以上のサー
ジ電圧が印加された場合にツェナダイオードに電流が流
れて、このサージ電圧より所定電圧（例えば２５Ｖ）低
い電圧をパワーＭＯＳＦＥＴ Ｍ１のソース−ドレイン
間に印加するように構成されている。一方のパワーＭＯ
ＳＦＥＴ Ｍ２のソース−ドレイン間には、サージ電圧
よりも所定電圧（２５Ｖ）低下された電圧とグランド電
位との差電位に相当する電圧が印加される。

【００２９】上記ツェナダイオードＺＤ１〜ＺＤ３は、
例えば、パワーＭＯＳＦＥＴ Ｍ１，Ｍ２を半導体基板
上に形成するデプレッション形ＭＯＳＦＥＴの形成プロ
セス、または、スイッチ素子Ｑ１，Ｑ２等も合わせて形
成するバイポーラ−ＭＯＳトランジスタ混在プロセスに
おいて、半導体基板上に形成可能な素子であり、素子形
成に必要な面積も小さい。

【００３０】次に、上記のように構成された本実施例の
パワーアンプＩＣ１のサージ電圧発生時におけるサージ
保護回路の動作について説明する。

【００３１】図３は、サージ電圧の発生時に上記出力回
路２１と保護回路の各ノードに生じる電圧の時間変化を
示すタイムチャートである。同図において、Ａはサージ
電圧が発生したときの電源電圧ＶＣＣの変化、Ｂはパワ
ーＭＯＳＦＥＴ Ｍ１，Ｍ２の接続ノードＰ１の電圧変
化、Ｃはサージ検出回路５１から出力されるサージ検出
電圧の変化を示している。

【００３２】パワーアンプＩＣ１は、通常時に電源電圧
ＶＣＣが例えば１４Ｖで動作し、様々な要因による変動
誤差を含めて電源電圧が２０Ｖ以上のサージ電圧が発生
した場合に増幅動作が停止しサージ保護回路が動作して
各回路を保護し、電源電圧が２０Ｖ以下になった場合に
再びもとの動作状態に復帰するように構成されている。

【００３３】図３に示すように、サージ電圧は、ノイズ
などと比較して長い期間、電源電圧ＶＣＣが徐々に上昇
してピーク電圧（タイミングｔ３）に達し、その後下降
して電源電圧ＶＣＣの標準レベルまで戻るような変化を
する。この実施例ではピーク電圧をおおよそ５０Ｖと想
定している。

【００３４】サージ検出回路５１から出力される検出電
圧Ｃ１〜Ｃ３は、それぞれサージ電圧が印加されて電源
電圧が２０Ｖ以上になったタイミングｔ２にハイレベル
にされ、再び電源電圧が２０Ｖ以下になったタイミング
ｔ５にローレベルに復帰されるように変化する。

【００３５】パワーＭＯＳＦＥＴ Ｍ１，Ｍ２の接続ノ
ードＰ１の電圧Ｂは、通常時すなわちサージ検出回路５
１がサージ電圧を検出するまでは、カットオフ回路２３
やサージ電圧分配回路２２が動作しないので、出力回路
２１に入力された入力信号ｉｎ１，／ｉｎ１を増幅した
電圧が出力されている。

【００３６】サージ電圧が２０Ｖに達すると、サージ検
出回路５１がオン動作してサージ検出電圧Ｃがハイレベ
ルになる（ｔ１）。すると、先ず、カットオフ回路２３
がオン動作してパワーＭＯＳＦＥＴ Ｍ１，Ｍ２のソー
ス−ドレイン間がカットオフされて接続ノードＰ１がハ
イインピーダンスになり、抵抗Ｒ１からのリークで接続
ノードＰ１の電位はグランド電位に変化する（タイミン
グｔ１〜ｔ２）。

【００３７】次いで、電源電圧ＶＣＣが更に上昇して所
定電圧（２５Ｖ）に達すると、サージ電圧分配回路２２
に電流が流れて、パワーＭＯＳＦＥＴ Ｍ１，Ｍ２の接
続ノードＰ１の電圧Ｂはに電源電圧ＶＣＣよりツェナダ
イオードの逆方向電圧（２５Ｖ）分低い電圧となる（タ
イミングｔ２〜）。

【００３８】そして、電源電圧ＶＣＣが所定電圧からピ
ーク電圧（５０Ｖ）に達するタイミングｔ２〜ｔ３にお
いて接続ノードＰ１の電圧Ｂも比例して上昇し、ピーク
のタイミングにおいてピーク電圧の略半分の２５Ｖに達
する。

【００３９】同様に、電源電圧ＶＣＣがピーク電圧（５
０Ｖ）から所定電圧（２５Ｖ）に達するタイミングｔ３
〜ｔ４まで接続ノードＰ１の電圧Ｂも比例して下降し、
電源電圧ＶＣＣが所定電圧（２５Ｖ）に達するタイミン
グｔ４で接続ノードＰ１の電圧Ｂはグランド電位に戻さ
れる。

【００４０】つまり、上記のタイミングｔ２〜ｔ４の
間、一方のパワーＭＯＳＦＥＴ Ｍ１には２５Ｖの電圧
が印加され、他方のパワーＭＯＳＦＥＴ Ｍ２には０Ｖ
〜２５Ｖの電圧が印加されることになり、両方ともピー
ク電圧（５０Ｖ）の半分以上の電圧は印加されずに済ん
でいる。また、サージ電圧がピークとなるタイミングｔ
３には、両方のパワーＭＯＳＦＥＴ Ｍ１，Ｍ２にサー
ジパルスのピーク電圧（５０Ｖ）をほぼ均等に分割した
２５Ｖずつの電圧が印加される。

【００４１】次いで、電源電圧ＶＣＣが降下してサージ
検出電圧Ｃがローレベルに復帰されるまでは、サージ電
圧分配回路２２がオフ状態にされカットオフ回路２３の
みオン状態となるので接続ノードＰ１の電圧Ｂはグラン
ド電位に固定される（タイミングｔ４〜ｔ５）。

【００４２】その後、電源電圧ＶＣＣが降下してサージ
検出電圧Ｃ（Ｃ１〜Ｃ３）がローレベルに復帰される
と、カットオフ回路２３もオフ状態にされて、出力回路
２１は通常動作が可能な状態に復帰する。

【００４３】以上のように、この実施例のパワーアンプ
ＩＣ１によれば、電源電圧ＶＣＣにサージ電圧が発生し
てもその電圧は２個のパワーＭＯＳＦＥＴ Ｍ１，Ｍ２
に分配されるので、サージ電圧が１個のパワーＭＯＳＦ
ＥＴ Ｍ１に集中して印加される場合に比べて、パワー
ＭＯＳＦＥＴ Ｍ１，Ｍ２の個々の耐圧を低く設定する
ことが出来る。それゆえ、パワーＭＯＳＦＥＴ Ｍ１，
Ｍ２のオン抵抗も下げられ、アンプ回路２Ａ〜２Ｄの利
得を大きくすることが出来る。また、パワーＭＯＳＦＥ
Ｔ Ｍ１，Ｍ２の個々の耐圧を低く設定できることか
ら、素子サイズを小さくすることができ、それによって
半導体集積回路の小型化を図ることが出来る。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４５】例えば、本実施例ではトランジスタとして
２個のＮチャネルＭＯＳＦＥＴを用いた出力回路に本発
明を適用した場合を説明したが、バイポーラトランジス
タを用いたプッシュプル形出力回路にも適用することが
可能である。

【００４６】また、本発明を適用して好適なその他の実
施例の回路図である図４にも示すように、例えば３つ以
上のトランジスタＭ１０〜Ｍ１２を用いたハイファイ型
の出力回路２１Ａに対しても、上記実施例とほぼ同様
に、過大電圧（サージ電圧）を３段に分割する分配回路
２２Ａと、過大電圧の印加時に出力回路２１Ａの各トラ
ンジスタＭ１０〜Ｍ１２をカットオフさせるカットオフ
回路２３Ａを設け、各トランジスタＭ１０〜Ｍ１２に印
加させる電圧を低下させることで、個々のトランジスタ
Ｍ１０〜Ｍ１２の耐圧を上げることなく、全体の耐圧を
高めることが出来る。

【００４７】また、本発明を適用して好適なその他の実
施例の回路図である図５にも示すように、例えば、Ｐチ
ャネルのパワーＭＯＳＦＥＴ Ｍ２０とＮチャネルのパ
ワーＭＯＳＦＥＴ Ｍ２１とでプッシュプル動作を行う
出力回路２１Ｂに対しても、上記実施例とほぼ同様に、
過大電圧を２段に分割する分配回路２２Ｂと、過大電圧
の印加時に各パワーＭＯＳＦＥＴ Ｍ２０，Ｍ２１をカ
ットオフさせるカットオフ回路２３Ｂにより、過大電圧
を２分割して各トランジスタＭ２０，Ｍ２１に負担を割
り振ることで、全体の耐圧を低下させることなく、個々
のトランジスタＭ２０，Ｍ２１の耐圧を低くすることが
出来る。

【００４８】また、過大電圧を複数段に分割するサージ
電圧分配回路２２も、例えば、ツェナダイオードＺＤ１
〜ＺＤ３と制限抵抗Ｒ１とを図２とは逆に配置した構成
にすることも出来るし、また、通常時において分配回路
２２に全く電流が流れないようにするため、ノードＰ２
とグランド電位点との間に抵抗Ｒ１と直列に別のツェナ
ダイオードを挿入するようにしても良い。

【００４９】また、サージ電圧検出回路やカットオフ回
路は、実施例で具体的に示した構成に限られず、種々の
変形例があることは云うまでもない。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるカーオ
ーディオ用のパワーアンプＩＣについて説明したがこの
発明はそれに限定されるものでなく、例えばモータ用の
パワーアンプ、その他プッシュプル形の出力回路を有す
る半導体集積回路に広く利用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５２】すなわち、本発明に従うと、過大電圧に対
する保護機能を損なうことなく個々のトランジスタの耐
圧を低く設定することが出来るため、トランジスタのオ
ン抵抗も下げられ、利得を大きくすることが出来るとい
う効果がある。

【００５３】また、個々のトランジスタの耐圧を低く設
定できることから、半導体集積回路でこのアンプや保護
回路を構成する場合に、素子サイズを小さくすることが
でき、それによって半導体集積回路の小型化を図ること
が出来るという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なパワーアンプＩＣの実
施例を示す全体構成図である。

【図２】本実施例のアンプ回路とサージ検出回路との詳
細を示す回路図である。

【図３】サージ電圧の発生時において実施例のアンプや
その保護回路の各ノードに生じる電圧の時間変化を示す
タイムチャートである。

【図４】本発明を適用して好適な第２の実施例のアンプ
回路を示す回路図である。

【図５】本発明を適用して好適な第３の実施例のアンプ
回路を示す回路図である。

【符号の説明】

１ パワーアンプＩＣ ２Ａ〜２Ｄ アンプ回路 ５ プロテクタ回路 ２１ 増幅回路 ２２ サージ電圧分配回路（過大電圧分配手
段） ２３ カットオフ回路 ５１ サージ検出回路 ＶＣＣ 電源電圧 Ｍ１，Ｍ２ パワーＭＯＳＦＥＴ（トランジスタ） Ｐ１ 接続ノード ＺＤ１〜ＺＤ３ 過大電圧分配用のツェナダイオード Ｒ１ 過大電圧分配用の抵抗 Ｑ１，Ｑ２ カットオフ手段のスイッチ素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹下 律司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 家中 正憲 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内 Ｆターム(参考） 5J091 AA02 AA17 AA41 CA35 CA57 CA92 FA01 FP03 FP06 GP02 HA08 HA10 HA18 HA20 HA25 HA29 KA00 KA03 KA62 MA21 SA05 TA01 TA06

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧端子と第２の電源電圧端
   子との間に直列に接続された２個の出力トランジスタを
   含むプッシュプル形の出力回路を備えた半導体集積回路
   において、 電源電圧端子に印加された過大な電圧を検出するサージ
   検出回路と、サージ検出手段によって上記出力トランジ
   スタを高抵抗状態にするカットオフ手段と、電源電圧端
   子に過大な電圧が印加された場合に該過大電圧を分割し
   て上記２つの出力トランジスタに振り分ける過大電圧分
   配手段とを備えていることを特徴とするサージ保護回
   路。
2. 【請求項２】 上記過大電圧分配手段は、上記第１また
   は第２の電源電圧端子と出力端子との間に直列に接続さ
   れたツェナダイオードを備え、該ツェナダイオードによ
   りクランプされた電圧を対応する出力トランジスタに印
   加させることを特徴とする請求項１記載のサージ保護回
   路。
3. 【請求項３】 上記過大電圧分配手段は、第２または第
   １の電源電圧端子と出力端子との間に接続された抵抗を
   有し、該抵抗によって降下された電圧が対応する出力ト
   ランジスタに印加されることを特徴とする請求項２記載
   のサージ保護回路。
4. 【請求項４】 上記ツェナダイオードと抵抗は、上記２
   個の出力トランジスタに対して予め想定される過大電圧
   をほぼ均等に分割して印加することを特徴とする請求項
   １〜３の何れかに記載のサージ保護回路。
5. 【請求項５】 上記出力トランジスタはともにＮチャネ
   ルＭＯＳＦＥＴであることを特徴とする請求項１〜４の
   何れかに記載のサージ保護回路
6. 【請求項６】 上記カットオフ手段はバイポーラトラン
   ジスタからなることを特徴とする請求項１〜５の何れか
   に記載のサージ保護回路。
7. 【請求項７】 入力信号を増幅して出力するアンプと、
   請求項１〜６の何れかに記載のサージ保護回路とが１個
   の半導体基板上に形成されてなることを特徴とする半導
   体集積回路。