JP2015521408A

JP2015521408A - クラスＤ増幅器出力ステージにおけるオーバシュート電圧（ｏｖｅｒｓｈｏｏｔｖｏｌｔａｇｅ）グリッチ（ｇｌｉｔｃｈ）を抑制するための分割キャパシタスキーム

Info

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Abstract

クラスＤ電力増幅器が提供される。クラスＤ電力増幅器は、複数の出力トランジスタと、複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路と、少なくとも１つの出力トランジスタの電圧を制御するための少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路を有するクラスＤ駆動回路を含む。したがって、出力トランジスタのドレインノードとソースノードをわたる電圧（ＶＤＳ）と、ゲートノードとソースノードをわたる電圧（ＶＧＳ）と、ゲートノードとドレインノードをわたる電圧（ＶＧＤ）は、より少ない電力を消費し、およびより小さいダイ領域を使用する間、電力増幅器の信頼性を増すために低下される。

Description

関連出願の相互参照

[0001]本願は、「クラスＤ増幅器出力ステージにおけるオーバシュート電圧グリッチを抑制するための分割キャパシタスキーム」と題され、２０１２年５月２日付けで出願された米国仮出願番号６１／６４１，７９１の利益を主張し、その全体が、ここで参照により明確に組みこまれる。

[0002]本開示は、一般に電子回路に関し、より詳細には、クラスＤ増幅器内のオーバシュート電圧グリッチを抑制することに関する。

[0003]携帯用電子機器は、例えば、ビデオ、音楽、声、および他のマルチメディアを視聴する種々の機能を提供するために広く用いられる。これらの機能の音声部分を聞くために、音声増幅器は、音声を作成するためのスピーカを駆動するために用いられる。さらに、音声ソース信号タイプは、質と帯域幅を変更することができる。多種多様なソース信号タイプを提供することが、音声増幅器の設計の複雑さを増す可能性がある。

[0004]デバイスのサイズを最小に保ちながら、その様々な形式の音声を再生するための機能を持つ携帯用デバイスのユーザは断続的に増加している。デバイスのサイズを最小限にするために、製造者は概して、ディスクリートコンポーネントではなく特定用途向け集積回路（ＡＳＩＣ）に、増加する機能を組み込む。外部スピーカを駆動できるように音声信号を増幅するために、電力増幅器は、ソース信号の電力を増加できなければならない。

[0005]出力増幅器は通常、音声電力増幅器、電話線ドライバなどの種々のアプリケーションで使用される。出力増幅器は、クラスＡ、クラスＢ、クラスＡＢ、およびクラスＤなどの異なるクラスに分類され得る。クラスＡ、Ｂ、およびＡＢ増幅器は、線形領域で動作する線形増幅器である。クラスＤ増幅器は、三極管およびカットオフ領域で動作するスイッチモード増幅器である。その結果、クラスＤ増幅器は概して、線形増幅器よりさらに高い電力効果を実現することができる。

[0006]クラスＤ電力増幅器は、複数の出力トランジスタを含み得る。しかし、ＶＤＤとＶＳＳのリンギングが原因で、出力トランジスタのドレインノードとソースノードをわたる電圧（ＶＤＳ）、ゲートノードとソースノードをわたる電圧（ＶＧＳ）、ゲートノードとドレインノードをわたる電圧（ＶＧＤ）が非常に高いと、クラスＤ電力増幅器が信頼度を喪失する原因となり、結果的にデバイスの故障を引き起こす可能性がある。出力トランジスタのＶＤＳ、ＶＧＳ、およびＶＧＤを低減するための従来の解決策は、大きいダイ領域を使用する大きいキャパシタを有するフィルタバンク回路を用いることか、あるいは、大量の電力を消費する供給クランプの使用を採用することを含有する。したがって、必要とされるのは、より少ない電力を消費し、およびより小さいダイ領域を使用するクラスＤ増幅器である。

[0007]本開示の別の側面において、クラスＤ電力増幅器が提供される。クラスＤ電力増幅器は、複数の出力トランジスタと、複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路と、少なくとも１つの出力トランジスタの電圧を制御するための少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンクを含むクラスＤ回路を含む。

[0008]図１は、アクティブクランプ回路とアクティブクランプ回路に結合されたフィルタバンク回路を有するクラスＤパワー増幅器を示す図である。 [0009]図２Ａは、第１のタイプのフィルタバンク回路を示す図である。 [0010]図２Ｂは、第２のタイプのフィルタバンク回路を示す図である。 [0011]図３は、少なくとも１つのアクティブクランプ回路と少なくとも１つのクランプ回路に結合されたフィルタバンク回路を有するクラスＤパワー増幅器を示す図である。 [0012]図４は、クラスＤ増幅器内のオーバシュート電圧グリッチを抑制する方法のフローチャートである。 [0013]図５は、例示的な装置内の異なるモジュール／手段／コンポーネントの間のデータの流れを示す概念上のフロー図である。 [0014]図６は、処理システムを用いる装置へのハードウェアの実装の例を示す図である。

詳細な説明

[0015]添付の図面と照らし合わせて下記に明記する詳細な説明は、種々の構成の説明を意図しており、ここに記載された概念が実施され得る構成のみを提示することを意図するものではない。詳細な説明は、種々の概念の全体的な理解を提供する目的のための具体的な詳述を含む。しかし、これらの概念は、これらの具体的な詳述がなくても実施され得ることは、当業者にとって明白である。いくつかの例において、周知の構造およびコンポーネントは、こういった概念を不明確にすることをさけるために、ブロック図形式で示される。

[0016]電子回路の様々な側面が、種々の装置および方法を参照して下記に提示される。これらの装置および方法は、下記の詳細な説明に記載され、および種々のブロック、モジュール、コンポーネント、回路、ステップ、処理、アルゴリズム、など（まとめて「要素」と称される）によって添付の図面に示される。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組み合わせを用いて実施され得る。こういった要素が、ハードウェアまたはソフトウェアとして実装されるかどうかは、全体のシステムに課せられる特定のアプリケーションおよび設計の制約に依存する。

[0017]例として、要素、または要素の任意の部分、または要素の任意の組み合わせは、１つまたは複数のプロセッサを含む「処理システム」を用いて実施され得る。プロセッサの例は、この開示を通じて記載された種々の機能を実行するように構成されたマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、ステートマシーン、ゲート論理、ディスクリートハードウェア回路、および他の適切なハードウェアを含む。処理システム内の１つまたは複数のプロセッサは、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、または別の名称で称されようが、命令、命令のセット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行のスレッド、プロシージャ、機能などを意味するように広義に解釈される。

[0018]従って、１つまたは複数の例示的な実施例において、記載された機能が、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせに実装され得る。ソフトウェアに実装される場合、機能は、コンピュータ可読媒体に１つまた複数の命令またはコードとして記憶されるか、または符号化され得る。コンピュータ可読媒体は、コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセス可能な任意の入手可能な媒体であり得る。例として、限定ではなく、こういったコンピュータ可読媒体は、命令またはデータ構造の形式で望ましいプログラムコードを搬送または記憶するために用いられることが可能で、コンピュータによってアクセス可能なＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置、または他の磁気記憶デバイス、または任意の他の媒体を備えることができる。ディスク（disk）およびディスク（disc）は、ここで用いられるように、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびＢｌｕｅ−ｒａｙディスクを含み、そこで、ディスク（disk）が、通常データを磁気的に再生する一方で、ディスク（disc）は、レーザを用いて光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲内に含まれるべきである。

[0019]オンチップまたはプリント回路板（ＰＣＢ）経路からの寄生インダクタンスは、クラスＤ電力増幅器のＶＤＤバスおよびＶＳＳバスの両方でリンギングを引き起こす。リンギングが原因で、クラスＤ増幅器の出力ステージトランジスタは、過度の圧力が加えられる。例えば、４Ｏｈｍの負荷と高い出力を用いると、出力トランジスタのドレインノードとソースノード（ＶＤＳ）をわたる電圧、ゲートノードとソースノード（ＶＧＳ）をわたる電圧、ゲートノードとドレインノード（ＶＧＤ）をわたる電圧が非常に高くなるため、クラスＤ電力増幅器は信頼度を喪失する可能性がある。

[0020]寄生インダクタンスの問題は、寄生インダクタンスから生成されるオーバシュート電圧と同様に、制御するのが困難である。収縮デバイスの形状と対応する耐電圧を考慮する時に、この問題が大きくなる。したがって、本開示は、より低い電力を消費し、およびより小さいダイ領域を利用するクラスＤ増幅器内の寄生インダクタンスとオーバシュート電圧の問題に解決策を提供する。

[0021]図１は、アクティブクランプ回路とアクティブクランプ回路に結合されたフィルタバンク回路を持つクラスＤ電力増幅器を示す図１００である。図１を参照して、本開示の側面において、クラスＤ電力増幅器は、複数のトランジスタＭ９、Ｍ１０、Ｍ１１、およびＭ１２を有するクラスＤ駆動回路１０２を含み、ここにおいて、トランジスタＭ１０およびＭ１１は、出力トランジスタである。クラスＤ駆動回路１０２は、クラスＤカスコードドライバ(cascode driver)と呼ばれ得る。

[0022]１つまたは複数のアクティブクランプ回路は、クラスＤ駆動回路１０２に結合され得る。例えば、第１のアクティブクランプ回路１０４は、出力トランジスタＭ１１に結合され得、および第２のアクティブクランプ回路１０６は、出力トランジスタＭ１０に結合され得る。第１のアクティブクランプ回路１０４は、クラスＤ駆動回路１０２のＰカスコードデバイスに関するアクティブクランプ回路と称され得る。第２のアクティブクランプ回路１０６は、クラスＤ駆動回路１０２のＮカスコードデバイスに関するアクティブクランプ回路と称され得る。第１のアクティブクランプ回路１０４は、複数のトランジスタＭ１、Ｍ２、Ｍ３、およびＭ４を含み得る。第２のアクティブクランプ回路１０６は、複数のトランジスタＭ５、Ｍ６、Ｍ７、およびＭ８を含み得る。

[0023]さらに、１つまたは複数のフィルタバンク回路は、各アクティブクランプ回路に結合され得る。例えば、図１に示されるように、フィルタバンク回路１０８は、第２のアクティブクランプ回路１０６のトランジスタＭ７に結合され得る。図１において、唯一フィルタバンク回路１０８のみが示されているが、本開示は、第２のアクティブクランプ回路１０６のトランジスタＭ６と第１のアクティブクランプ回路１０４のトランジスタＭ２およびＭ３が、フィルタバンク回路１０８とそれぞれ結合されるのを可能にする。

[0024]図１を参照して、第１のアクティブクランプ回路１０４のトランジスタＭ６およびＭ７と、第２のアクティブクランプ回路１０６のトランジスタＭ２およびＭ３に関するバイアス電圧は、出力が切り替わる時に、任意の高周波グリッチを除去するために、フィルタバンク回路１０８（例えばＲＣフィルタバンク）を通過することになる。しかし、ＶＤＤとＶＳＳリンギングが原因で、出力トランジスタＭ１０およびＭ１１のドレインノードとソースノードをわたる電圧（ＶＤＳ）、ゲートノードとソースノードをわたる電圧（ＶＧＳ）、およびゲートノードとドレインノードをわたる電圧（ＶＧＤ）は、例えば、５Ｖを上回る可能性がある。これによって、信頼性を失うことになるか、または、デバイスを失うことにもなり得る。

[0025]出力トランジスタＭ１０とＭ１１のＶＤＳ、ＶＧＳ、およびＶＧＤを減らすために、フィルタバンク回路１０８のキャパシタ１１０は、チップ上のキャパシタを切り離す４００ｐＦである必要があるだろう。しかし、こういった大きいキャパシタを用いることは、より大きいダイ領域を必要とするはずである。代替として、電源クランプは、ＶＤＳ、ＶＧＳ、およびＶＧＤを減らすために用いられ得る。しかし、こういった解決方は、５０％以上の電力を消費する。

[0026]図２Ａは、第１のタイプのフィルタバンク回路を示す図２００である。図２Ｂは、第２のタイプのフィルタバンク回路を示す図である。図２Ａを参照して、フィルタバンク回路１０８は、図１に関連して記載されたフィルタバンク回路と同一のものである。フィルタバンク回路１０８において、フィルタバンクは、供給源（例えば、ＶＳＳまたはＶＳＳＰＡ）の片側に向けて配置される。これによって、ノードＡ（図２Ａのフィルタバンク回路１０８を参照）は、差動(differential)グリッチを被ることになる。したがって、フィルタバンク回路１０８と結合されたアクティブクランプ回路は、異なる出力状態に関する一定でないオーバストレス電圧を経験する。

[0027]図２Ｂのフィルタバンク回路２０８において、２つの分割キャパシタがフィルタバンク回路内で用いられる。特に、第１のキャパシタ２１２は、ＶＤＤとノードＢの間に接続され、第２のキャパシタ２１０は、ＶＳＳとノードＢの間に接続される。フィルタバンク回路内の２つの分割キャパシタを用いることによって、出力トランジスタＭ１０とＭ１１のＶＤＳ、ＶＧＳ、ＶＧＤは、１つのキャパシタを用いる図２Ａのフィルタバンク回路より低い電力および小さいダイ領域を消費する間減じられ得る。フィルタバンク回路２０８のノードＢは、フィルタバンク回路１０８のノードＡと比較して、ＶＤＤとＶＳＳの間の差動揺れのおよそ半分を見込む。結果として、安定したノードＢは、オーバストレス電圧は十分に減じられるために狭い範囲内で出力トランジスタＭ１０とＭ１１のゲート電圧を保持する。

[0028]図３は、少なくとも１つのアクティブクランプ回路と少なくとも１つのクランプ回路に結合されたフィルタバンク回路を有するクラスＤ電力増幅器を示す図３００である。図３を参照して、本開示の側面において、クラスＤ電力増幅器は、複数のトランジスタＭ９、Ｍ１０、Ｍ１１、およびＭ１２を有するクラスＤ駆動回路３０２を含み、ここにおいて、トランジスタＭ１０およびＭ１１は、出力トランジスタである。１つまたは複数のアクティブクランプ回路が、クラスＤ駆動回路３０２に結合され得る。例えば、第１のアクティブクランプ回路３０４は、出力トランジスタＭ１１に結合され得、第２のアクティブクランプ回路３０６は、出力トランジスタＭ１０に結合され得る。第１のアクティブクランプ回路３０４は、複数のトランジスタＭ１、Ｍ２、Ｍ３、およびＭ４を含み得る。第２のアクティブクランプ回路３０６は、複数のトランジスタＭ５、Ｍ６、Ｍ７、およびＭ８を含み得る。

[0029]さらに、１つまたは複数のフィルタバンク回路２０８は、出力トランジスタＭ１０およびＭ１１の電圧を制御するために、各アクティブクランプ回路に結合され得る。図３のフィルタバンク回路２０８は、図２に関連して記載されたフィルタバンク回路２０８と同一のものである。図３に示されたように、フィルタバンク回路２０８は、第２のアクティブクランプ回路３０６のトランジスタＭ７に結合され得る。図３において、唯一フィルタバンク回路２０８のみが示されているが、本開示は、第２のアクティブクランプ回路３０６のトランジスタＭ６と第１のアクティブクランプ回路３０４のトランジスタＭ２およびＭ３が、フィルタバンク回路２０８とそれぞれ結合されるのを可能にする。例えば、第１のフィルタバンク回路２０８は、トランジスタＭ２のゲートノードに結合され得、第２のフィルタバンク回路２０８は、トランジスタＭ３のゲートノードに結合され得、第３のフィルタバンク回路２０８は、トランジスタＭ６のゲートノードに結合され得、および第４のフィルタバンク回路はトランジスタＭ７のゲートノードに結合され得る。

[0030]ある側面において、フィルタバンク回路２０８は、出力トランジスタの電圧を制御するためのアクティブクランプ回路の電圧を安定させる。クラスＤ駆動回路３０２の出力トランジスタＭ１０およびＭ１１のうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備える。第１のアクティブクランプ回路３０４は、クランピングトランジスタＭ２およびＭ３を備え得る。第２のアクティブクランプ回路３０６は、クランピングトランジスタＭ６およびＭ７を備え得る。クランピングトランジスタＭ２、Ｍ３、Ｍ６、Ｍ７のうちのそれぞれは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、クランピングトランジスタソースノードを備える。クランピングトランジスタＭ２およびＭ３のソースノードは、出力トランジスタＭ１１のゲートノードに結合され得る。同様に、クランピングトランジスタＭ６およびＭ７のソースノードは、出力トランジスタＭ１０のゲートノードに結合され得る。

[0031]フィルタバンク回路２０８は、クランピングトランジスタ（Ｍ２、Ｍ３、Ｍ６、Ｍ７）のクランピングトランジスタゲートノードに結合され得る。フィルタバンク回路は、クラスＤ駆動回路３０２の出力トランジスタＭ１０またはＭ１１のゲートノードにおける電圧を制御するためのクランピングトランジスタゲートノードにおける電圧を安定させる。出力トランジスタＭ１０、Ｍ１１のゲートノードにおける制御された電圧は、１）出力トランジスタのゲートノードとソースノードをわたる電圧（ＶＧＳ）、２）出力トランジスタのゲートノードとドレインノードをわたる電圧をわたる電圧（ＶＧＤ）または、３）出力トランジスタのドレインノードとソースノードをわたる電圧（ＶＤＳ）のうちの少なくとも１つを低下させる。

[0032]ある側面において、フィルタバンク回路は、第１のノードと第２のノードを有する第１のキャパシタ２１２と第１のノードと第２のノードを有する第２のキャパシタ２１０を備える。第１のキャパシタ２１２の第１のノードは、クラスＤ電力増幅器の供給電圧に結合される。第１のキャパシタの第２のノードは、第２のキャパシタ２１０の第１のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタ２１０の第１のノードは、第１のキャパシタ２１２の第２のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタ２１０の第２のノードは、グラウンドノードに結合される。

[0033]下記の表１は、分割キャパシタ（図３）を有するフィルタバンクを用いるクラスＤ電力増幅器のシミュレートされたオーバストレス電圧を示す。表１において、出力トランジスタＭ１１の電圧は、出力トランジスタＭ１０より多く被り得るように示されている。表記のとおり、オーバストレス電圧は、分割キャパシタを持たないフィルタバンク回路を用いるクラスＤ電力増幅器のオーバストレス電圧と比較すると、ほぼ１．３Ｖ削減される。

[0034]さらに、分割キャパシタを使用する図３のフィルタバンク回路を用いることがキャパシタミスマッチに過度に敏感になることはない。下記の表３は、キャパシタ内に１０％のミスマッチがあっても、そのミスマッチは、たった３−４％を超えるオーバシュート電圧を引き起こすだけであることを示している。

[0035]図４は、クラスＤ増幅器内のオーバシュート電圧グリッチを抑制する方法のフローチャート４００である。クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含む。この方法はクラスＤ増幅器によって行われる。ステップ４０２において、クラスＤ増幅器は、複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、クラスＤ駆動回路の電圧を規制する。したがって、ステップ４０４において、クラスＤ増幅器は、少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、少なくとも１つの出力トランジスタの電圧を制御する。少なくとも１つの出力トランジスタの電圧は、少なくとも１つのフィルタバンク回路を有する少なくとも１つのアクティブクランプ回路の電圧を安定させることによって制御され得る。

[0036]クラスＤ駆動回路の複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを含む。少なくとも１つのアクティブクランプ回路は少なくとも１つのクランピングトランジスタを含む。少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備える。少なくとも１つの出力トランジスタの電圧は、クランピングトランジスタゲートノードに結合された少なくとも１つのフィルタバンク回路に基づいて、少なくとも１つの出力トランジスタのゲートノードにおける電圧を制御することによって制御され得、そこにおいて、少なくとも１つのフィルタバンク回路は、クランピングトランジスタゲートノードにおける電圧を安定させる。

[0037]ある側面において、少なくとも１つの出力トランジスタのゲートノードにおける制御された電圧は、少なくとも１つの出力トランジスタのゲートノードとソースノードをわたる電圧、少なくとも１つの出力トランジスタのゲートノードとドレインノードをわたる電圧、または少なくとも１つの出力トランジスタのドレインノードとソースノードをわたる電圧の少なくとも１つを低下させる。

[0038]さらなる側面において、少なくとも１つのフィルタバンク回路は、第１のノードと第２のノードを有する第１のキャパシタと第１のノードと第２のノードを有する第２のキャパシタを含む。第１のキャパシタの第１のノードは、クラスＤ電力増幅器の供給電圧に結合される。第１のキャパシタの第２のノードは、第２のキャパシタの第１のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタの第１のノードは、第１のキャパシタの第２のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタの第２のノードは、グラウンドノードに結合される。

[0039]別の側面において、クラスＤ駆動回路の複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを含む。さらに、少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を含む。第１のアクティブクランプ回路は、第１の出力トランジスタに結合され、および第２のアクティブクランプ回路は、第２の出力トランジスタに結合される。

[0040]第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを含む。第１のクランピングトランジスタのソースノードと第２のクランピングトランジスタのソースノードは、第１の出力トランジスタのゲートノードに結合される。第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを含む。第３のクランピングトランジスタのソースノードと第４のクランピングトランジスタのソースノードは第２の出力トランジスタのゲートノードに結合される。

[0041]
[0042]さらなる側面において、少なくとも１つのフィルタバンク回路は、第１のクランピングトランジスタのゲートノードに結合された第１のフィルタバンク回路を含む。第２のフィルタバンク回路は、第２のクランピングトランジスタのゲートノードに結合される。第３のフィルタバンク回路は、第３のクランピングトランジスタのゲートノードに結合される。第４のフィルタバンク回路は、第４のクランピングトランジスタのゲートノードに結合される。

[0043]図５は、例示的な装置５０２内の異なるモジュール／手段／コンポーネントの間のデータフローを示す概念上のデータフロー図である。装置は、複数の出力トランジスタを有するクラスＤ増幅器であり得る。装置は、入力を受信する入力モジュール５０４、クラスＤ駆動回路電圧規制モジュール５０６、出力トランジスタ電圧制御モジュール５０８、および出力を送信する出力モジュール５１０を含む。

[0044]クラスＤ駆動回路電圧規制モジュール５０６は、複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、クラスＤ駆動回路の電圧を規制する。したがって、出力トランジスタ電圧制御モジュール５０８は、少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、少なくとも１つの出力トランジスタの電圧を制御する。少なくとも１つの出力トランジスタの電圧は、少なくとも１つのフィルタバンク回路を有する少なくとも１つのアクティブクランプ回路の電圧を安定させることによって制御され得る。

[0045]クラスＤ駆動回路の複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを含む。少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを含む。少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備える。少なくとも１つの出力トランジスタの電圧は、クランピングトランジスタゲートノードに結合された少なくとも１つのフィルタバンク回路に基づいて、少なくとも１つの出力トランジスタのゲートノードにおける電圧を制御することによって制御され得、そこにおいて、少なくとも１つのフィルタバンク回路が、クランピングトランジスタゲートノードにおける電圧を安定させる。

[0046]ある側面において、少なくとも１つの出力トランジスタのゲートノードにおける制御された電圧は、少なくとも１つの出力トランジスタのゲートノードとソースノードをわたる電圧、少なくとも１つの出力トランジスタのゲートノードとドレインノードをわたる電圧、または少なくとも１つの出力トランジスタのドレインノードとソースノードをわたる電圧の少なくとも１つを低下させる。

[0047]さらなる側面において、少なくとも１つのフィルタバンク回路は、第１のノードと第２のノードを有する第１のキャパシタと、第１のノードと第２のノードを有する第２のキャパシタを含む。第１のキャパシタの第１のノードは、クラスＤ電力増幅器の供給電圧に結合される。第１のキャパシタの第２のノードは、第２のキャパシタの第１のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタの第１のノードは、第１のキャパシタの第２のノードとクランピングトランジスタゲートノードに結合される。第２のキャパシタの第２のノードは、グラウンドノードに結合される。

[0048]別の側面において、クラスＤ駆動回路の複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを含む。さらに、少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を含む。第１のアクティブクランプ回路は第１の出力トランジスタに結合され、および第２のアクティブクランプ回路は第２の出力トランジスタに結合される。

[0049]第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを含む。第１のクランピングトランジスタのソースノードと第２のクランピングトランジスタのソースノードは、第１の出力トランジスタのゲートノードに結合される。第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを含む。第３のクランピングトランジスタのソースノードと第４のクランピングトランジスタのソースノードは、第２の出力トランジスタのゲートノードに結合される。

[0050]さらになる側面において、少なくとも１つのフィルタバンク回路は、第１のクランピングトランジスタのゲートノードに結合された第１のフィルタバンク回路を含む。第２のフィルタバンク回路は、第２のクランピングトランジスタのゲートノードに結合される。第３のフィルタバンク回路は、第３のクランピングトランジスタのゲートノードに結合される。第４のフィルタバンク回路は、第４のクランピングトランジスタのゲートノードに結合される。

[0051]装置は、図４の前述のフローチャート内のアルゴリズムのステップのうちのそれぞれを実行する追加のモジュールを含み得る。このように、図４の前述のフローチャート内の各ステップは、モジュールによって実行され得、および装置は、それらのモジュールのうちの１つまたは複数を含み得る。モジュールは、既定されたプロセス／アルゴリズムを行うように特に構成され、既定されたプロセス／アルゴリズムを実行するように構成されたプロセッサによって実装され、プロセッサまたはそれらのいくつかの組み合わせによる実施のためにコンピュータ可読媒体内に格納される１つまたは複数のハードウェアコンポーネントであり得る。

[0052]図６は、処理システム６１４を利用する装置５０２´に関するハードウェア実装の例を示す図６００である。処理システム６１４は、一般にバス６２４によって表されたバスアーキテクチャと共に実装され得る。バス６２４は、処理システム６１４の特定のアプリケーションと全体の設計の制約に依存して、いくつかの相互接続バスおよびブリッジを含み得る。バス６２４は、プロセッサ６０４、モジュール５０４、５０６、５０８、５１０、およびコンピュータ可読媒体６０６によって表される１つまたは複数のプロセッサおよび／またはハードウェアモジュールを含む種々の回路を共に連結する。バス６２４は、タイミングソース、周辺装置、電圧レギュレータ、および電力管理回路のような種々の他の回路を同様に連結し得、それは、当技術分野において周知であり、それ故に、これ以上記載されない。

[0053]処理システム６１４は、コンピュータ可読媒体６０６に結合されたプロセッサ６０４を含む。プロセッサ６０４は、コンピュータ可読媒体６０６に格納されたソフトウェアの実行を含む一般的な処理を担う。ソフトウェアは、プロセッサ６０４によって実行されるとき、処理システム６１４に任意の特定の装置に関する上述された種々の機能を実行させる。コンピュータ可読媒体６０６はまた、ソフトウェアを実行するときに、プロセッサ６０４によって操作されるデータを格納するために用いられ得る。処理システムは、モジュール５０４、５０６、５０８、および５１０のうちの少なくとも１つをさらに含む。モジュールは、コンピュータ可読媒体６０６、に常駐／格納されたプロセッサ６０４において稼働するソフトウェアモジュール、プロセッサ６０４に結合された１つまたは複数のハードウェアモジュール、またはそれらのいくつかの組み合わせであり得る。

[0054]ある構成において、複数の出力トランジスタを有するクラスＤ増幅器内のオーバシュート電圧グリッチを抑制するための装置５０２／５０２´は、複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいてクラスＤ駆動回路の電圧を規制するための手段と、少なくとも１つアクティブクランプ回路に結合された少なくとも１つフィルタバンク回路に基づいて少なくとも１つの出力トランジスタの電圧を制御するための手段を含む。前述の手段は、前述の手段によって説明された機能を実行するように構成された装置５０２の１つまたは複数の前述のモジュールおよび／または装置５０２´の処理システム６１４であり得る。

[0055]開示された処理におけるステップの特定の順序または階層は、例示的なアプロ−チの例であることが理解される。設計の選択に基づいて、処理におけるステップの特定の順序または階層が再構成され得ることが理解される。さらに、いくつかのステップは、組み合わされるか、または省略され得る。添付の方法は、サンプルの順序で種々のステップの現在の要素を請求し、および提示された特定の順序または階層に限定されることを意味するものではない。

[0056]前の説明は、当業者が、ここに記載された種々の側面を実施するのを可能にするために提供される。これらの側面に対する種々の変更は、当業者にとって容易に明らかであり、ここで定義された包括的な原則は、他の側面に適用され得る。したがって、請求項は、ここで示された側面に限定されることを意図していないが、言語請求項と一致する十分な範囲を付与されるべきであり、ここにおいて、単数で記載された要素への言及は、特に明言されない限り、「１つおよびたった１つ」を意味することを意図しているわけではなく、むしろ、「１つまたは複数の」を意味している。特にそれ以外に明言されない限り、用語「いくつかの」は、「１つまたは複数の」を指す。当業者に周知であるか、または後に知られることになる本開示を通じて記載された種々の側面の要素に対する全ての構造上および機能上の等価物は、参照によりここに明確に組み込まれ、および請求項によって包括的に含まれることが意図される。さらに、こういった開示が請求項で明示的に説明されるかどうかにかかわらず、公衆に献じられるためにここで開示されたものではない。請求項は、要素が、フレーズ「するための手段」を用いて明確に説明されない限り、ミーンズプラスファンクションとして解釈されることはない。

Claims

クラスＤ電力増幅器であって、
複数の出力トランジスタを有するクラスＤ駆動回路と、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路と、
前記少なくとも１つの出力トランジスタの電圧を制御するための前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路、
を備える、クラスＤ電力増幅器。
前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記電圧を制御するための前記少なくとも１つのアクティブクランプ回路の電圧を安定させる、請求項１に記載のクラスＤ電力増幅器。
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードに結合され、
ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御するための前記クランピングトランジスタゲートノードにおける電圧を安定させる、
請求項１に記載のクラスＤ電力増幅器。
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、請求項３に記載のクラスＤ電力増幅器。
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、請求項３に記載のクラスＤ電力増幅器。
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、請求項５に記載のクラスＤ電力増幅器。
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、請求項６に記載のクラスＤ電力増幅器。
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、請求項７のクラスＤ電力増幅器。
クラスＤ増幅器内のオーバシュート電圧グリッチを抑制する方法であって、前記クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含み、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、前記クラスＤ駆動回路の電圧を規制することと、
前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの電圧を制御すること、を備える方法。
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記少なくとも１つのフィルタバンク回路を有する前記少なくとも１つのアクティブクランプ回路の前記電圧を安定させることを備える、請求項９に記載の方法。
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記クランピングトランジスタゲートノードに結合された前記少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御することを備え、ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードにおける電圧を安定させる、請求項９に記載の方法。
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、請求項１１に記載の方法。
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、請求項１１に記載の方法。
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、請求項１３に記載の方法。
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、請求項１４に記載の方法。
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、請求項１５に記載の方法。
クラスＤ増幅器内のオーバシュート電圧グリッチを抑制するための装置であって、前記クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含み、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、前記クラスＤ駆動回路の電圧を規制するための手段と、
前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの電圧を制御するための手段、を備える装置。
前記少なくとも１つの出力トランジスタの前記電圧を前記制御するための前記手段は、前記少なくとも１つのフィルタバンク回路を有する前記少なくとも１つのアクティブクランプ回路の前記電圧を安定させるように構成される、請求項１７に記載の装置。
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つの出力トランジスタの前記電圧を制御するための前記手段は、前記クランピングトランジスタゲートノードに結合された前記少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御するように構成され、ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードにおける電圧を安定させる、請求項１７に記載の装置。
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、請求項１９に記載の装置。
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、および
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、請求項１９に記載の装置。
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、請求項２１に記載の装置。
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、請求項２２に記載の装置。
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、請求項２３に記載の装置。