JP2015521408A5

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Publication number: JP2015521408A5
Application number: JP2015510291A
Authority: JP
Filing date: 2013-04-08
Publication date: 2016-05-12
Anticipated expiration: 2033-04-08

Description

[0056]前の説明は、当業者が、ここに記載された種々の側面を実施するのを可能にするために提供される。これらの側面に対する種々の変更は、当業者にとって容易に明らかであり、ここで定義された包括的な原則は、他の側面に適用され得る。したがって、請求項は、ここで示された側面に限定されることを意図していないが、言語請求項と一致する十分な範囲を付与されるべきであり、ここにおいて、単数で記載された要素への言及は、特に明言されない限り、「１つおよびたった１つ」を意味することを意図しているわけではなく、むしろ、「１つまたは複数の」を意味している。特にそれ以外に明言されない限り、用語「いくつかの」は、「１つまたは複数の」を指す。当業者に周知であるか、または後に知られることになる本開示を通じて記載された種々の側面の要素に対する全ての構造上および機能上の等価物は、参照によりここに明確に組み込まれ、および請求項によって包括的に含まれることが意図される。さらに、こういった開示が請求項で明示的に説明されるかどうかにかかわらず、公衆に献じられるためにここで開示されたものではない。請求項は、要素が、フレーズ「するための手段」を用いて明確に説明されない限り、ミーンズプラスファンクションとして解釈されることはない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]
クラスＤ電力増幅器であって、
複数の出力トランジスタを有するクラスＤ駆動回路と、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路と、
前記少なくとも１つの出力トランジスタの電圧を制御するための前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路、
を備える、クラスＤ電力増幅器。
[Ｃ２]
前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記電圧を制御するための前記少なくとも１つのアクティブクランプ回路の電圧を安定させる、Ｃ１に記載のクラスＤ電力増幅器。
[Ｃ３]
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードに結合され、
ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御するための前記クランピングトランジスタゲートノードにおける電圧を安定させる、
Ｃ１に記載のクラスＤ電力増幅器。
[Ｃ４]
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、Ｃ３に記載のクラスＤ電力増幅器。
[Ｃ５]
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、Ｃ３に記載のクラスＤ電力増幅器。
[Ｃ６]
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、Ｃ５に記載のクラスＤ電力増幅器。
[Ｃ７]
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、Ｃ６に記載のクラスＤ電力増幅器。
[Ｃ８]
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、Ｃ７のクラスＤ電力増幅器。
[Ｃ９]
クラスＤ増幅器内のオーバシュート電圧グリッチを抑制する方法であって、前記クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含み、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、前記クラスＤ駆動回路の電圧を規制することと、
前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの電圧を制御すること、を備える方法。
[Ｃ１０]
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記少なくとも１つのフィルタバンク回路を有する前記少なくとも１つのアクティブクランプ回路の前記電圧を安定させることを備える、Ｃ９に記載の方法。
[Ｃ１１]
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記クランピングトランジスタゲートノードに結合された前記少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御することを備え、ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードにおける電圧を安定させる、Ｃ９に記載の方法。
[Ｃ１２]
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、Ｃ１１に記載の方法。
[Ｃ１３]
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、Ｃ１１に記載の方法。
[Ｃ１４]
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、Ｃ１３に記載の方法。
[Ｃ１５]
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、Ｃ１４に記載の方法。
[Ｃ１６]
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、Ｃ１５に記載の方法。
[Ｃ１７]
クラスＤ増幅器内のオーバシュート電圧グリッチを抑制するための装置であって、前記クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含み、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、前記クラスＤ駆動回路の電圧を規制するための手段と、
前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの電圧を制御するための手段、を備える装置。
[Ｃ１８]
前記少なくとも１つの出力トランジスタの前記電圧を前記制御するための前記手段は、前記少なくとも１つのフィルタバンク回路を有する前記少なくとも１つのアクティブクランプ回路の前記電圧を安定させるように構成される、Ｃ１７に記載の装置。
[Ｃ１９]
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
前記少なくとも１つのアクティブクランプ回路は、少なくとも１つのクランピングトランジスタを備え、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタゲートノード、クランピングトランジスタドレインノード、およびクランピングトランジスタソースノードを備え、
前記少なくとも１つの出力トランジスタの前記電圧を制御するための前記手段は、前記クランピングトランジスタゲートノードに結合された前記少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御するように構成され、ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記クランピングトランジスタゲートノードにおける電圧を安定させる、Ｃ１７に記載の装置。
[Ｃ２０]
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、Ｃ１９に記載の装置。
[Ｃ２１]
前記少なくとも１つのフィルタバンク回路は、
第１のノードと第２のノードを有する第１のキャパシタと、
第１のノードと第２のノードを有する第２のキャパシタを備え、
前記第１のキャパシタの前記第１のノードは、前記クラスＤ電力増幅器の供給電圧に結合され、
前記第１のキャパシタの前記第２のノードは、前記第２のキャパシタの前記第１のノードと前記クランピングトランジスタゲートノードに結合され、
前記第２のキャパシタの前記第１のノードは、前記第１のキャパシタの前記第２のノードと前記クランピングトランジスタゲートノードに結合され、および
前記第２のキャパシタの前記第２のノードは、グラウンドノードに結合される、Ｃ１９に記載の装置。
[Ｃ２２]
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、Ｃ２１に記載の装置。
[Ｃ２３]
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、Ｃ２２に記載の装置。
[Ｃ２４]
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、Ｃ２３に記載の装置。

Claims

クラスＤ電力増幅器であって、
複数の出力トランジスタを有するクラスＤ駆動回路と、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路と、
前記少なくとも１つの出力トランジスタの電圧を制御するための前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路、
を備え、
ここにおいて、前記少なくとも１つのアクティブクランプ回路は少なくとも１つのクランピングトランジスタを含む、
ここにおいて、前記少なくとも１つのフィルタバンク回路は、第１のノードと第２のノードを有する第１のキャパシタと第１のノードと第２のノードを有する第２のキャパシタを含む、
ここにおいて、前記第１のキャパシタの前記第１のノードは、前記クラスＤ駆動回路の供給電圧に結合され、前記第１のキャパシタの前記第２のノードと前記第２のキャパシタの前記第１のノードは相互におよび前記少なくとも１つのクランピングトランジスタのゲートノードに結合され、および前記第２のキャパシタの前記第２のノードはグラウンドノードに結合される、
前記クラスＤ電力増幅器。
前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記電圧を制御するための前記少なくとも１つのアクティブクランプ回路の電圧を安定させる、請求項１に記載のクラスＤ電力増幅器。
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
ここにおいて、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタドレインノードおよびクランピングトランジスタソースノードをさらに備え、
ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御するための前記少なくとも１つのクランピングトランジスタの前記ゲートノードにおける電圧を安定させる、
請求項１に記載のクラスＤ電力増幅器。
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、請求項３に記載のクラスＤ電力増幅器。
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、請求項１に記載のクラスＤ電力増幅器。
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、請求項５に記載のクラスＤ電力増幅器。
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備え、請求項６に記載のクラスＤ電力増幅器。
クラスＤ増幅器内のオーバシュート電圧グリッチを抑制する方法であって、前記クラスＤ増幅器は、複数の出力トランジスタを有するクラスＤ駆動回路を含み、
前記複数の出力トランジスタのうちの少なくとも１つの出力トランジスタに結合された少なくとも１つのアクティブクランプ回路に基づいて、前記クラスＤ駆動回路の電圧を規制することと、
前記少なくとも１つのアクティブクランプ回路に結合された少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの電圧を制御すること、を備え、
ここにおいて、前記少なくとも１つのアクティブクランプ回路は少なくとも１つのクランピングトランジスタを含む、
ここにおいて、前記少なくとも１つのフィルタバンク回路は、第１のノードと第２のノードを有する第１のキャパシタと第１のノードと第２のノードを有する第２のキャパシタを含む、
ここにおいて、前記第１のキャパシタの前記第１のノードは、前記クラスＤ駆動回路の供給電圧に結合され、前記第１のキャパシタの前記第２のノードと前記第２のキャパシタの前記第１のノードは相互におよび前記少なくとも１つのクランピングトランジスタのゲートノードに結合され、および前記第２のキャパシタの前記第２のノードはグラウンドノードに結合される、
方法。
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記少なくとも１つのフィルタバンク回路を有する前記少なくとも１つのアクティブクランプ回路の前記電圧を安定させることを備える、請求項８に記載の方法。
前記クラスＤ駆動回路の前記複数の出力トランジスタのうちのそれぞれは、ゲートノード、ドレインノード、およびソースノードを備え、
ここにおいて、前記少なくとも１つのクランピングトランジスタは、クランピングトランジスタドレインノードおよびクランピングトランジスタソースノードをさらに備え、
前記少なくとも１つの出力トランジスタの前記電圧を前記制御することは、前記少なくとも１つのクランピングトランジスタの前記ゲートノードに結合された前記少なくとも１つのフィルタバンク回路に基づいて、前記少なくとも１つの出力トランジスタの前記ゲートノードにおける電圧を制御することを備え、ここにおいて、前記少なくとも１つのフィルタバンク回路は、前記少なくとも１つのクランピングトランジスタの前記ゲートノードにおける電圧を安定させる、請求項８に記載の方法。
前記少なくとも１つの出力トランジスタの前記ゲートノードにおける前記制御された電圧は、
前記少なくとも１つの出力トランジスタの前記ゲートノードとソースノードをわたる電圧、
前記少なくとも１つの出力トランジスタの前記ゲートノードとドレインノードをわたる電圧、または
前記少なくとも１つの出力トランジスタの前記ドレインノードとソースノードをわたる電圧、
のうちの少なくとも１つを低下させる、請求項１０に記載の方法。
前記クラスＤ駆動回路の前記複数の出力トランジスタは、第１の出力トランジスタと第２の出力トランジスタを備え、
前記少なくとも１つのアクティブクランプ回路は、第１のアクティブクランプ回路と第２のアクティブクランプ回路を備え、前記第１のアクティブクランプ回路は、前記第１の出力トランジスタに結合され、および前記第２のアクティブクランプ回路は、前記第２の出力トランジスタに結合される、請求項８に記載の方法。
前記第１のアクティブクランプ回路は、第１のクランピングトランジスタと第２のクランピングトランジスタを備え、前記第１のクランピングトランジスタの前記ソースノードと前記第２のクランピングトランジスタの前記ソースノードは、前記第１の出力トランジスタの前記ゲートノードに結合され、
前記第２のアクティブクランプ回路は、第３のクランピングトランジスタと第４のクランピングトランジスタを備え、前記第３のクランピングトランジスタの前記ソースノードと前記第４のクランピングトランジスタの前記ソースノードは、前記第２の出力トランジスタの前記ゲートノードに結合される、請求項１２に記載の方法。
前記少なくとも１つのフィルタバンク回路は、
前記第１のクランピングトランジスタの前記ゲートノードに結合された第１のフィルタバンク回路と、
前記第２のクランピングトランジスタの前記ゲートノードに結合された第２のフィルタバンク回路と、
前記第３のクランピングトランジスタの前記ゲートノードに結合された第３のフィルタバンク回路と、
前記第４のクランピングトランジスタの前記ゲートノードに結合された第４のフィルタバンク回路、を備える、請求項１３に記載の方法。