JP2001036012A - 半導体装置、およびこれを用いた回線インターフェイス装置および情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】モノリシック化した高耐圧アイソレータ及びこ
れを応用したモデム等のモノリシック回線インターフェ
イス回路，小型で経済的なモデム装置及び通信装置を実
現する。 【解決手段】主な解決手段を以下に示す。 （１）ウェハ上に、ドライバを含む入力回路、レシーバ
を含む出力回路とを配置し、（２）ドライバを含む入力
回路とレシーバを含む出力回路とを多重の絶縁帯で領域
絶縁し、（３）配線層間膜を利用して領域間を架橋する
ように高耐圧結合容量を形成してアイソレータを、ま
た、（４）複数のアイソレータとＡＦＥなどの回路を一
体化して回線インターフェイス回路ＩＣを、（５）これ
を用いてモデム装置や通信装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関わ
り、特に半導体ウェハ上に形成した高耐圧のキャパシタ
である高耐圧結合容量を用いて入力側と出力側を電気的
に絶縁しつつ電気信号を伝達するアイソレータ（あるい
はアイソレータ、あるいは絶縁アンプ。以下、アイソレ
ータと称す）、アイソレータを内蔵する半導体装置、こ
れらの半導体装置を用いた回路、特にモデム装置等の回
線インターフェイス回路の半導体装置、及び、これらを
用いた通信装置に関する。

【０００２】

【従来の技術】通信分野では、公共性の高いネットワー
ク設備，端末及び操作者の保護のために、ネットワーク
と端末の境界（以下、回線インターフェイスと称す）に
高い絶縁性を要求しており、従来から絶縁性の高い通信
用の小型トランスが使われてきた。

【０００３】また、計測，医療などの用途では、センサ
と信号処理回路など、信号検出部分と信号処理部分とを
絶縁する必要がある場合があり、アイソレータは、この
ような場合に、絶縁分離手段として知られている。

【０００４】絶縁トランスやアイソレータは、取扱者や
機器を感電事故から守るために設けるもので、想定して
いるのは事故による配電線等との接触，送電線からの誘
導電圧，雷サージ等で、例えば、１０ｍＶ〜１００ｍＶ
の信号を伝達する時に、百Ｖ〜数千Ｖに達する商用電源
電圧のコモンモード電圧が加わるが、アイソレータはこ
れらの商用電圧を遮断しつつ信号を伝達することができ
る。

【０００５】絶縁トランスは、磁芯と絶縁した巻き線を
用いることから、小型化，軽量化などに限界があり、小
型な用途では近年ではアイソレータが利用されている。

【０００６】アイソレータには、小型のパルストランス
を用いたトランス型，発光素子と受光素子を用いたオプ
トアイソレータ型、及び高耐圧の容量を用いた容量性ア
イソレータ型があり、形態としては個別部品を用いた集
積回路素子外観のモジュールになっている。

【０００７】なかでも、容量性アイソレータは、構造が
簡単なために、小型化，高信頼化，低価格化にむいた方
式で１９７０年代から使われている。

【０００８】容量性アイソレータにおいて、高耐圧の容
量を通じて信号を伝送する際の伝送方式には、入力信号
の種類によりアナログ方式とデジタル方式とがあり、さ
まざまな方法が提案されて実用になっている。

【０００９】

【発明が解決しようとする課題】個人用端末の普及発展
に伴い、可搬端末には更なる小型化及び低価格化が要求
されて、これらに部品として使用する半導体装置の小型
化，低価格化も同様に要求されているが、上記したアイ
ソレータは、既にモノリシックＩＣ化しており、更なる
小型化には新しい技術が必要である。

【００１０】本発明の目的は、発明者の提案した技術を
更に進めて、より少ない面積の半導体基板上に高耐圧結
合容量を用いたアイソレータ、及びアイソレータを搭載
した半導体装置を構成する技術を提供することにある。

【００１１】本発明の他の目的は、上記したアイソレー
タ及び上記したアイソレータを搭載した半導体装置を用
いた応用回路、特に回線インターフェイス回路を実現
し、該アイソレータを使用することによってモデム装置
および通信装置を小型化，経済化することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は基板と、基板の上に形成され
た絶縁層と、絶縁層上に絶縁物によって複数の領域が形
成され、領域ごとに受動素子または能動素子が形成され
た活性層と、活性層に形成された複数の領域をまたがる
ように絶縁物を介して形成された配線とを有し、基板の
電位を浮動電位とし、領域相互間で信号を伝送すること
を特徴とする。

【００１３】また、上記目的を達成するために、本発明
の半導体装置は入力した信号に対応した第１のパルス信
号を出力する駆動回路が形成された第１の回路領域と、
第１のパルス信号の遷移タイミングに対応した微分波形
信号を発生する微分回路と、微分波形信号のエッジのタ
イミングから第１のパルス信号に対応したパルス信号を
再生して出力するパルス再生回路とが形成された第２の
回路領域とを有し、第１の回路領域と第２の回路領域と
が高耐圧容量によって結合され、第１，第２の回路領域
と基板とが浮遊容量によって結合されるよう同一の半導
体基板上に形成されたことを特徴とする。

【００１４】また、上記目的を達成するために、本発明
のインターフェイス装置は、アナログ入出力回路から入
力された信号に対応した第１のパルス信号を出力する駆
動回路が形成された第１の回路領域と、第１のパルス信
号の遷移タイミングに対応した微分波形信号を発生する
微分回路と、微分波形信号のエッジのタイミングから第
１のパルス信号に対応したパルス信号を再生して出力す
るパルス再生回路とが形成され、デジタル入出力回路へ
信号を出力する第２の回路領域とを有し、第１の回路領
域と第２の回路領域とが高耐圧容量によって結合され、
第１，第２の回路領域と基板とが浮遊容量によって結合
されるよう同一の半導体基板上に形成されたことを特徴
とする。

【００１５】また、上記目的を達成するために、本発明
のモデム装置は、回線接続部と、回線接続部からの信号
を処理する信号処理部と、回線接続部と信号処理部とを
接続するインターフェイス部とを有するモデム装置であ
って、インターフェイス部は、回線接続部から入力され
た信号に対応した第１のパルス信号を出力する駆動回路
が形成された第１の回路領域と、第１のパルス信号の遷
移タイミングに対応した微分波形信号を発生する微分回
路と、微分波形信号のエッジのタイミングから第１のパ
ルス信号に対応したパルス信号を再生して出力するパル
ス再生回路とが形成され、信号処理部へ信号を出力する
第２の回路領域とを有し、第１の回路領域と第２の回路
領域とが高耐圧容量によって結合され、第１，第２の回
路領域と基板とが浮遊容量によって結合されるよう同一
の半導体基板上に形成されたことを特徴とする。

【００１６】容量性アイソレータは、本発明の発明者ら
がＳＯＩ基板を用いたモノリシック半導体で形成する方
法を提案している。構造的には、ＳＯＩ基板上の活性シ
リコンに埋め込み絶縁層に達する帯状の絶縁帯で複数の
回路領域を形成し、更に回路領域間を架橋する高耐圧の
結合容量を形成して、更に表面を絶縁保護層で覆い、更
にこれを絶縁耐圧構造のリードフレームに搭載して、リ
ードフレームごと樹脂モールドしたもので、半導体装置
としては同一のウェハ上に形成するためにきわめて小型
にできる特徴がある。もちろん各々の回路領域には必要
に応じて高耐圧の結合容量のドライバ及びレシーバを形
成している。信号の伝送方法は、伝送波形を矩形波（パ
ルス）とし、約０.１ ピコファラドの小さい高耐圧結合
容量と数キロオームの負荷抵抗を用いて、伝送波形を微
分波形として伝送し、微分波形から矩形波を再生する方
法である。モデム等の回線インターフェイス回路や通信
装置への応用についても提案している。

【００１７】アイソレータの信号伝送経路として、この
ように対の高耐圧結合容量のみを用いていたのに対し
て、本発明では、基板と該回路領域のあいだに大きな値
の浮遊容量を形成せしめ、この浮遊容量と上記した高耐
圧結合容量とを用いて信号伝送を実現する。このため
に、１つのチップ上にアイソレータと応用回路を搭載す
る場合にはこの浮遊容量が高耐圧結合容量に比べて非常
に大きい値となり、この浮遊容量を利用することで、見
かけ上は、アイソレータ当たり１つの高耐圧結合容量で
も信号伝送ができる。応用回路によっては複数のアイソ
レータを搭載するために、従来方法に比べて高耐圧結合
容量が半減し、半導体装置として同一のウェハ上に形成
する際にきわめて小型にできる特徴がある。

【００１８】なお、基板を浮動電位とする場合に制御で
きない直流電圧が埋め込み絶縁層に印加されるのを防止
する技術も含む。これは、チップをリードフレームに搭
載する際に、リードフレーム形状を加工して、基板と入
力側端子間，基板と出力側端子間に高抵抗を接続して、
一緒にモールドするというものである。不要な直流チャ
ージを放電することができる。

【００１９】以下さらに、本発明について補足説明す
る。

【００２０】本発明では、基板と埋め込み絶縁層と活性
層とからなるウェハに、活性層ないし活性層表面に形成
したトランジスタ，抵抗，容量，配線等によってアイソ
レータに必要な容量ドライバ回路及びレシーバ回路を形
成し、これらの回路を絶縁帯で囲んで複数の回路領域を
形成し、これらの回路領域間を架橋するように高耐圧結
合容量を形成することによって、高耐圧のアイソレー
タ，アイソレータの応用回路、特に回線インターフェイ
ス回路を形成する。回路の上面には、該回路領域と該高
耐圧結合容量とこれらを接続する配線との間を絶縁する
層間絶縁膜を形成して、さらに、絶縁を兼ねた保護層を
形成して半導体チップとする。更に、チップをアイソレ
ータの入出力間に対応した端子を絶縁した構造のリード
フレームに搭載して、リードフレームごと樹脂モールド
する。

【００２１】絶縁帯は、半導体層の表面から絶縁層に達
する幅の帯状の絶縁パターンである。絶縁帯は、半導体
面から絶縁内層に達する所定パターンの溝を形成しこれ
を絶縁物で埋め込むトレンチ法、また、半導体層に酸素
イオンを打込んで絶縁領域を作成するイオン打込み法，
トレンチを絶縁物で埋め込んだ後に平面度を確保する工
程を加えその後に回路を形成する方法、その他の方法に
よって形成することが可能である。以下、絶縁帯で囲ん
だ部分を電極領域，回路領域などと“領域”を付けて称
す。

【００２２】高耐圧結合容量は、回路領域の中に閉じた
絶縁帯によって形成した電極領域に活性層と層間絶縁膜
と上層の電極との間で形成し、必要に応じて直列接続し
て用いる。なお、厚めの活性層に形成した多重トレンチ
を直列接続してキャパシタを形成するようにしてもよ
い。また、埋め込み絶縁層は、該絶縁帯の幅に対応した
絶縁性能を持つ厚さとする。

【００２３】アイソレータは、該高耐圧結合容量とドラ
イバを含む入力回路と該高耐圧結合容量とレシーバを含
む出力回路とを、各々、必要な絶縁耐圧を確保できる絶
縁帯の数だけ多重化した中に配置する。

【００２４】応用回路を同一ウェハ上に形成する場合に
は、応用回路をアイソレータの入力側と出力側に分割し
て、この多重化した絶縁帯の中に配置して、他方の回路
部分と絶縁する。高耐圧結合容量は、ドライバを含む入
力回路領域及びレシーバを含む出力回路領域の境界に配
置する。

【００２５】アイソレータの信号伝送経路として、従来
は対の高耐圧結合容量のみに着目していたのに対して、
本発明では、基板と該回路領域のあいだに浮遊容量を形
成せしめ、この浮遊容量と上記した高耐圧結合容量とを
併用する。このために、回路領域相互間の信号リターン
パスのインピーダンスが小さくなり、信号伝送の安定化
に寄与する効果がある。また、活性層上において、アイ
ソレータ以外の回路（応用回路）の面積がアイソレータ
回路の面積に比べて十分大きい場合には、上記した浮遊
容量がリターンパスに入るために、高耐圧結合容量を対
ではなく単一としても高インピーダンスである高耐圧結
合容量の部分で伝送信号を検出できる。このために、従
来方法に比べて高耐圧の結合容量が半減し、半導体装置
として同一のウェハ上に形成するためにきわめて小型に
できる特徴がある。

【００２６】高耐圧結合容量を１つとした場合の出力パ
ルス再生は、微分回路が１つで微分波形が１つになるた
め、微分波のプラス方向への遷移とマイナス方向への遷
移とを識別して取り出し、この２つの信号によって、フ
リップフロップをセット及びリセットすることで、入力
パルス信号の立ち上がり及び立ち下がりを正しく再生す
ることができる。

【００２７】なお、微分伝送だけではなく、ＰＡＭ（Pu
lse Amplitude Modulation）のような波形伝送とするこ
ともできる。

【００２８】また、高耐圧結合容量の入力及び出力端子
には、外部接続端子と同様に保護回路を設けることで、
サージ雑音によるデバイス破壊を防止することができ
る。

【００２９】

【発明の実施の形態】以下、実施例にしたがって本発明
を説明する。

【００３０】図１から図５を用いて本発明の１実施例で
あるアイソレータについて説明する。

【００３１】図１は本発明の１実施例のアイソレータチ
ップの構造図であり、上側がチップを上面から見た平面
図、下側がチップの断面図である。図１において、１は
チップであり、２は０.２ミリないし０.５ミリメートル
厚さのシリコン基板、３は１.０ミクロンメートル以上
の厚さの埋め込み絶縁層、４は０.１ミクロンないし２
０ミクロンメートル厚さのシリコン活性層、５は配線
層、６は保護層であり、活性層ないし活性層上に形成し
たトランジスタなどの能動素子，抵抗，容量などの受動
素子，配線等によってアイソレータに必要な容量ドライ
バ回路及びレシーバ回路を形成する。７は絶縁帯で、例
えば活性層４である半導体層の表面から絶縁層に達する
幅の帯状の絶縁パターンである(厚さは半導体層の厚み
に等しい)。絶縁帯７の形成には、半導体面から絶縁層
３に達する所定パターンの溝を形成しこれを絶縁物で埋
め込むトレンチ法、また、半導体層に酸素イオンを打込
んで絶縁領域を作成するイオン打込み法などの方法によ
る。この絶縁帯７によって活性層４を囲んで複数の領域
８に分割する。領域８−１〜８−５は内部に含む機能要
素によって入力回路領域８−１，電極領域８−２，８−
３，出力回路領域８−４，チップの終端領域８−５など
と“領域”を付けて称す。９−１〜９−５は配線を模式
的に示したもの、１０は入力側のパッドの穴、１１は出
力側のパッドの穴、１２−１，１２−２はトランジスタ
を模式的に示したものである。配線９−１は入力パッド
と入力回路のトランジスタ１２−１の入力ゲートを結ぶ
配線、９−２は入力側トランジスタ１２−１の出力と電
極領域８−２を結ぶ配線、９−４は電極領域８−３と出
力側トランジスタ１２−２の入力ゲートを結ぶ配線、９
−５は出力側トランジスタ１２−２の出力と出力側のパ
ッドの穴１１とを結ぶ配線である。配線９−３と電極領
域８−２，８−３の間を配線層間膜で絶縁した結果、配
線９−３で接続した２つの高耐圧の容量を形成し、これ
を高耐圧結合容量として用いる。つまり、入力回路領域
と出力回路領域とを架橋するように高耐圧結合容量を形
成する。このようにして、活性層の上面には該回路領域
と該高耐圧結合容量とこれらを接続する配線との間を絶
縁する層間絶縁膜を形成して、さらに、絶縁を兼ねた保
護層を形成して半導体チップとする。

【００３２】アイソレータの信号伝送経路として、本発
明では、基板と該回路領域のあいだに浮遊容量を形成せ
しめ、この浮遊容量と上記した高耐圧結合容量とを併用
する。ウェハの基板は、接地して使用するのが一般的で
あるが、基板を浮動電位とすることで、ドライバを含む
入力回路とレシーバを含む出力回路間には二重に埋め込
み絶縁層が入り、より高い耐圧とすることができる。ま
た、回路領域と基板との間には浮遊容量が入り、このた
めに、回路領域相互間の信号リターンパスのインピーダ
ンスが小さくなり、信号伝送の安定化に寄与する効果が
ある。また、活性層上において、アイソレータ以外の回
路（応用回路）の面積がアイソレータ回路の面積に比べ
て十分大きい場合には、上記した浮遊容量がリターンパ
スに入るために、高耐圧結合容量を対ではなく単一とし
ても高インピーダンスである高耐圧結合容量の部分で伝
送信号を検出できる。このために、従来方法に比べて高
耐圧の結合容量が半減し、半導体装置として同一のウェ
ハ上に形成するためにきわめて小型にできる特徴があ
る。

【００３３】図２の回路図によって、実施例１の回路を
説明する。図２において、２１は入力端子、２２は出力
側端子、２３は入力側に配置したドライバ回路、２４−
１，２４−２は約０.１ ピコファラドの高耐圧結合容
量、２５は出力側に配置したレシーバ回路であり、さら
に、２６−１，２６−２は約３キロオームの負荷抵抗、
２８−１，２８−２は約２ピコファラドの容量、２７−
１，２７−２は約１００キロオームの抵抗、２９−１，
２９−２はコンパレータ、３０はフリップフロップ、３
１−１，３１−２は回路領域と基板との間の浮遊容量を
等価的に示したものである。各要素間を結ぶ配線に付し
た記号はその配線を通る信号の名称である。なお、保護
回路は省略して示している。

【００３４】図３のタイミングチャートを用いて、図２
の回路の動作を説明する。図３は図２の回路図の各部の
動作信号の波形を示しており、ＩＮは端子２１の入力Ｉ
Ｎに加える入力信号でドライバ２３によって入力信号に
対応した相補波形ＰおよびＰを出力し高耐圧結合容量２
４−１，２４−２を駆動する。高耐圧結合容量２４−
１，２４−２と負荷抵抗２６−１，２６−２とは微分回
路を構成しており、これらの中点は容量２８−１，２８
−２、抵抗２７−１，２７−２との中点に接続してバイ
アス電位を与える。このようにすることで抵抗２６の両
端には信号Ｄ及びＤのような相補の微分波形が得られ
る。２つのコンパレータ２９−１および２９−２は例え
ば＋入力と−入力との差が１００ミリボルト以下ではコ
ンパレータが反転動作しないように感度に不感帯を設け
たもので、図３のように相補信号をそれぞれの＋入力に
反対側の信号を−入力に接続している。このように接続
することでコモンモード雑音を相殺しつつ微分信号を強
調して比較することができる。この結果コンパレータ２
９の出力は図３に示すように、入力パルスの０から１へ
の遷移ではＳ、入力信号の１から０への遷移ではＲに示
すような、前縁が入力パルスの遷移タイミングに対応し
た２つのパルスが得られるから、これらによってＲＳフ
リップフロップ３０をセット及びリセットすることによ
って、入力信号の遷移に対応したパルス信号を再生する
ことができる。以上説明したように高耐圧結合容量によ
って絶縁しつつ入力信号を出力側に伝送することができ
る。なお、実際に製造すると容量や抵抗値には製造ばら
つきが生ずるが基板間の浮遊容量３１−１，３１−２に
より入力側回路と出力側回路が比較的大きな容量で結合
することにより高耐圧結合容量を駆動する信号の帰路だ
けではなくコモンモード信号も高耐圧容量をバイパス路
ともなり、信号伝送の安定化に寄与する。なお、容量性
アイソレータの入力にサージ電圧が加わった場合には、
図２の回路の外側に、保護回路を設置し、ノーマルサー
ジは入力側で短絡し、コモンモードサージは容量によっ
て出力側接地と結んだフレームグランドにバイパスす
る。

【００３５】次に、図４の平面図及び断面図によって、
図１のアイソレータチップのリードフレームへの実装に
ついて説明する。図４において、上側がリードフレーム
実装を示す平面図、下側が断面図であり、３１は一方の
リードフレーム、３２は他方のリードフレーム、３３−
１，３３−２はタブリード、３４−１〜３４−４はバイ
パス抵抗、３５はチップをのせるタブ、３６はモールド
樹脂である。図４に示すように一方のリード３１と他方
のリード３２との間は十分距離を取って対面するように
してある。また、タブ３５との間もモールド後の状態で
絶縁耐圧を確保できる距離にしている。また、この状態
でタブ３５と入力回路の電源リード及び接地リード，タ
ブ３５と出力側の電源リード及び接地リード間に１００
メガオーム以上の高抵抗を接続している。タブリード３
３−１，３３−２はチップ搭載及びモールド時の支えで
あり、両側にリードから十分な絶縁距離を取るようにす
る。このように接続した後モールドすることで一方の端
子３１と他方の端子３２との間の絶縁耐圧を確保するこ
とができる。また、このようにバイパス抵抗を配置する
ことで、浮動電位とした基板に何らかの原因で電荷（チ
ャージ）が与えられた場合でも逃がすことができる効果
がある。また、バイパス抵抗をチップの外に配置したこ
とで高抵抗化及び高耐圧絶縁を容易にすることができ
る。なお、チップの耐圧が十分に大きい場合や外部保護
回路で保護できる場合にはバイパス抵抗を省略すること
ができる。

【００３６】次に、図５の外観図によって、図４のアイ
ソレータのモールド後の形態を示す。リードフレームご
と樹脂モールドすることで、入力端子と出力端子の間を
モールド樹脂による絶縁で、沿面距離や空間距離等の絶
縁距離を形状と寸法で確保することができる。

【００３７】なお、上記は一実施例であり、高耐圧結合
容量は、必要に応じて直列接続して用いることができ
る。また、高耐圧結合容量は、厚めの活性層に形成した
多重トレンチを直列接続してキャパシタを形成するよう
にしてもよい。なお、埋め込み絶縁層は、該絶縁帯の幅
に対応した絶縁性能を持つ厚さとする。また、アイソレ
ータは、該高耐圧結合容量とドライバを含む入力回路と
該高耐圧結合容量とレシーバを含む出力回路とを、各
々、必要な絶縁耐圧を確保できる絶縁帯の数だけ多重化
した中に配置する。目的によっては複数のアイソレータ
を搭載する際に共通の多重絶縁帯を用いることができ
る。応用回路を同一ウェハ上に形成する場合には、応用
回路をアイソレータの入力側と出力側に分割して、この
多重化した絶縁帯の中に配置して、他方の回路部分と絶
縁する。高耐圧結合容量は、ドライバを含む入力回路領
域及びレシーバを含む出力回路領域の境界に配置する。

【００３８】図６は、アイソレータの他の実施例の回路
図であり、この図は微分出力が小さい場合の対応につい
て示している。図６において、２１は入力端子、２２は
出力側端子、２３は入力側に配置したドライバ、２４−
１，２４−２は約０.１ ピコファラドの高耐圧結合容
量、２５は出力側に配置したレシーバ回路であり、さら
に、２６−１，２６−２は約３キロオームの負荷抵抗、
２８−１，２８−２は約２ピコファラドの容量、２７−
１，２７−２は約１００キロオームの抵抗、２９−１，
２９−２はコンパレータ、３０はフリップフロップ、３
１−１，３１−２は回路領域と基板との間の浮遊容量を
等価的に示したもの、３２−１，３２−２は差動増幅器
である。要素間を結ぶ配線に付した記号はその配線を通
る信号の名称である。なお、保護回路は省略している。

【００３９】図７のタイミングチャートを用いて、図６
の回路の動作を説明する。図７は図６の回路図の各部の
動作信号の波形を示しており、ＩＮは端子２１の入力Ｉ
Ｎに加える入力信号でドライバ２３によって入力信号に
対応した相補波形ＰおよびＰを出力し高耐圧結合容量２
４−１，２４−２を駆動する。高耐圧結合容量２４−
１，２４−２と負荷抵抗２６−１，２６−２とは微分回
路を構成しており、これらの中点は容量２８−１，２８
−２、抵抗２７−１，２７−２との中点に接続してバイ
アス電位を与える。このようにすることで抵抗２６の両
端には信号Ｄ及びＤのような相補の微分波形が得られ
る。しかしこの微分出力が小さいので差動増幅器３２−
１，３２−２を図のように相補信号を入力するように接
続して、コモンモード雑音を相殺しつつ増幅され、図７
のＥおよびＥ出力のようになる。この出力は図２の場合
と同様に２つのコンパレータ２９−１および２９−２に
入力する。コンパレータの特性も同様に感度に不感帯を
設けたもので、図６のように相補信号をそれぞれの＋入
力に反対側の信号を−入力に接続している。このように
接続することでコモンモード雑音を相殺しつつ微分信号
を強調して比較する。この結果コンパレータ２９−１，
２９−２の出力は図８に示すように、入力パルスの０か
ら１への遷移ではＳ、入力信号の１から０への遷移では
Ｒに示すような、前縁が入力パルスの遷移タイミングに
対応した２つのパルスが得られるから、図２の場合と同
様に、これらによってＲＳフリップフロップ３０をセッ
ト及びリセットすることによって、入力信号の遷移に対
応したパルスを再生することができる。

【００４０】以上説明したように高耐圧結合容量の出力
信号が小さい場合でも、コモンモード信号を増幅してコ
ンパレータに入力することによって絶縁しつつ入力信号
を出力側に伝送することができる。この場合にも、基板
間の浮遊容量３１−１，３１−２により入力側回路と出
力側回路が比較的大きな容量で結合することにより高耐
圧結合容量を駆動する信号の帰路のだけではなくコモン
モード信号も高耐圧容量をバイパスする形となり、信号
伝送の安定化に寄与する。なお、保護回路に関する考え
方は実施例１の場合と変わらない。

【００４１】図８は、アイソレータのさらに他の実施例
の回路図であり、図８において、２１は入力端子、２２
は出力側端子、２３は入力側に配置したドライバ、２４
は約０.１ ピコファラドの高耐圧結合容量、２５は出力
側に配置したレシーバ回路であり、さらに、２６−１，
２６−２は約３キロオームの負荷抵抗、２８−１，２８
−２は約２ピコファラドの容量、２７−１，２７−２は
約１０〜１００キロオームの抵抗、２９−１，２９−２
はコンパレータ、３０はフリップフロップ、３１−１，
３１−２は回路領域と基板との間の浮遊容量を等価的に
示したもので結合容量の１００倍ないし１０００倍の容
量がある。要素間を結ぶ配線に付した記号はその配線を
通る信号の名称である。なお、保護回路は省略してい
る。

【００４２】図９のタイミングチャートを用いて、図８
の回路の動作を説明する。図９は図８の回路図の各部の
動作信号の波形を示しており、ＩＮは端子２１の入力Ｉ
Ｎに加える入力信号でドライバ２３によって入力信号に
対応した波形Ｐを出力し高耐圧結合容量２４を駆動す
る。この場合の駆動電流の帰路は浮遊容量３１−１，３
１−２である。高耐圧結合容量２４と負荷抵抗２６−
１，２６−２とは微分回路を構成しており、これらの中
点は容量２８−１，２８−２、抵抗２７−１，２７−
２，２７−３とに接続してコンパレータのしきい値Ｖth
⁺ およびＶth^- を与える。このようにすることで抵抗２
６−１，２６−２には信号Ｄのような微分波形が得られ
る。この出力は図２の場合と同様に２つのコンパレータ
２９−１の＋入力および２９−２の−入力に入力する。
コンパレータ２９−１の−入力にはＶth⁺ を、コンパレ
ータ２９−２の＋入力にはＶth^- を接続している。この
ように接続することでコンパレータ２９の出力は図９に
示すように、入力パルスの０から１への遷移ではＳ、入
力信号の１から０への遷移ではＲに示すような、前縁が
入力パルスの遷移タイミングに対応した２つのパルスが
得られるから、図２の場合と同様に、これらによってＲ
Ｓフリップフロップ３０をセット及びリセットすること
によって、入力信号の遷移に対応したパルスを再生する
ことができる。なお、このように微分波形を１つにした
場合でも、微分波のプラス方向への遷移とマイナス方向
への遷移とを識別して取り出すことができるから、この
２つの信号を用いることによって、他の実施例同様に、
入力パルス信号の立ち上がり及び立ち下がりに対応した
パルス信号を正しく再生することができる。以上説明し
たように絶縁しつつ入力信号を出力側に伝送することが
できるが、この場合には、基板間の浮遊容量３１−１，
３１−２により入力側回路と出力側回路が大きな容量で
結合することにより、駆動する信号の帰路が不要になっ
て、アイソレータ当たりの高耐圧結合容量を単一とする
ことができる。また、コモンモード雑音も高耐圧容量を
バイパスする形となり、信号伝送の安定化に寄与する。
なお、保護回路に関する考え方は実施例１の場合と変わ
らない。

【００４３】次に、図１０ないし図１２を用いて応用回
路への実施例について示す。

【００４４】図１０はアナログ電話回線を用いた変復調
装置（以下モデムと称す）への実施例の回線インターフ
ェイスＩＣの回路ブロック図である。図１０において、
５１は電話回線側の端子、５２は信号処理側の端子、５
３〜５６はアイソレータ、５７は信号処理側の制御回
路、５８は回線側の制御回路、５９はデジタル信号処理
の低域フィルタ、６０はデルタシグマ復調回路、６１は
ポストフィルタ、６２はプリフィルタ、６３はデルタシ
グマ変調回路、６４はデジタル信号処理の低域フィルタ
である。モデム装置を構成する際には、設備的な安全の
観点から、ネットワーク：電話回線と端末との分界点に
高耐圧の絶縁を要求しており、この機能をアイソレータ
によってになう。アイソレータを除いた回路はアナログ
フロントエンド回路としてよく知られた構成であり、変
調信号を送信するパスのデジタル信号をアナログ信号に
変換して出力するデジタル信号処理の低域フィルタ５
９，デルタシグマ復調回路６０，ポストフィルタ６１で
外部の信号処理回路でデジタル変調されたデジタルをア
ナログ信号に変換するＤＡＣ（Digital to Analog Conv
ersion）機能、受信するパスの６２，６３，６４からな
るＡＤＣ（Analogto Digital Conversion)機能、及びこ
れらのタイミング及び機能動作を制御する制御回路５７
及び５８からなっている。この実施例ではデジタル信号
の部分にアイソレータをおいて絶縁分離している。な
お、モデム全体の回路構成は後述する。

【００４５】次に、図１１により、このチップの概略構
造を説明する。図１１において上側がこのチップの平面
図，下側が断面図である。図１１において、５０はチッ
プであり、２は基板、３は埋め込み絶縁層、４は活性
層、５は配線層、６は保護層であり、活性層４ないし活
性層４上に形成したトランジスタ，抵抗，容量，配線等
によってアイソレータに必要な容量ドライバ回路及びレ
シーバ回路を形成する。７−１〜７−５は既に説明した
絶縁帯である。絶縁帯の形成も図１と同様である。領域
８は内部に含む機能要素によって入力回路領域８−１，
電極領域８−２，８−３，出力回路領域８−４，チップ
の終端領域８−５と称す。この実施例の場合には応用回
路領域８−６，８−７を付加して、チップサイズは図１
の場合の１０倍以上になっている。９は配線を模式的に
示したもの、１０は入力側のパッドの穴、１１は出力側
のパッドの穴、１２はトランジスタを模式的に示したも
のである。配線９−２〜９−４は図１と同一名称，同一
機能であり、９−６は回線側入出力パッドと応用回路領
域８−６の間を結ぶ配線、９−７は応用回路内を結ぶ配
線、９−８は信号処理側の応用回路内を結ぶ配線、９−
９は応用回路と信号処理側の入出力パッド１０とを結ぶ
配線である。高耐圧結合容量の形成は図１と同様である
が、この実施例の場合には、浮遊容量が大きいために、
アイソレータ当たりの高耐圧結合容量はひとつである。
さらに、活性層の上面には該回路領域と該高耐圧結合容
量とこれらを接続する配線との間を絶縁する層間絶縁膜
を形成して、さらに、絶縁を兼ねた保護層を形成して半
導体チップとすることも同様である。

【００４６】アイソレータの信号伝送経路として、従来
は一対の高耐圧結合容量を用いていたのに対して、本実
施例では、基板と該回路領域のあいだに浮遊容量を形成
せしめ、この浮遊容量と上記した高耐圧結合容量とを併
用するために、回路領域相互間の信号リターンパスを、
上記した浮遊容量としたために、高耐圧結合容量を単一
としても高インピーダンスである高耐圧結合容量の部分
で伝送信号を検出できる。このために、従来方法に比べ
て高耐圧の結合容量が半減し、半導体装置として同一の
ウェハ上に形成するためにきわめて小型にできる特徴が
ある。この実施例では、応用回路はアイソレータの入出
力回路領域内に、あるいはアイソレータとは別にさらに
絶縁帯で囲んだ領域内に配置することで実現する。複数
のアイソレータは、高耐圧結合容量の境界となる多重絶
縁帯にそって１列に配列してもよい。複数のアイソレー
タを動作させる場合には、搬送クロックは必要に応じて
同期させる。また、回路領域にＣＭＯＳ回路を含む場合
には、ＣＭＯＳ回路領域をさらに電源線に接続するＰＭ
ＯＳグループ及び接地線に接続するＮＭＯＳグループに
分けて、絶縁帯によって分離してもよい。電源配線は複
数のアイソレータ間にレイアウトする。各アイソレータ
の周囲を電源線及び接地線で囲んでもよい。例えば、Ｃ
ＭＯＳ回路にすると、制御電流が不要な電圧制御、およ
び、高オフ抵抗が得られる利点がある一方で寄生トラン
ジスタを含めたＰＭＯＳとＮＭＯＳの貫通現象つまりラ
ッチアップが生じがちであるがこのように領域を分離す
ることで生じにくくできる利点がある。

【００４７】なお、各領域にそれぞれ活性層と層間膜を
介した上層の配線層の間で容量を形成し、これらを直列
に接続することでより高耐圧の結合容量を実現すること
で、プロセスの制約から、１つの絶縁帯幅を広げたり多
重度をあげられない場合でもさらなる高耐圧を実現でき
る。さらに、直列容量の配置に際して中間電極をフロー
ティングとすることで強電界部分の跨ぎ配線の耐圧を軽
減することができる。複数のアイソレータを用いる応用
の場合には、電極及び絶縁帯など高耐圧結合容量の配置
を揃えることで、絶縁性能を均質にすることができる。

【００４８】なお、高耐圧結合容量の各端子には外部接
続端子と同様に保護回路を設けることで、サージ雑音に
よるデバイス破壊を防止することができる。

【００４９】近年、インターネットが普及し、パーソナ
ルコンピュータを回線に接続すれば簡単にインターネッ
トが行えるようになっている。また、パーソナルコンピ
ュータの機能を簡略化した情報処理端末も普及してい
る。

【００５０】図１２は図１０に示した回線インターフェ
イスＩＣを用いたモデム装置をパーソナルコンピュータ
などの情報処理装置に適用した場合の構成を示したもの
である。図１２において、１００はパーソナルコンピュ
ータ等の情報処理装置、５０は図１０に記載した回線イ
ンターフェイスＩＣ、７１は電話回線と接続するモジュ
ラーコネクタ、７２はノーマルモードサージ保護素子、
７３はコモンモードサージ保護素子、７４は回線側回路
への電源供給をオンオフするパワーオンスイッチ、７５
はモジュラーコネクタ７１の点での給電極性によらず回
線側回路に正しい極性の直流電圧を供給するためのダイ
オードブリッジ、７６は直流遮断容量、７７はＩＣ５０
の入出力アンプと共に２線−４線変換を行う抵抗ネット
ワーク、７８は受電及び直流閉結回路、７９はＲＩＳＣ
(Reduced Instruction Set CPU)あるいはＤＳＰ（Digit
al Signal Processor）などによるプロセッサとメモリ
とその他の回路からなる信号処理回路、８０はフレーム
グランドである。７１ないし７８のディスクリート回路
素子によって構成した部分は、ＤＡＡ（Digital Access
Arrangement）と呼ばれる部分で、その機能は、プロセ
ッサからの指示による送信に当たっては電話回線を通じ
て交換機にモデムの論理的な接続，通信相手の電話番
号，接続の継続，終了を通知し、また、受信にあたって
は局からの呼び出しを検出して回線接続，接続の継続，
終了を通知する機能のほかに、ネットワーク：電話回線
と端末：モデム装置との間の分界点として相互間を絶縁
する機能を持っている。この実施例では、この相互絶縁
はＡＦＥ５０に内蔵したアイソレータがになう。ＡＦＥ
５０によって、従来はＤＡＡ内にあった高価で形状が大
きい絶縁トランスを削除し、ホトカプラ数を低減して、
装置の小型化，経済化に貢献している。なお、アイソレ
ータはＡＦＥ内に内蔵したが、必要に応じて他の部分例
えば信号処理回路と組み合わせて一体化する集積化をし
ても良い。

【００５１】以上、アイソレータのモデム装置への応
用、及び情報処理装置への適用例を示したが、本実施例
によれば、上記したようにアイソレータはＩＣあたり４
個使用するにもかかわらず、ＤＡＡを含めたモデム回路
の実装面積を小さくできる効果がある。もちろんアイソ
レータを並列数の倍数の高速度で動作させたり、送受時
分割動作させたりして使用することで、アイソレータの
使用数を減らすような構成をとってもかまわない。いず
れにしても、絶縁トランスや、外付けの高耐圧キャパシ
タを用いるアイソレータを用いる場合に比較して、著し
く小型化できる効果は変わらない。従って、ノート型の
パーソナルコンピュータや、より簡易なインターネット
端末などの情報処理装置へ適用することが可能となる。
なお、この集積回路は大量生産に適しているために、経
済化がはかれることも特徴である。特に、最近の高速モ
デムはトランスに高性能を要求し、このためにコア材に
パーマロイなどの高価な材料を用いているために、安価
な、珪素鋼板を用いる場合に比べて２ないし３倍も部品
費用がかかっている。この意味で、本実施例を適用すれ
ば、高速モデム分野では、小型化による経済化だけでは
なく、直接的に経済化にも大きく寄与する効果がある。
なお、以上説明したように、本実施例によれば、極めて
小型のオンチップ高耐圧結合容量、また、極めて小型の
モノリシックアイソレータを実現でき、これを用いるこ
とで小型なＡＦＥを実現でき、このＡＦＥを用いること
で小型，経済的なモデム装置を実現できる効果がある。

【００５２】なお、モデム部とＰＣ部の境界は標準化と
いう点では、ＰＣＩ規格のような並列バス，IEEE1394，
ＵＳＢのようなシリアルバスがあり、これらに適合する
構成をとるのが本発明の適用を広げるに有効であり、小
型化，経済化の効果がある。以上説明したように、埋め
込み絶縁層をもつウェハを用いることで厚さ方向の高耐
圧を実現し、多重の絶縁帯によって同一ウェハ上に複数
の電極領域を形成することで極めて小型の高耐圧結合容
量を実現し、また、同一ウェハ上に該高耐圧結合容量と
ドライバを含む入力回路及びレシーバを含む出力回路の
複数の回路領域を形成することで極めて小型のアイソレ
ータを実現できる。さらに、アイソレータの信号伝送経
路として、従来は対の高耐圧結合容量を用いていたのに
対して、本発明では、基板と該回路領域のあいだに大き
な値の浮遊容量を形成せしめ、この浮遊容量と上記した
高耐圧結合容量とを併用するために、回路領域相互間の
信号リターンパスのインピーダンスが小さくなり、信号
伝送の安定化に寄与する効果がある。また、応用回路の
規模がアイソレータ回路に比べて大きい場合には、従来
方法に比べて高耐圧の結合容量が半減し、半導体装置と
して同一のウェハ上に形成するためにきわめて小型にで
きる特徴がある。

【００５３】また、本発明によれば、小型で高性能なア
イソレータ及び回線インターフェイス手段、及び小型で
経済的なモデム装置を実現できる効果がある。

【００５４】

【発明の効果】本発明によれば、小型のアイソレータを
実現することができる。また、小型で経済的なモデム装
置を実現できる。

【図面の簡単な説明】

【図１】実施例１の半導体チップの構造を示した図であ
る。

【図２】実施例１の回路構成を示した図である。

【図３】実施例１の回路の動作波形を示した図である。

【図４】実施例１の実装構造を示した図である。

【図５】実施例１の半導体装置の外観を示した図であ
る。

【図６】他の実施例の回路構成を示した図である。

【図７】他の実施例の回路の動作波形を示した図であ
る。

【図８】更に他の実施例の回路構成を示した図である。

【図９】更に他の実施例の回路の動作波形を示した図で
ある。

【図１０】インターフェイス回路の機能ブロックを示し
た図である。

【図１１】インターフェイス回路の構造を示した図であ
る。

【図１２】情報処理装置への応用を示した図である。

【符号の説明】

１…アイソレータチップ、２…基板、３…埋め込み絶縁
層、４…活性層、５…配線層、６…保護層、７…絶縁
帯、８…回路領域、８−１…一方の回路領域、８−２…
一方の電極領域、８−３…他方の電極領域、８−４…他
方の回路領域、８−５…終端領域、９…配線、１０…入
力側のパッドの穴、１１…出力側のパッドの穴、１２…
トランジスタ、５０…回線インターフェイス回路、５３
〜５６…アイソレータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/003 Ｈ０４Ｌ 25/02 Ｓ // Ｈ０４Ｌ 25/02 (72)発明者 行武 正剛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岩崎 貴之 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 金川 信康 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 武内 勇介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F038 AC03 AC05 AC14 AZ10 BE07 BH03 BH04 BH05 BH13 BH19 CA05 CA10 DF01 DF03 DF04 DF12 DF14 EZ06 EZ20 5J032 AB02 AB11 AC18 5J092 AA01 AA49 CA57 CA92 CA96 FA16 HA25 HA29 KA02 KA12 KA34 KA36 KA42 KA48 KA53 KA55 MA22 QA02 QA03 QA04 QA06 SA13 TA01 TA06 UM01 VL09 VM06 VM09 VM10 VM11 5K029 AA06 AA18 DD04 GG07 HH01

Claims (11)

【特許請求の範囲】
1. 【請求項１】基板と、 前記基板の上に形成された絶縁層と、 前記絶縁層上に絶縁物によって複数の領域が形成され、
   該領域ごとに受動素子または能動素子が形成された活性
   層と、 前記活性層に形成された複数の前記領域をまたがるよう
   に絶縁物を介して形成された配線とを有し、 前記基板の電位を浮動電位とし、前記領域相互間で信号
   を伝送する半導体装置。
2. 【請求項２】請求項１において、 前記領域と該領域の上に絶縁物を介して形成された配線
   との間に形成される第１の容量に対して前記基板と前記
   領域によって形成される第２の容量の値を大きくし、１
   つの信号伝送パス当たりの前記第１の容量の数が１つで
   ある半導体装置。
3. 【請求項３】請求項１において、 前記領域と該領域の上に絶縁物を介して形成された配線
   との間に形成される容量が複数形成されている半導体装
   置。
4. 【請求項４】請求項１において、 前記活性層に形成された少なくとも１つの領域は、前記
   絶縁物を介して前記配線から送られてくる信号を増幅す
   る増幅器と、前記増幅器によって増幅された信号を検出
   する検出回路とを有する半導体装置。
5. 【請求項５】請求項１において、 前記活性層は、ドライバを含む入力回路の領域と、レシ
   ーバを含む出力回路の領域とを有し、前記入力回路の領
   域と前記出力回路の領域とは前記配線を介して信号が伝
   搬され、かつ前記ドライバから前記レシーバまでの信号
   伝送路上に非線型素子で構成した保護回路とを有する半
   導体装置。
6. 【請求項６】入力した信号に対応した第１のパルス信号
   を出力する駆動回路が形成された第１の回路領域と、 前記第１のパルス信号の遷移タイミングに対応した微分
   波形信号を発生する微分回路と、前記微分波形信号のエ
   ッジのタイミングから前記第１のパルス信号に対応した
   パルス信号を再生して出力するパルス再生回路とが形成
   された第２の回路領域とを有し、 前記第１の回路領域と前記第２の回路領域とが高耐圧容
   量によって結合され、前記第１，第２の回路領域と基板
   とが浮遊容量によって結合されるよう同一の半導体基板
   上に形成された半導体装置。
7. 【請求項７】請求項６において、 前記微分回路は、前記高耐圧結合容量と前記第２の回路
   領域に配置した電源および接地との間に接続した抵抗素
   子で構成した半導体装置。
8. 【請求項８】請求項６において、前記駆動回路及び前記
   パルス再生回路がＣＭＯＳで構成されている半導体装
   置。
9. 【請求項９】請求項６において、 前記基板を高耐圧抵抗或いは高耐圧結合容量を介して電
   源又は接地と接続された半導体装置。
10. 【請求項１０】アナログ入出力回路から入力された信号
    に対応した第１のパルス信号を出力する駆動回路が形成
    された第１の回路領域と、 前記第１のパルス信号の遷移タイミングに対応した微分
    波形信号を発生する微分回路と、前記微分波形信号のエ
    ッジのタイミングから前記第１のパルス信号に対応した
    パルス信号を再生して出力するパルス再生回路とが形成
    され、デジタル入出力回路へ信号を出力する第２の回路
    領域とを有し、 前記第１の回路領域と前記第２の回路領域とが高耐圧容
    量によって結合され、前記第１，第２の回路領域と基板
    とが浮遊容量によって結合されるよう同一の半導体基板
    上に形成された回線インターフェイス装置。
11. 【請求項１１】回線接続部と、 前記回線接続部からの信号を処理する信号処理部と、 前記回線接続部と前記信号処理部とを接続するインター
    フェイス部とを有する情報処理装置であって、 前記インターフェイス部は、 前記回線接続部から入力された信号に対応した第１のパ
    ルス信号を出力する駆動回路が形成された第１の回路領
    域と、前記第１のパルス信号の遷移タイミングに対応し
    た微分波形信号を発生する微分回路と、前記微分波形信
    号のエッジのタイミングから前記第１のパルス信号に対
    応したパルス信号を再生して出力するパルス再生回路と
    が形成され、前記信号処理部へ信号を出力する第２の回
    路領域とを有し、前記第１の回路領域と前記第２の回路
    領域とが高耐圧容量によって結合され、前記第１，第２
    の回路領域と基板とが浮遊容量によって結合されるよう
    同一の半導体基板上に形成された情報処理装置。