CN106684081B - 过电压保护设备和与过电压保护设备组合的电流隔离器 - Google Patents

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Abstract

本公开涉及过电压保护设备和与过电压保护设备组合的电流隔离器。如果元件暴露在过高的电压下，可能会损坏元件。本文公开了一种设备，其可以与可以暴露于高电压的组件和节点串联放置。如果电压变得过高，则设备可以自主地切换到相对高阻抗状态，从而保护其他组件。

Description

过电压保护设备和与过电压保护设备组合的电流隔离器
技术领域
本公开涉及基于半导体的过电压保护设备，以及涉及可以用于数据传输方案中的电隔离器，其可以与这种过电压保护设备相关联。本发明还涉及包括基于半导体的过电压保护设备的集成电路。
背景技术
已存在许多电子领域，其中期望将信号(模拟或数字信号)从一个电压域传播到另一个电压域。这样的系统的示例包括功率监视或电动机控制，其中第一电压域中的电压可以参考第一参考电压而高达1200伏或更高，而控制电子设备可能需要与其他系统接口，并且通常在电压域仅为视图伏特，例如5伏特，参考第二参考电压，通常为地。这种布置在图1中示出，其中第一电压域(VDOM1)中的电压在电压V1和电压VREF1之间延伸，并且其中第二电压域(VDOM2)中的电压在电压V2和VRFF2之间延伸。这些第一和第二电压域之间的信号传输通常通过隔离器10进行。隔离器10可以在两个电压域之间提供电流隔离。隔离器可以包括光电耦合器，但是其他技术也是可能的，例如如图2所示的电容器12或如图3所示的变压器14。通常，基于电容和变压器的隔离可是优选的，提供在芯片级封装(例如，集成电路形式)中。例如，电容和变压器隔离可以提供在单片集成中或作为芯片尺寸封装(集成电路封装)内的两个或更多个管芯。
这种隔离器可以暴露于第一和第二电压域VDOM1和VDOM2之间的全部电压差。在一些情况下，这些电压域可能经受瞬态过电压，使得隔离器必须在其最大电压方面显着超过指定，可在其传输数据的能力上受到损害，否则可能存在设备损坏的风险。此外，在基于变压器的隔离器的情况下，还希望避免作用在线圈内的电压变得太大，这可能产生额外的电应力，导致隔离器内的传输路径故障，即使隔离在两个电压域之间不会失效。例如，在集成电路中形成的变压器中，变压器的节点处的过电压可能引起可能损坏变压器的过量电流。
发明内容
根据本公开的第一方面，提供了一种保护设备，其被配置为当第一节点和控制节点之间的电位差超过预定值时禁止第一节点和第二节点之间的电流流动，保护设备包括垂直形成的场效应晶体管，其包括在所述第一和第二节点之间的电流流动连通中掺杂以形成第一类型半导体的半导体材料，以及限制性结构，其被设置为限制所述第一类型半导体的传导沟道的空间范围，其中所述限制结构连接到所述控制节点，并且所述限制结构包括远离所述设备的表面定位的第二类型的半导体。
本文所公开的保护设备的一个非限制性优点是保护设备可与电流隔离器组合设置，并且保护设备的至少一部分与电流隔离器在相同的基板上。
在一些实施方式中，保护设备是结型场效应晶体管的形式。在一个实施例中，结型场效应晶体管操作为耗尽型设备，使得结型场效应晶体管在其控制节点处的电压类似于保护设备的沟道区域内的电压时导通。在本文中，“相似”可以被定义为意味着在小于预定阈值差内。
随着保护设备的第一节点处的电压升高，沟道电压也可改变，使得第一和第二节点之间的沟道逐渐变窄，直到其最终被夹断以禁止第一和第二节点之间的电流流动节点。因此，保护设备限制可发生在电流隔离器或连接到保护设备的其它组件或电路上的电压。
本文所公开的保护设备的一个非限制性优点是保护设备还可包括在第二节点与控制节点或另一节点之间的集成可控电流路径，其中集成电流路径操作为当第一和第二节点彼此电流流动连通时，例如当沟道电压和控制电压之间的差值低于预定阈值时的高阻抗路径，以及第二节点和第二节点之间的电流流动路径控制节点或另一节点在第一和第二电流节点不处于电流流动连通时变为导通或低阻抗，例如当超过预定电压差时。
保护设备还可以与多种集成电路的输入和输出端子/引脚/节点串联设置，以便保护集成电路的组件免受过压或欠压事件。
本公开的另一方面是用于过电压保护和电流隔离的保护电路。保护电路包括场效应晶体管，其包括在第一电压域中耦合到高电压节点的漏极。场效应晶体管被布置成夹断场效应晶体管的沟道并且抑制电流以夹断电压流过沟道，其中夹断电压小于高压节点处的电压。保护电路进一步包括耦合在场效应晶体管的源极和第二电压域中的低电压节点之间的电流隔离器，其中低电压节点与比高电压节点低的电压相关联。
本发明的另一方面是一种包括垂直结型场效应晶体管和电流隔离器的集成电路。垂直结型场效应晶体管具有漏极，源极和夹断电压。垂直结型场效应晶体管被配置为阻挡在漏极之上接收的在夹断电压之上的电压，以便相对于漏极处的电压减小源极处的电压。电流隔离器被配置为从结型场效应晶体管的源极接收信号。
附图说明
现在将参照附图仅通过非限制性示例来描述本公开的实施例，其中：
图1示意性地示出了用于允许在第一电压域和第二电压域之间的信号传播的电流隔离器；
图2示意性地示出了电容性电压隔离器；
图3示意性地示出了基于变压器的隔离器；
图4示意性地示出了包括构成本公开的实施例的高压阻塞JFET形式的保护设备的不对称保护电路，其与磁耦合隔离器的线圈相关联地设置；
图5示意性地示出了非对称保护电路，其中根据本公开的高电压阻塞JFET连接到电容耦合隔离器的端子；
图6示意性地示出了对称隔离设备的电路图，其中根据本公开的教导的高电压阻塞JFET设置在磁耦合隔离器的初级和次级绕组上；
图7示意性地示出了对称保护设备的电路图，其中根据本公开的教导，与电容性隔离势垒的第一和第二端子相关联地提供高电压阻塞JFET；
图8是根据本公开的教导的保护设备的一部分的示意性横截面；
图9更详细地示出了图8的设备的上部；
图10示意性地示出了根据本公开的教导的设备的最上部分的替代配置；
图11示出了根据本公开的教导的设备的最上部分的另一实施例；
图12示意性地示出了作为图9中所示的设备内的位置的函数的各种掺杂浓度；
图13示出了根据本公开的教导的设备的实施例内的示例性掺杂浓度；
图14示出了作为施加到设备的漏极端子的电压的函数的图9的设备内的各个位置处的电压的曲线图；
图15更详细地示出了图14的一部分；
图16是根据本公开的教导的保护设备的另一实施例的等效电路图；
图17示意性地示出了被布置为向磁隔离器提供不对称保护的图16的设备；
图18示意性地示出了被布置为向基于电容器的隔离器提供不对称保护的图16的设备；
图19示出了示例布置，其中图16所示类型的设备向基于变压器的隔离器提供对称过电压保护；
图20示出了示例布置，其中图16所示类型的设备被布置为向电容隔离器提供对称过电压保护；
图21a是图16所示的设备的一部分的横截面；
图21b示出了图21a所示的结构内的组件的等效位置；
图22是图16所示设备的垂直延伸的横截面；
图23是通过本公开的另一实施例的横截面；
图24是图23所示设备的横截面，横截面垂直于图23的平面。
图25示意性地示出了根据本公开的教导的具有与其输入和输出相关联的过电压保护设备的集成电路；
图26示意性地示出了根据本公开的教导的保护设备和电流隔离器的另一变型，其中保护设备响应于作用在隔离器上的电压；
图27示意性地示出了保护设备的第三区域中的修改的栅极结构，以提供两个独立的夹断区，每个夹断区具有各自的夹断电压；和
图28是根据本公开的教导的设备的另一实施例的横截面，示出了并联形成的多个保护设备以产生具有减小的导通电阻的复合设备。
具体实施方式
某些实施例的以下详细描述呈现了具体实施例的各种描述。然而，本文所描述的创新可以以多种不同的方式实施，例如，如权利要求所限定和涵盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，图中所示的元件不一定按比例绘制。此外，将理解，某些实施例可以包括比附图中示出的更多元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。
将参考附图描述本公开的实施例，其中如附图所示的实施例的取向。因此，在附图中，设备的最上表面被示出为水平的，并且通道是垂直的，并且这些术语在关于如图中所示定向的设备的描述中使用。另外，在半导体区域彼此分离的情况下，分隔被示出为边界线，但是应当理解，在实际设备中，边界可以不太明显。
图4示意性地示出了基于变压器的电流隔离器20，其中提供了变压器的第一绕组22与根据本公开形成的高电压阻塞结型场效应晶体管(JFET)24串联。JFET 24的漏极触点24D连接到第一电压域的高电压节点26，并且JFET 24的源极触点24S连接到第一绕组22的第一端子22-1。JFET 24的栅极24G连接到第一绕组22的第二端子22-2和局部接地28，等效于图1的第一参考电压(VREF1)。第一和第二绕组22和30可以利用磁耦合隔离。基于变压器的隔离器20的第二绕组30可以使其绕组的一端30-2连接到在第二电压域内的第二本地32，等于第二参考电压(VREF2)，并且绕组30的另一端30-1连接到节点34。节点26和34中的任一个可以连接到信号传输电路(未示出)，节点26和34中的另一个可以连接到信号接收电路。这种电路的示例在EP1171980中描述，其公开的全部内容通过引用并入本文。信号传输电路可以接收输入信号，输入信号可以是数字信号或模拟信号，并且以使得该信号适于跨基于变压器的隔离器20传输的方式对其进行处理。在数字信号的上下文中，该电路包括数字脉冲的上升沿和下降沿，在脉冲宽度方面或脉冲计数方面，使得接收机可以解码脉冲并重建原始数字信号。还可以通过调制表示“1”的信号而不是将其调制为表示“0”或通过分别以不同频率发送表示“1”和“0”的信号来发送信息。接收器和发射器(未示出)都可以连接到节点26和34中的每一个，用于跨过隔离器20的双向通信。图5示出了类似的布置，但是其中基于变压器的隔离器20已经被基于电容器40的电隔离器取代，其可以提供电容耦合隔离。
图6和图7在概念上类似于图4和图5，但是高电压阻塞JFET设置在电流隔离器20的两侧，分别是变压器或电容器40。
图8是根据本发明的教导的保护设备50的实施例的横截面，其说明为垂直形成的JFET结构。图8包括范围从零到120微米的数字刻度，然而将理解的是，图8中所示的元件不一定按比例绘制，并且仅出于说明性目的而示出数字刻度。保护设备50可以广泛地被认为包括在其中形成设备50的半导体66衬底内的三个N掺杂区域。第一区域52形成保护设备50的漏极，其可以基于JFET。因此，本文将使用适于JFET的术语。通常标示为54的第二区域形成空间上广泛的电压降低区域，其可以被视为延伸漏极区域。第三区域56可以被认为是设备的有源部分，因为第三区域56可以控制电流。
第一区域52包括处理晶片60。处理晶片60可高度N掺杂，掺杂浓度为每立方厘米约1019个donor。金属触点62可以形成在处理晶片60的一部分上，以提供与保护设备50的漏极的电流流动连通。
第二区域54中的半导体66比处理晶片60掺杂较少，但掺杂为与处理晶片60相同的半导体类型。在图8所示的示例中，第二区域54是N型区域，其可以形成为具有每厘米立方体约1014个donor的掺杂浓度的外延层。形成延伸漏极区的这种较少掺杂的半导体外延硅层66可以适当地调整其深度，以允许保护设备50承受设计电压。通常，使半导体66的深度更深允许保护设备50承受更大的工作电压或承受更大的过电压。然而，具有更深的半导体66也可以增加跨越半导体66的载流子传输时间，并且保护设备50的响应性在其切换时间方面可以随着所示半导体66的N型外延硅层的深度的增加而减小。
从图8可以看出，保护设备50可以相对较厚，在一些实施例中，第二区域54约为110微米厚。其他尺寸是可能的，而不改变本文公开的保护设备的实施例的原理和优点。具有该厚度并且包括具有适当深度的第一和第二区域52和54的晶片是可商购的，因为它们可以表示绝缘栅双极晶体管设备的起始点。
第三区域56包括与金属触点72接触的高N型掺杂源极区70，使得电流可以被引入保护设备50并且分别在其漏极和源极触点62和72之间流动。源极区70可以被限制性结构围绕，该限制性结构通常表示为限制性结构75。限制性结构75可以用于抑制载流子在源极区70的横向上的移动，并且迫使电流流动和载流子在源极附近移动区域70垂直。限制结构75可用于限定总体上指定为通道80的垂直延伸的通道。将参照图9，10和11更详细地讨论限定通道80的限制结构75的形成。在一些实施例中，第三区域56可以是大约8微米厚。其他尺寸是可能的，而不改变本文公开的保护设备的实施例的原理和优点。
图9更详细地示出了图8所示的保护设备50的第三区域56。图9包括范围从0到8微米的数字刻度，然而将理解的是，图9中所示的元件不一定按比例绘制，并且仅出于说明性目的而示出数字刻度。在该实施例中，限制结构75可以被认为执行至少两个角色。第一作用是限定沟道80的宽度，第二作用是限定将沟道80连接到源极区域70的N型材料的插塞102的范围。在图9所示的实施例中，限制结构75包括形成在源极区域70的任一侧并且向下延伸几微米的多个绝缘导电沟道92。在一个实施例中，绝缘导电通道92可以在大约四微米和大约六微米之间延伸。其他尺寸是可能的，而不改变本文公开的保护设备的实施例的原理和优点。在该示例中，每个绝缘导电通道92可以通过从保护设备50的上表面93蚀刻沟槽，然后用诸如热氧化物的电介质材料对沟槽的侧面进行衬里来形成绝缘壁94。绝缘壁94可以包括任何合适的电介质材料。绝缘导电沟道92可以在底部开口并与限定N型材料的沟道区80的空间范围的第一和第二P掺杂区100-1和100-2接触。沟道80可以回到由绝缘导电沟道92界定的N型材料的区域102中。绝缘壁94之间的区域可以用导电材料95填充，例如P型半导体，使得区域100-1和100-2100-2可以形成与栅电极110接触的掩埋JFET栅极。
在一些实施例中，当在该区域中从N型生长时，可以通过改变半导体66的外延层到P型时的掺杂来形成该结构。在一个实施例中，在提供沟道区80和P掺杂区100-1和100-2的情况下，半导体66的外延层的掺杂对应于从成品的顶部开始大约8微米到大约4微米的深度。在不改变本文公开的保护设备的实施例的原理和优点的情况下，其他尺寸是可能的。在另一实施例中，当起始晶片包括具有适当深度的第一和第二区域52和54时，P型材料可以被注入到晶片顶部的选定区域中，或者P型材料可以在晶片的表面上生长。然后，对应于沟道80的区域可以被N型掺杂，以便在区域100-1和100-2之间重新建立N型柱。然后可以去除用于允许重建区域100-1和100-2的掩模，并且可以外延生长保护设备50的其余部分，以形成延伸到表面的N型区域102。区域102可以被认为是半导体材料的插塞。一旦限制结构75已经形成，则可以执行进一步的处理步骤以形成源极区70以及沟槽和热氧化物，以便产生绝缘沟道92。
耗尽区域边界可以在N型沟道区域80和形成限制结构75的一部分的P型区域100-1和100-2之间的界面周围形成，这可以限制沟道80的空间范围，并且限制载流子沿着与源极区70垂直对准的路径以及介电材料的壁94之间流动。耗尽区的宽度可以由沟道80和区100-1和100-2之间的电压差调制。随着电压差增加，P型区100-1和100-2周围的耗尽区可以朝向彼此生长直到它们相交，从而夹断沟道80并且抑制电流流动。沟道区80被夹断的电压可以通过区域100-1和100-2的边缘相对于彼此的相对位置以及可选地通过区域100-1和100-2的掺杂浓度和/或形成沟道80的N型材料来设置。在一些实施例中，如图9所示，绝缘层(未示出)在保护设备50的上表面93上形成钝化，绝缘层具有孔形成在其中，使得触点72和110可以形成到保护设备50的源极区域70和绝缘沟道80内的导电材料。
在图10所示的另一个实施例中，使用形式的沟槽的端部，绝缘导电通道92也可以被绝缘壁94封闭，并且P型材料100可以延伸到保护的上表面93设备50，以在设备的远离源极区域70的那些部分中形成区域100-3。栅极接触110可以通过掺杂的方式与区域100-3以及区域100-1和100-2接触P型区域112，其相对于区域100-3更高掺杂。因此，区域100-1和100-2与绝缘壁94一起在保护设备50的源周围形成限制结构75，并且绝缘导电通道92远离保护设备的表面设置50几微米。另一变化是蚀刻插塞102周围的沟槽。图10包括范围从0到8微米的数字刻度，然而将理解的是，图10中所示的元件不一定按比例绘制，并且示出了数字刻度仅用于说明目的。其他尺寸是可能的，而不改变本文公开的保护设备的实施例的原理和优点。
图11示出了另一变型，其中P型掺杂用于单独形成限制性结构75，并且P型掺杂半导体的第三区域100-3围绕或环绕N型插塞102。在图11所示的实施例中，在制造期间，N型外延层从N型手柄生长直到距保护设备50的最终上表面93大约8微米的距离。其他尺寸是可能的，而不改变原理和优点的这里公开的保护设备的实施例。然后，P型层生长大约4微米左右，然后图案化两者以允许选择性注入N型材料以形成沟道80。然后将P型材料沉积大约另外4微米直到上表面93，然后进行进一步的N型注入，以形成与沟道区80的宽度相比增加的宽度102的区域，然后形成与源极接触72接合的源极区70。图11包括范围从0到8微米和负6到6微米的数字刻度，然而将理解的是，图11中所示的元件不一定按比例绘制，并且仅出于说明的目的示出数字刻度。源极触点72可以由被选择以提供所寻求的功能的金属导体形成。如前所述，N型区域102在沟道区域80上方并且比沟道区域80宽，并且仍然可以被认为是N型半导体的插塞。
尽管已经公开了图8的第三区域56的三种变型，但是可以看出，它们都试图形成在保护设备50内垂直设置并且远离表面93的窄JFET通道，其中载流子其垂直于保护设备50的表面93。本文所讨论的任何原理和优点可以应用于任何适当形状的设备构造。
图12示出了关于图10讨论的保护设备50的相对掺杂密度。因此，在设备的沟道区80内，例如在源极区70的正下方，用于形成区域100-1和100-2的P型掺杂被提供为分级轮廓，如参考图12上的数字100所示。在一些实施例中，分级轮廓包括在约1.9和大约8.1微米的深度处约1013cm-3上升到在大约5微米的深度处大约2×1017的范围内的受主杂质浓度。同时，可以看出N型掺杂在源区70中相对高度掺杂，在每厘米立方体约1020donor，然后在源极区域70下延伸几微米的区域102中减小到约7×1016个donor/厘米立方。源极区域中的N型掺杂还可以向上或向下改变约50％，以根据期望的夹断电压与沟道区域80的中心匹配，然后减小到约2×1014个donor/厘米立方体，遍及形成延伸漏极区的半导体66的外延区层的整体。这些掺杂与图12中的设备结构相关联地示出，其可以类似于图10的保护设备。
图13示出了保护设备50作为整体的近似掺杂浓度。图13还示出，在保护设备50的整个深度，从大约8或9微米到大约110微米深，半导体66的外延生长区域的掺杂浓度在P型手柄晶片60上的浓度相对急剧上升之前保持基本上恒定。
如上文参考图9-11所描述，根据本文中所揭示的保护设备50的实施例的JFET的结构为使得一旦电压差被反相偏置，沟道区80就夹断足够的电压。因此，保护设备50两端的电压的剩余部分落在扩展半导体66上。本文所公开的保护设备的另一非限制性优点是相对适中的栅极电流流动(例如，皮安到纳安)，这可有助于保持区域100-1和100-2的电位固定。
图14是示出在保护设备50的主体内的以伏特表示的电势的一系列曲线图，并且作为从保护设备50的上表面93朝向漏极区域的以微米计的距离的函数来测量。图14所示的曲线图通过在约100和约1200伏之间的一系列漏极电压(VD)示出。在每种情况下，保护设备50内的电压落在相对广泛的区域上，使得硅内的静电场强度总是保持在可容许的限度内。图14还示出了在第三区域56附近，电压相对于距离的演变变化，并且在大约6微米深的距离和上表面93之间变得保持基本上恒定到预定最大值(例如，大约18伏特)。图15更详细地示出了电压电位的这个方面。这至少部分地归因于夹断保护设备50的动作。
迄今为止关于图9-15讨论的保护设备的实施例是自主的。在操作中，一旦沟道区80和其栅电极之间的电压超过预定值，则保护设备停止导通。另一个非限制性优点是该特征也是故障安全的，例如，因为不需要外部信号来控制保护设备在低阻抗状态和高阻抗状态之间切换。
图16是示出具有连接在节点160和162之间的高电压JFET 24的保护设备180的另一实施例的电路图。保护设备180可以基本上类似于图9-15的保护设备50，以便一旦JFET24的沟道中的电压(当参考图8时为50)超过栅极电压预定量就禁止节点160和162之间的电流流动。在图16的变型中，JFET 24与双极晶体管170结合提供。当JFET 24被夹断以提供电流时，双极晶体管170可以通过流过JFET晶体管24的栅极电流导通节点162和连接到JFET24的发射极的另一节点之间的路径，或者如图16所示，连接到保持在局部接地电压的控制节点172。高电压阻塞JFET 24和双极晶体管170的这种组合在图16中通常被称为保护设备180，并且可以被替换为已经参考图4-7描述的不对称或对称保护电路，如图17，18，19和20所示。
在这种布置中，图16的保护设备180类似于关于图8和图9所描述的保护设备。例如，保护设备180可以具有第一，第二和第三区域52，54和56，其中可以修改第三区域56以创建如上所述的修改的功能。在图21a中更详细地示出了保护设备的该实施例的改进结构。在另一个实施例中，图22示出了整个保护设备180的横截面，以便示出与先前关于图8-15描述的保护设备50的相似性。
参考图21a，在此示例中，其中所示的结构基于关于图11描述的布置。图21a和21b包括范围从0到10微米的数字刻度，然而将理解的是，图21a和21b中所示的元件不一定按比例绘制，并且仅出于说明的目的而示出数字刻度。为了简单起见，在图21a或21b中没有示出金属连接。为了方便，类似的编号将用于指代相同的部分。如图16的等效电路中所示的双极晶体管170(例如，NPN晶体管)可以具有连接到JFET 24的栅极的基极。因此，区域100，可以等效于区域100-1至100-3，可以用作JFET 24的栅极和双极晶体管170的基极。还可以看出，双极晶体管170的集电极连接到JFET 24的源极。因此，区域102可以起作用作为双极晶体管170的集电极并且作为JFET 24的源极的一部分。因此，需要形成的唯一新组件是双极晶体管170的发射极。发射极由另一相对高掺杂N型区域172，并且这可以在形成源极区域70的大致相同的时间形成。在一些实施例中，区域102形成在从上表面93到约5微米的深度处，沟道区80形成在以大约5微米为中心的深度处，并且半导体66可以在大约5微米和10微米之间的深度处形成。其他尺寸是可能的，而不改变本文公开的保护设备的实施例的原理和优点。在图21a所示的保护设备180内图16所示的组件的位置如图21b所示。
图21a还示出了基极-发射极电阻器175可以在双极晶体管170的基极和发射极之间延伸。这可以作为连接在发射极和基极区之间的真实设备提供，或者可选地，可以利用硅P型区100，特别是在掺杂172和接触掺杂112之间形成基极-发射极电阻器175。因此，通过提供发射极掺杂172并通过以下方式将发射极掺杂连接到地：与掺杂区域172连接的金属接触(未示出)，保护设备180可以从节点160和162之间的阻塞电流转向保护设备180，该保护设备180阻断节点160和162之间的电流流动，并且当处于阻断模式，打开节点162和节点172之间的导电路径，以为连接到节点162的设备提供进一步的保护。在超过1000伏工作的高压配置中的一个非限制性优点是形成垂直JFET，使得其从半导体晶片的一侧延伸到半导体晶片的另一侧。然而，虽然这给出良好的电压处理能力，但是它可能引入必须连接到晶片的背面(或背面)的不便。在较低电压布置中，这可以通过使用绝缘体上硅技术或反向偏置阱在隔离阱内形成垂直JFET(和提供的双极晶体管)来避免，然后通过以下方式使漏极连接返回到表面：在距离JFET的有源区一定距离处的半导体200的相对高度掺杂的柱。这种布置在图23和24中示出，其中半导体200包括被示为绝缘壁150的绝缘阱。绝缘壁150可以包括任何合适的电介质材料。
如本文所描述，JFET经配置以在形成栅极的区域100处于相对于沟道的夹断电压时变得夹断。夹断电压Vp由下式给出：
Figure GDA0002284449940000121
其中Nc是每m3通道中的掺杂剂浓度。Nc以S.I.单位表示，因此是每立方米的掺杂浓度。因此，以1×1017杂质cm-3的浓度表示的掺杂浓度变为1023m-3。沟道具有标称宽度2a，因此a是晶体管宽度的一半(栅极间距离的一半)，e是电子上的电荷(1.602×10-19库仑)，εsi是硅的介电常数。硅的相对介电常数为约11.68，ε0＝8.854×10-12Fm-1。
本文所描述的保护设备的实施例还可适于包含在集成电路内，且可包括在芯片尺寸(集成电路)封装内的一个或多个裸片内，以在集成电路之间提供适当水平的隔离和保护电路引脚工作在不同的电压域。
图23和24所示的隔离阱结构可以与半导体66的外延硅层的减小的深度一起使用，以在集成电路内提供过电压保护。阱结构可以与上述保护设备的实施例一起使用，通过用图6的深穿设备结构代替图23的阱结构。
图25示意性地示出了管芯215上的集成电路，其中集成电路包括核心220，核心220可以执行任务，例如可以在集成电路内提供的数据处理，放大，存储器或任何任务。核心220具有一个或多个输入节点222-1至222-N和一个或多个输出节点222-1至222-M，其中一个或多个输出节点222-1至222-M可具有本文所述类型的相应保护设备(例如关于图8至16、21a和21b描述的保护设备50，保护设备180和变型，或关于图23和24描述的较浅保护设备)。因此，集成电路可以使其输入和输出自主地进入高阻抗状态，以在其经历过电压事件时保护核220的内容。
在一些实施方式中，保护设备可以比电流隔离器更鲁棒，并且可以使保护设备跨越电压域。例如，在图4所示的布置的变型中，作为控制节点的栅极24G可以耦合到第二电压域中的节点之一，而电流流动路径24D到24S可以处于第一电压域中，如图26所示。
在一个实施例中，JFET可以被修改为具有串联的两个通道，如图27中示意性地所示。图27示出了保护设备50的第三区域56的另一变型。在该实施例中，如前所述，形成相对于图9描述的限制结构75(P型区域100-1，100-2和由绝缘壁94限定的导体95)。然而，限制结构75可以在包括P型区域260-1和260-2的第二限制结构76内，相对于区域100-1和100-2被更深地埋入，与另外绝缘沟道中的导体262接触该结构可以形成第一和第二串联连接的通道80-1和80-2，每个通道可以在相应的夹断电压处自主地夹断。这种布置的一个非限制性优点是其可用于使得第二通道80-2在例如比第一通道80-1更高的电压下夹断；以修改通道80-1和80-2附近的电场梯度；并且提供针对过电压的附加鲁棒性。作为另一可能性，门G1或G2中的一个可以连接到参考电压(例如，地)，以提供自动地变为高阻抗的保护设备。类似地，另一个栅极(G2或G1)可以连接到开关信号以提供组合的开关和保护设备。
在一些实施方式中，为了增加电流处理能力和/或减少保护设备的有效“导通”电阻，可以并排提供若干保护设备并且共享相同的衬底，如图28所下。
P和N型区域可以互换以产生其它型式的功能过电压保护设备。例如，根据本公开的保护设备可以结合JFET使用PNP晶体管。
本文所公开的设备可用于希望在不同电压域之间提供增强保护的任何领域。这样的设备可以用于工业领域，仅举几个非限制性示例，例如在控制系统，电动机驱动器和测量系统中。类似地，这样的设备还可以在医疗和家庭环境内使用，以便在暴露于较高电压的系统机器或设备内的用户界面或与用户身体的接触和其他组件之间提供增强的安全性。
本公开的各方面也可以在各种电子设备中实现。电子设备的示例可以包括但不限于消费电子产品，电子产品的组件，例如封装的开关组件，电子测试设备，蜂窝通信基础设施等。电子设备的示例可以包括但不限于精密仪器，医疗设备，无线设备，诸如智能电话的移动电话，电话，电视，计算机监视器，计算机，调制解调器，手持式计算机，膝上型计算机，平板计算机，诸如智能手表，个人数字助理(PDA)，车载电子系统，微波，冰箱，诸如汽车电子系统的车载电子系统，立体声系统，DVD播放器，CD播放器，诸如MP3播放器，收音机，摄像机，照相机，数字照相机，便携式存储器芯片，洗衣机，烘干机，洗衣机/干衣机，手表，钟表等的数字音乐播放器。电子设备可以包括未完成的产品。
本文提出的权利要求是适于在美国专利商标局提交的单一依赖格式。然而，应当理解，权利要求旨在多重依赖于任何前述权利要求，除非这样的组合在技术上明显不可行。
除非上下文明确要求，否则在整个说明书和权利要求书中，词语“包括”，“包括”，“包括”，“包括”等应以包括的意义来解释，排他性或穷举性；也就是说，在“包括但不限于”的意义上。如这里一般使用的词语“耦合”是指两个或更多个元件，其可以直接连接或通过一个或多个中间元件。同样，如本文中通常使用的词语“连接”是指可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“本文”，“上方”，“下方”和类似含义的词语应当是指本申请的整体，而不是本申请的任何特定部分。在上下文允许的情况下，在上面的使用单数或复数的某些实施例的具体实施方式中的单词也可以分别包括复数或单数。在上下文允许的情况下，涉及两个或更多个项目的列表的词语“或”旨在覆盖该词语的所有以下解释：列表中的任何项目，列表中的所有项目，以及列表中的项目的任何组合。
此外，本文使用的条件语言，诸如“可以”，“可能”，“可能”，“可以”，“例如”“例如”，“诸如”等等之类的除其他之外，特定地另外说明或在所使用的上下文中以其它方式理解，通常旨在表达某些实施例包括某些特征，元件和/或状态，而其它实施例不包括某些特征，元件和/或状态。以任何方式需要一个或多个实施例的特征，元件和/或状态，或者一个或多个实施例必然包括用于在有或没有作者输入或提示的情况下决定是否包括这些特征，元件和/或状态的逻辑，将在任何特定实施例中执行。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不旨在限制本公开的范围。实际上，本文描述的新颖的设备，方法和系统可以以各种其它形式实施；此外，在不脱离本公开的精神的情况下，可以进行在此描述的方法和系统的形式的各种省略，替换和改变。例如，尽管块以给定的布置呈现，但是备选实施例可以利用不同的组件和/或电路拓扑来执行类似的功能，并且一些块可以被删除，移动，添加，细分，组合和/或修改。这些框中的每一个可以以各种不同的方式来实现。可以组合上述各种实施例的元件和动作的任何合适的组合以提供另外的实施例。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (20)

1.一种用于过电压保护和电流隔离的保护电路，所述保护电路包括：
场效应晶体管，其包括源极、栅极和耦合到第一电压域中的高电压节点的漏极，所述场效应晶体管布置成基于所述栅极和所述场效应晶体管的沟道之间的电压差超过夹断电压而在所述夹断电压夹断所述沟道并且抑制通过所述沟道的电流流动，其中所述夹断电压小于高电压节点处的电压；和
耦合在所述场效应晶体管的所述源极和第二电压域中的低电压节点之间的电流隔离器，所述低电压节点与比所述高电压节点低的电压相关联。
2.根据权利要求1所述的保护电路，其中，所述场效应晶体管是垂直结型场效应晶体管。
3.根据权利要求1所述的保护电路，其中，所述场效应晶体管是包括与所述沟道相反导电类型的掩埋掺杂区域的垂直晶体管，掺杂区域布置成限制所述沟道的空间范围。
4.根据权利要求3所述的保护电路，进一步包括在绝缘壁之间的导电材料，所述导电材料被配置为在栅电极和所述掩埋掺杂区域之一之间提供电路径。
5.根据权利要求1所述的保护电路，进一步包括双极型晶体管，其包括耦合到所述场效应晶体管的源极的集电极。
6.根据权利要求1所述的保护电路，其中，所述电流隔离器包括磁耦合隔离器或电容耦合隔离器中的一个。
7.一种保护设备，包括垂直形成的场效应晶体管，该场效应晶体管包括源极、漏极、栅极以及半导体材料，该半导体材料被掺杂为在所述漏极和源极之间的电流流动连通中形成第一类型的半导体材料，所述保护设备还包括限制性结构，该限制性结构被设置为基于所述栅极和所述第一类型的半导体材料的导电沟道之间的电压差超过夹断电压而限制所述导电沟道的空间范围，其中所述限制性结构连接到所述栅极并且所述限制性结构包括远离所述保护设备的表面定位的第二类型的半导体材料。
8.根据权利要求7所述的保护设备，其中，所述限制性结构与所述第一类型的半导体材料相互作用以形成结型场效应晶体管。
9.根据权利要求7所述的保护设备，其中，所述限制性结构包括形成第一掩埋栅极区域和第二掩埋栅极区域的第二类型的半导体材料的第一区域和第二区域。
10.根据权利要求9所述的保护设备，其中，所述限制性结构包括从所述保护设备的表面延伸的绝缘壁。
11.根据权利要求10所述的保护设备，其中，所述限制性结构包括位于绝缘壁之间的导体，所述导体与所述栅极以及所述第一掩埋栅极区域和第二掩埋栅极区域中的至少一个连通。
12.根据权利要求9所述的保护设备，其中，所述限制性结构进一步包括连接到所述第一掩埋栅极区域和第二掩埋栅极区域并且连接到所述栅极的所述第二类型的半导体材料的第三区域。
13.根据权利要求12所述的保护设备，其中，所述第三区域围绕所述第一类型的半导体材料的插塞。
14.根据权利要求7所述的保护设备，其中，所述第一类型的半导体材料的插塞从所述保护设备的表面处的源极延伸到所述导电沟道，所述第一类型的半导体材料的插塞被配置为比导电沟道更加水平地延伸。
15.根据权利要求14所述的保护设备，其中，所述第一类型的半导体材料的插塞和导电沟道被所述第二类型的半导体材料围绕。
16.根据权利要求9所述的保护设备，其中，所述第一掩埋栅极区域和第二掩埋栅极区域之间的间隔设置所述保护设备的所述夹断电压。
17.根据权利要求8所述的保护设备，进一步包括集成双极型晶体管，其中来自所述结型场效应晶体管的栅极电流为所述双极型晶体管提供基极电流。
18.根据权利要求7所述的保护设备，进一步包括在所述漏极和所述导电沟道之间的延伸漏极区，并且其中所述漏极和所述导电沟道之间的电流流动路径的距离设置保护设备的击穿电压。
19.根据权利要求18所述的保护设备，其中，所述保护设备延伸穿过晶片，使得所述漏极在所述晶片的第一侧上，并且所述源极和栅极在所述晶片的第二侧上。
20.一种集成电路，包括：
具有漏极、通过沟道与所述漏极电连通的源极、栅极和夹断电压的垂直结型场效应晶体管，所述垂直结型场效应晶体管被配置为基于所述栅极和所述沟道之间的电压差阻挡在所述漏极处接收的高于所述夹断电压的电压，以便相对于漏极处的电压减小源极处的电压；和
被配置为从所述结型场效应晶体管的源极接收信号的电流隔离器。
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