JP6316907B2 - 過電圧保護装置および過電圧保護装置と組み合わせたガルバニックアイソレータ - Google Patents

過電圧保護装置および過電圧保護装置と組み合わせたガルバニックアイソレータ Download PDF

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Description

本開示は、半導体ベースの過電圧保護装置、およびこのような過電圧保護装置に関連付けられることができる、データ伝送方式で使用され得る、ガルバニックアイソレータに関する。本開示はさらに、半導体ベースの過電圧保護装置を含む集積回路に関する。
１つの電圧領域から別の電圧領域へ、アナログまたはデジタル信号のいずれかで、信号を伝搬することが所望される電子工学の分野が多くある。このようなシステムの例は、第１の基準電圧を参照して第１の電圧領域における電圧が最大１２００ボルト以上の範囲であり得る、電力監視またはモータ制御を含み、一方で制御電子機器は他のシステムと整合することを必要とし得、典型的に接地である第２の基準電圧を参照してビュー電圧、例えば５ボルトのみの電圧領域において典型的である。第１の電圧領域（ＶＤＯＭ１）における電圧が電圧Ｖ１と電圧ＶＲＥＦ１との間に拡張し、第２の電圧領域（ＶＤＯＭ２）における電圧が電圧Ｖ２と電圧ＶＲＥＦ２との間に拡張する、このような配置が図１に示される。これらの第１および第２の電圧領域間での信号の伝送は、典型的にアイソレータ１０を手段として行われる。アイソレータ１０は、２つの電圧領域間にガルバニック絶縁を提供してもよい。アイソレータは、光電子カプラを含んでもよい他の技術も可能であり、例えば図２に示されるようなキャパシタ１２または図３に示されるような変圧器１４を含んでもよい。典型的に、容量型および変圧器ベースの絶縁が好ましくあり得、チップスケールパッケージ（例えば、集積回路形状）において提供することができる。例えば、容量型および変圧器の絶縁は、モノリシック集積化において、またはチップスケールパッケージ（集積回路パッケージ）内の２つ以上のダイとして、提供されてもよい。
このようなアイソレータは、第１および第２の電圧領域ＶＤＯＭ１およびＶＤＯＭ２間の全電圧の差に晒され得る。いくつかの状況において、これらの電圧領域は、電圧上の過渡を受け得、その結果、いずれかのアイソレータは最大電圧に関して大きく超えて指定されなければならず、データを伝送する能力の損失を伴う可能性があり、そうでなければ装置が損傷する危険性があり得る。さらに、変圧器ベースのアイソレータの場合において、２つの電圧領域間の絶縁が故障していない場合でもアイソレータ内の伝送経路の故障を引き起こす追加の電気的ストレスを生み出し得る、コイル内で作用する電圧が大きくなり過ぎることを避けることも所望され得る。例えば、集積回路に形成される変圧器において、変圧器のノードでの過電圧は、変圧器を損傷し得る過剰な電流フローを引き起こす場合もある。
本開示の第１の態様によると、第１のノードと制御ノードとの間の電位差が既定の値を超えるときに、第１のノードと第２のノードとの間の電流フローを抑制するように配置される保護装置が提供され、保護装置は、第１および第２のノード間の電流フローの連通において第１の型の半導体を形成するようにドープされた半導体材料を備える、垂直に形成される電界効果トランジスタと、第１の型の半導体の伝導チャネルの空間的広がりを制限するように配置される制限構造とを備え、制限構造は制御ノードに接続され、制限構造は装置の表面から離して配置される第２の型の半導体を備える。
本明細書において開示される保護装置の１つの非制限の利点は、保護装置が、ガルバニックアイソレータと組み合わせて提供されてもよく、保護装置の少なくとも一部がガルバニックアイソレータと同じ基板上にあることである。
いくつかの実装において、保護装置は接合型電界効果トランジスタの形状である。一実施形態において、接合型電界効果トランジスタはデプレーションモード装置として動作し、その結果、制御ノードでの電圧が保護装置のチャネル領域内の電圧と同様であるときに接合型電界効果トランジスタが伝導する。本文脈において、「同様」は差の既定の閾値未満内を意味するように定義され得る。
保護装置の第１のノードでの電圧が上がると、第１および第２のノード間のチャネルが最終的にピンチオフされるまで漸次的に狭まり、第１および第２のノード間の電流フローを抑制するように、チャネル電圧も変わり得る。したがって、保護装置はガルバニックアイソレータで、または保護装置に接続される他の部品あるいは回路で生じ得る電圧を制限する。
本明細書において開示される保護装置の１つの非制限の利点は、保護装置が第２のノードと制御ノードまたは別のノードのいずれかとの間に集積制御可能な電流フロー経路をさらに備えてもよいことであり、第１および第２のノードが互いに電流フロー連通にあるとき、例えばチャネル電圧と制御電圧との間の差が既定の閾値を下回るとき、集積電流フロー経路は高インピーダンス経路として動作し、第１および第２の電流フローノードが電流フロー連通にないとき、例えば既定の電圧差を超えるとき、第２のノードと制御ノードまたは別のノードとの間の電流フロー経路が導通する、または低インピーダンスとなる。
保護装置は、集積回路の部品を過電圧または電圧を下回る事象から保護するために、様々な集積回路の入力および出力端子／ピン／ノードと直列にさらに提供されてもよい。
本開示の別の態様は、過電圧保護およびガルバニック絶縁のための保護回路である。保護回路は、第１の電圧領域で高電圧ノードに接続されるドレインを備える電界効果トランジスタを含む。電界効果トランジスタは電界効果トランジスタのチャネルをピンチオフし、ピンチオフ電圧でチャネルを流れる電流フローを抑制するように配置され、ピンチオフされた電圧は高電圧ノードにおける電圧未満である。保護回路は電界効果トランジスタのソースと第２の電圧領域の低電圧ノードとの間に接続されるガルバニックアイソレータも含み、低電圧ノードは高電圧ノードより低い電圧に関連付けられる。
本開示の別の態様は、垂直接合電界効果トランジスタおよびガルバニックアイソレータを含む集積回路である。垂直接合電界効果トランジスタは、ドレイン、ソース、およびピンチオフ電圧を有する。垂直接合電界効果トランジスタは、ドレインでの電圧に比べてソースでの電圧を減少させるように、ピンチオフ電圧の上のドレインで受信される電圧をブロックするように構成される。ガルバニックアイソレータは、接合電界効果トランジスタのソースから信号を受信するように構成される。
例えば、本発明は以下を提供する。
（項目１）
過電圧保護およびガルバニック絶縁用の保護回路であって、前記保護回路は、
第１の電圧領域において高電圧ノードに接続されるドレインを備える電界効果トランジスタであって、前記電界効果トランジスタが、前記電界効果トランジスタのチャネルをピンチオフし、ピンチオフ電圧で前記チャネルに流れる電流フローを抑圧するように配置され、前記ピンチオフ電圧が、前記高電圧ノードでの電圧よりも低い、電界効果トランジスタと、
前記電界効果トランジスタのソースと第２の電圧領域における低電圧ノードとの間に接続されるガルバニックアイソレータであって、前記低電圧ノードは前記高電圧ノードより低い電圧と関連付けられる、ガルバニックアイソレータとを備える、過電圧保護およびガルバニック絶縁用の保護回路。
（項目２）
前記電界効果トランジスタが、垂直接合電界効果トランジスタである、上記項目に記載の保護回路。
（項目３）
前記電界効果トランジスタが、前記チャネルと反対の伝導型の埋設ドープ領域を備え、前記ドープ領域が前記チャネルの空間的広がりを制限するように配置される垂直トランジスタである、上記項目のいずれか一項に記載の保護回路。
（項目４）
ゲート電極と前記埋設ドープ領域のうち１つとの間に電気経路を提供するように構成される絶縁壁間に伝導材料をさらに備える、上記項目のいずれか一項に記載の保護回路。
（項目５）
前記電界効果トランジスタの前記ソースに接続されるコレクタを備えるバイポーラトランジスタをさらに備える、上記項目のいずれか一項に記載の保護回路。
（項目６）
前記ガルバニック絶縁が、磁気的に接続されるアイソレータまたは容量結合されるアイソレータのうち１つを備える、上記項目のいずれか一項に記載の保護回路。
（項目７）
第１のノードと制御ノードとの間の電位差が既定値を超えるときに、前記第１のノードと第２のノードとの間の電流フローを抑制するように配置される保護装置であって、前記保護装置が、前記第１および第２のノード間で電流フロー連通において、第１の型の半導体材料を形成するようにドープされる半導体材料を備える垂直に形成される電界効果トランジスタと、前記第１の型の半導体の伝導チャネルの空間的広がりを制限するように配置される制限構造とを備え、前記制限構造が、前記制御ノードに接続され、前記制限構造が、前記保護装置の表面から離して配置される第２の型の半導体材料を備える、保護装置。
（項目８）
前記制限構造が、前記第１の型の半導体と相互作用して接合電界効果トランジスタを形成する、上記項目のいずれか一項に記載の保護装置。
（項目９）
前記制限構造が、第１および第２の埋設ゲート領域を形成する、前記第２の型の半導体材料の第１の領域および第２の領域を備える、上記項目のいずれか一項に記載の保護装置。
（項目１０）
前記制限構造が、前記保護装置の表面から延在する絶縁壁を備える、上記項目のいずれか一項に記載の保護装置。
（項目１１）
前記制限構造が、絶縁壁間に位置する伝導体を備え、前記伝導体は、前記制御ノードおよび、前記第１および第２の埋設ゲート領域のうち少なくとも１つと連通している、上記項目のいずれか一項に記載の保護装置。
（項目１２）
前記制限構造が、前記第１および第２の埋設ゲート領域に、ならびに前記制御ノードに接続される、前記第２の型の半導体材料の第３の領域をさらに備える、上記項目のいずれか一項に記載の保護装置。
（項目１３）
前記第３の領域が、前記第１の型の半導体のプラグを囲繞する、上記項目のいずれか一項に記載の保護装置。
（項目１４）
前記第１の型の半導体材料のプラグが、前記保護装置の前記表面で前記第２のノードから前記伝導チャネルまで延在し、前記第１の型の半導体材料の前記プラグが、前記伝導チャネルよりさらに水平方向に延びるように構成される、上記項目のいずれか一項に記載の保護装置。
（項目１５）
前記第１の型の半導体の前記プラグおよび伝導チャネルが、前記第２の型の半導体によって囲繞される、上記項目のいずれか一項に記載の保護装置。
（項目１６）
前記第１および第２の埋設ゲート領域の間の分離が、前記保護装置のピンチオフ電圧を設定する、上記項目のいずれか一項に記載の保護装置。
（項目１７）
集積バイポーラトランジスタをさらに備え、前記接合電界効果トランジスタからのゲート電流が、前記バイポーラトランジスタ用のベース電流を提供する、上記項目のいずれか一項に記載の保護装置。
（項目１８）
ドレインとして作用するように構成される前記第１のノードと前記伝導チャネルとの間に、拡張されたドレイン領域をさらに備え、前記第１のノードと前記伝導チャネルとの間の電流フロー経路の距離が、前記保護装置の降伏電圧を設定する、上記項目のいずれか一項に記載の保護装置。
（項目１９）
前記保護装置が、ウエハを通って延在し、その結果前記第１のノードが前記ウエハの第１の側にあり、前記第２のノードおよび前記制御ノードが前記ウエハの第２の側にある、上記項目のいずれか一項に記載の保護装置。
（項目２０）
集積回路であって、
ドレイン、ソース、およびピンチオフ電圧を有する、垂直接合電界効果トランジスタであって、前記垂直接合電界効果トランジスタが、前記ドレインでの電圧と比較して、前記ソースでの電圧を減少するように、前記ピンチオフ電圧を上回る前記ドレインにおいて受信される電圧をブロックするように構成される、垂直接合電界効果トランジスタと、
前記接合電界効果トランジスタの前記ソースから信号を受信するように構成される、ガルバニックアイソレータと、を備える、集積回路。
（摘要）
構成要素は、それらが過電圧に晒される場合、損傷する可能性がある。高電圧に晒され得る構成要素およびノードと直列に配置することができる装置が、本明細書において開示される。電圧が高くなり過ぎる場合、本装置は、比較的高インピーダンス状態に自立的に切り替えることができ、それによって他の構成要素を保護する。
添付の図面を参照し、非制限の例のみで、本開示の実施形態が説明される。
図１は、第１の電圧領域と第２の電圧領域との間の信号伝搬を許容するように作用するガルバニックアイソレータを概略的に例証する。
図２は、容量型電圧アイソレータを概略的に例証する。
図３は、変圧器ベースのアイソレータを概略的に例証する。
図４は、本開示に対する一実施形態を構築する高電圧ブロッキングＪＦＥＴが、磁気的に接続されるアイソレータのコイルに関連して提供される形状の保護装置を含む非対称の保護回路を概略的に例証する。
図５は、本開示による、高電圧ブロッキングＪＦＥＴが容量結合されるアイソレータの端子に接続される、非対称の保護回路を概略的に例証する。
図６は、本開示の教示による、高電圧ブロッキングＪＦＥＴが磁気的に接続されるアイソレータの一次および二次の巻線の両方に提供される、対称絶縁装置の回路図を概略的に例証する。
図７は、本開示の教示による、高電圧ブロッキングＪＦＥＴが容量型の絶縁バリアの第１および第２の端子に関連して提供される、対称保護装置の回路図を概略的に例証する。
図８は、本開示の教示による保護装置の一部を通る概略的な断面図である。
図９は、図８の装置の上部をさらに詳細に示す。
図１０は、本開示の教示による装置の最上部の代替の構成を概略的に例証する。
図１１は、本開示の教示による装置の最上部のさらなる実施形態を示す。
図１２は、図９に示される装置内の位置に応じた様々なドーピング濃度を概略的に例証する。
図１３は、本開示の教示による装置の実施形態内の例示のドーピング濃度を示す。
図１４は、装置のドレイン端末へ与えられる電圧に応じた図９の装置内の様々な位置での電圧のプロットを示す。
図１５は、図１４の一部をさらに詳細に示す。
図１６は、本開示の教示による保護装置のさらなる実施形態の等価回路図である。
図１７は、磁気アイソレータに非対称保護を提供するように配置される図１６の装置を概略的に例証する。
図１８は、容量ベースのアイソレータに非対称保護を提供するように配置される図１６の装置を概略的に例証する。
図１９は、図１６に示される型の装置が変圧器ベースのアイソレータに対称過電圧保護を提供する例示の配置を示す。
図２０は、図１６に示される型の装置が容量絶縁に対称過電圧保護を提供するように配置される、例示の配置を示す。
図２１ａは、図１６に示される装置の一部の断面である。
図２１ｂは、図２１ａに示される構造内の構成要素の等価位置を示す。
図２２は、図１６に示される装置の垂直方向の広がりの断面である。
図２３は、本開示のさらなる実施形態を通る断面である。
図２４は、図２３に示される装置の断面であり、断面は図２３の平面に垂直である。
図２５は、本開示の教示による、過電圧保護装置を有する集積回路がその入力と出力を関連付けることを概略的に例証する。
図２６は、保護装置およびガルバニックアイソレータのさらなる変形を概略的に例証し、保護装置は本開示の教示に従うアイソレータに作用する電圧に反応する。
図２７は、各ピンチオフ電圧をそれぞれが有する、２つの独立したピンチオフ領域を提供する保護装置の第３の領域における修正されたゲート構造を概略的に例証する。
図２８は、平行に形成されて抵抗が減少した複合装置を作る複数の保護装置を例証する、本開示の教示による装置のさらなる実施形態の断面である。
以下の特定の実施形態の詳細な説明は、具体的な実施形態の様々な説明を提示する。しかしながら、本明細書に記載の新機軸は、例えば請求項によって定義され、包含されるような多数の異なる方法で具現化され得る。本明細書では、似た参照番号が同一または機能的に類似した要素を指し示し得る図面への参照がなされる。図面に示される要素は必ずしも一定の縮尺で描かれていないことが理解されるであろう。その上、特定の実施形態は図面に示されるよりも多くの要素および／または図面に示される要素のサブセットを含み得ることが理解されるであろう。さらに、いくつかの実施形態は、２つ以上の図面からの特長の任意の好適な組み合わせを組み込み得る。
本開示の実施形態が添付の図面を参照して、図面に示されるような実施形態の方向性で、説明される。したがって、図面において、装置の最上面が平行であるように示され、チャネルは垂直であり、これらの用語は図面に示されるように方向付けられた装置に関連して説明で使用される。さらに、半導体領域が互いに離されている場合、分離は境界線として示されるが、実際の装置では境界はさらに目立たないことが理解されるべきである。
図４は、変圧器ベースのガルバニックアイソレータ２０を概略的に例証し、変圧器の第１の巻線２２は、本開示に従って形成される高電圧ブロッキング接合型電界効果トランジスタ（ＪＦＥＴ）２４と、直列に提供される。ＪＦＥＴ２４のドレイン接触２４Ｄが第１の電圧領域の高電圧ノード２６に接続され、ＪＦＥＴ２４のソース接触２４Ｓが第１の巻線２２の第１の端子２２−１に接続される。ＪＦＥＴ２４のゲート２４Ｇが、図１の第１の基準電圧（ＶＲＥＦ１）と同等に、第１の巻線２２の第２の端子２２−２とローカル接地２８とに接続される。第１および第２の巻線２２および３０は磁気的に接続された絶縁を利用してもよい。変圧器ベースのアイソレータ２０の第２の巻線３０は、第２の電圧領域内で、第２の基準電圧（ＶＲＥＦ２）と同等に、第２のローカル接地３２に接続される巻線の一方の端部３０−２を有してもよく、巻線３０の他方の端部３０−１はノード３４に接続される。ノード２６および３４の一方が信号伝送回路（図示せず）に接続されてもよく、ノード２６および３４の他方が信号受信回路に接続されてもよい。このような回路の一例が欧州特許第１１７１９８０号において説明され、その開示の全体が本明細書において参照によって組み込まれる。信号伝送回路は、デジタル信号またはアナログ信号であってもよい受信信号を受信してもよく、信号が変圧器ベースのアイソレータ２０上での伝送に最適であるように処理してもよい。このような回路は、デジタル信号の文脈において、パルス幅に関してかパルス数に関してのいずれかで、デジタルパルスの立ち上がりエッジおよび立ち下がりエッジを符号化することを含み、その結果、受信機がパルスを復号し、元のデジタル信号を再構築することができる。情報はまた、「１」を表すように信号を変調し、「０」を表すように変調しないことによって、またはそれぞれ「１」および「０」を表すように異なる周波数で信号を伝送することによって、伝送されてもよい。受信機と送信機（図示せず）の両方は、アイソレータ２０上での双方向の通信用のノード２６および３４の各々に接続されてもよい。図５は、同様の配置を示すが、変圧器ベースのアイソレータ２０が、容量結合された絶縁を提供してもよいキャパシタ４０ベースのガルバニックアイソレータに置き換えられている。
図６および図７は、図４および図５と同様の概念であるが、高電圧ブロッキングＪＦＥＴがガルバニックアイソレータ２０の両側に提供され、変圧器またはキャパシタ４０にそれぞれ提供される。
図８は、本開示の教示によって垂直に形成されるＪＦＥＴ構造として例証される、保護装置５０の実施形態の断面図である。図８はゼロから１２０ミクロンまでの数値尺度を含むが、図８に例証される要素が正確な縮尺率で描かれる必要がなく、数値尺度は例証の目的のみで示されることが理解されるであろう。保護装置５０は、装置５０が形成される半導体６６基板内の３つのＮドープ領域を含むとして広く見なされ得る。第１の領域は、保護装置５０のドレインを形成し、これは、ＪＦＥＴに基づき得る。したがって、ＪＦＥＴに対して適切な専門用語が、本明細書において使用される。概して５４で指定される第２の領域は、空間的に広範な電圧降下領域を形成し、これは、拡張されたドレイン領域として見なされ得る。第３の領域５６は電流フローを制御することができるため、第３の領域５６は、装置の活性部分として見なされ得る。
第１の領域５２はハンドルウエハ６０を備える。ハンドルウエハ６０はドープ濃度が約１０１９ドナー毎立方センチメートルで高ドープされてもよい。金属接触６２はハンドルウエハ６０の一部上に形成され、保護装置５０のドレインとの電流フローの連通を提供することができる。
第２の領域５４における半導体６６は、ハンドルウエハ６０より低くドープされるが、ハンドルウエハ６０と同じ半導体型になるようにドープされる。図８に例証される例において、第２の領域５４は、約１０１４ドナー毎立方センチメートルのドープ濃度のエピタキシャル層として形成することができるＮ型領域である。拡張されたドレイン領域を形成する、半導体６６のこのより少なくドープされたエピタキシャルシリコン層は、適切に合わせられた深さを有し、保護装置５０が設計電圧に耐えることを可能にすることができる。一般的に、半導体６６の深さを深くすると、保護装置５０が、さらに大きな動作電圧に耐えること、またはさらに大きな過電圧に耐えることが可能になる。しかしながら、さらに深い半導体６６を有することは、半導体６６上のキャリア走行時間をさらに増やし得、保護装置５０の応答性は、スイッチング時間について、例証される半導体６６のＮ型エピタキシャルシリコン層の深さが増加するにつれ減少し得る。
図８から見られるように、保護装置５０は、いくつかの実施形態において、第２の領域５４を備え、比較的厚く、約１１０ミクロンの厚さである。本明細書において開示される保護装置の実施形態の原理および利点を変えることなく、他の寸法が可能である。この厚さであり、適切な深さを有する第１および第２の領域５２および５４を備えるウエハは、絶縁されたゲートバイポーラトランジスタデバイス用の始点を表すことができるため、商業的に利用可能である。
第３の領域５６は、金属接触７２と接触するＮ型高ドープソース領域７０を備え、その結果電流が保護装置５０に導かれ、それぞれドレイン６２とソース接触７２との間を流れる。ソース領域７０は、制限構造７５として概して指定される制限構造によって囲繞されてもよい。制限構造７５はソース領域７０のキャリアの横方向の動きを抑制するように、ならびにソース領域７０の近傍における電流フローおよびキャリアの動きを垂直にするように作用してもよい。制限構造７５は、概してチャネル８０として指定される、垂直に延在するチャネルを画定するように作用してもよい。チャネル８０を画定する制限構造７５の形式は、図９、１０および１１でさらに詳細に説明される。いくつかの実施形態において、第３の領域５６は約８ミクロンの厚さであってもよい。本明細書において開示される保護装置の実施形態の原理および利点を変えずに他の寸法が可能である。
図９は、図８に示される保護装置５０の第３の領域５６をさらに詳細に示す。図９はゼロ〜８ミクロンの数値尺度を含むが、図９に例証される要素は正確な縮尺率で描かれる必要がなく、数値尺度は例証の目的のみで示されることが理解されるであろう。本実施形態において、制限構造７５は少なくとも２つの役割を行うと見なされ得る。第１の役割はチャネル８０の幅を画定することであり、第２の役割はソース領域７０にチャネル８０を接続するＮ型材料のプラグ１０２の広がりを画定することである。図９に例証される実施形態において、制限構造７５は、ソース領域７０のいずれかの側に形成され、数ミクロンだけ下方に延在する、複数の絶縁伝導チャネル９２を備える。一実施形態において、絶縁伝導チャネル９２は約４〜約６ミクロン延在してもよい。本明細書において開示される保護装置の実施形態の原理および利点を変えずに他の寸法が可能である。本例において、各絶縁伝導チャネル９２は保護装置５０の上面９３から溝をエッチングし、次に熱酸化物のような誘電材料で溝に線を引き、絶縁壁９４を形成することによって形成されてもよい。絶縁壁９４は任意の適切な誘電材料を備えることができる。絶縁伝導チャネル９２は底部が開口していてもよく、Ｎ型材料のチャネル領域８０の空間的広がりを定める第１および第２のＰドープ領域１００−１および１００−２と接触していてもよい。チャネル８０は、絶縁伝導チャネル９２によって境界されるＮ型材料の領域１０２に開放し戻してもよい。絶縁壁９４間の領域は、伝導材料９５、例えば、Ｐ型半導体で満たすことができ、その結果領域１００−１および１００−２はゲート電極１１０と接触する埋設ＪＦＥＴゲートを形成することができる。
いくつかの実施形態において、領域においてＮ型からＰ型に成長させられるため、半導体６６のエピタキシャル層のドーピングを変更することによって構造を形成することができる。チャネル領域８０およびＰドープ領域１００−１および１００−２が提供される一実施形態において、半導体６６のエピタキシャル層のドーピングは、完成品の保護装置５０の上部から約８ミクロン〜約４ミクロンの深さに対応する。本明細書において開示される保護装置の実施形態の原理および利点を変えずに他の寸法が可能である。開始ウエハが適切な深さの第１および第２の領域５２および５４を備える別の実施形態において、Ｐ型材料はウエハの上部で選択された領域に埋め込まれてもよく、またはＰ型材料はウエハの表面上に成長されてもよい。チャネル８０に対応する領域は、領域１００−１と１００−２との間でＮ型コラムを復元するために、次にＮ型ドープすることができる。復元領域１００−１および１００−２を許容するために使用されるマスクは、次に除去することができ、保護装置５０の残りが表面に延在するＮ型領域１０２を形成するように、エピタキシャル成長させることができる。領域１０２は、半導体材料のプラグとして見なされ得る。制限構造７５が一度形成されると、絶縁チャネル９２を作るために、ソース領域７０および溝ならびに熱酸化物を形成するさらなる処理工程を実行することができる。
空乏領域の境界は、制限構造７５の一部を形成する、Ｎ型領域８０とＰ型領域１００−１および１００−２との間のインターフェースの周りに形成することができ、これは、チャネル８０の空間的広がりを制限し得る、および、キャリアがソース領域７０と垂直に整列される経路に沿って、かつ誘電材料の壁９４間を流れるように制限し得る、きる。空乏領域の幅は、チャネル８０と領域１００−１および１００−２との間の電圧差によって変調されてもよい。電圧差が増加すると、Ｐ型領域１００−１および１００−２の周りの空乏領域が交わるまで互いに向かって成長することができ、それによってチャネル８０をピンチオフし、電流フローを抑制する。チャネル領域８０がピンチオフされる電圧は、互いに対して領域１００−１および１００−２の端部の相対位置によって、および任意に領域１００−１および１００−２のドーピング濃度および／またはチャネル８０を形成するＮ型材料によって、設定することができる。いくつかの実施形態において、図９に示されるように、絶縁層（図示せず）は保護装置５０の上面９３上にパッシベーションを形成し、絶縁層はパッシベーションに形成された開口部を有し、その結果接触７２および１１０が保護装置５０のソース領域７０に、および絶縁チャネル８０内の伝導材料にすることができる。
図１０に示される別の実施形態において、絶縁伝導チャネル９２を形成するために使用される溝の端部はさらに、絶縁壁９４によって閉められてもよく、Ｐ型材料１００は保護装置５０の上面９３まで延在して、ソース領域７０から離れて配置される装置の部分において領域１００−３を形成してもよい。ゲート接触１１０は領域１００−３との接触を作ってもよく、それによって、領域１００−３に対してさらに高ドープされた、Ｐ型ドープ領域１１２によって領域１００−１および１００−２を作ってもよい。したがって、領域１００−１および１００−２は、絶縁壁９４とともに、保護装置５０のソースの周りに制限構造７５を形成し、絶縁伝導チャネル９２は保護装置５０の表面から数ミクロン離れて配置される。さらなる変形は、プラグ１０２の周りの溝をエッチングすることである。図１０はゼロ〜８ミクロンまでの数値尺度を含むが、図１０に例証される要素が正確な縮尺率で描かれる必要がなく、数値尺度は例証の目的のみで示されることが理解されるであろう。本明細書において開示される保護装置の実施形態の原理および利点を変えずに他の寸法が可能である。
図１１は、Ｐ型ドーピングが制限構造７５のみを形成するように作用し、Ｐ型ドープされた半導体の第３の領域１００−３はＮ型プラグ１０２を囲繞または包囲する、さらなる変形を示す。図１１に例証される実施形態において、製造中、Ｎ型エピタキシャル層は、Ｎ型から約８ミクロンの距離まで成長され、最終的に保護装置５０の上面９３になる。本明細書において開示される保護装置の実施形態の原理および利点を変えずに他の寸法が可能である。そしてＰ型層が約４ミクロン程成長され、次に両方がパターン化され、Ｎ型材料の選択的な埋め込みを可能にし、チャネル８０を形成する。そして、Ｐ型材料が保護装置５０の上面９３までさらに約４ミクロン堆積され、次に、チャネル領域８０の幅と比べて強化された幅１０２の領域を形成するため、次にソース接触７２と係合するソース領域７０を形成するためにさらにＮ型埋め込みが行われる。図１１は、ゼロ〜８ミクロンまで、およびマイナス６〜６ミクロンまでの数値尺度を含むが、図１１に例証される要素が正確な縮尺率で描かれる必要がなく、数値尺度は例証の目的のみで示されることが理解されるであろう。ソース接触７２は、選択される金属導体から形成され、求められる機能性を提供してもよい。以前のように、Ｎ型領域１０２はチャネル領域８０よりも上にあって広く、依然としてＮ型半導体のプラグとして見なされ得る。
図８の第３の領域５６に関する３つの変形が開示されたが、すべて、保護装置５０内に垂直に、かつ表面９３から離れて、保護装置５０の表面９３に垂直なキャリアフローと伴って配置されるさらに狭いＪＦＥＴチャネルを形成しようとすることが分かる。本明細書において説明される原理および利点のいずれも、任意の適切に形成される装置構成に適用することができる。
図１２は図１０について説明される保護装置５０の相対的なドーピング濃度を例証する。したがって、装置のチャネル領域８０内で、例えばソース領域７０の直下で、図１２に数字１００を参照して示されるように、領域１００−１および１００−２を形成するために使用されるＰ型ドーピングが段階的なプロファイルとして提供される。いくつかの実施形態において、段階的なプロファイルは深さ約１．９および約８．１ミクロンの深さで約１０１３ｃｍ−３から、５ミクロンの深さで約２×１０１７まで上昇するアクセプタ不純物濃度を含む。一方で、Ｎ型ドーピングは、約１０２０ドナー毎立方センチメートルで、ソース領域７０で比較的高ドープされ、次に、ソース領域７０の下を数ミクロン延在する領域１０２において約７×１０１６ドナー毎立方センチメートルに減少されることが分かる。ソース領域におけるＮ型ドーピングは、所望されるピンチオフ電圧に応じてチャネル領域８０の中心と合致するように、約５０％上方または下方に変更され、次に拡張されたドレイン領域を形成する半導体６６のエピタキシャル領域層のバルク中で約２×１０１４ドナー毎立方センチメートルまで減少されてもよい。これらのドーピングは、図１０の保護装置と同様であってもよい装置構造に関連して図１２に示される。
図１３は保護装置５０に対するおよそのドーピング濃度を全体として示す。図１３はさらに、濃度がＰ型ハンドルウエハ６０で比較的急激に上がる前に、約８または９ミクロン〜約１１０ミクロンの深さの保護装置５０の深さ全体において、半導体６６のエピタキシャル成長領域に対するドーピング濃度が実質的に一定のままであることを示す。
図９〜１１を参照して前述されたように、本明細書において開示される保護装置５０の実施形態によるＪＦＥＴの構造は、一度電圧差が十分な電圧によって逆バイアスになると、チャネル領域８０がピンチオフされるようになっている。したがって、保護装置５０の電圧の残りは拡張された半導体６６上に落ちる。本明細書において開示される保護装置のさらなる非制限の利点は、領域１００−１および１００−２の電位差を固定されたままにするのを助け得る、比較的少ないゲート電流フロー（例えば、ピコアンペアからナノアンペア）である。
図１４は、ボルトで表され、保護装置５０の上面９３からドレイン領域またはハンドルウエハ６０への距離の関数としてミクロンで測定される、保護装置５０の本体内の電位を示す一連のグラフである。図１４に例証されるグラフは、約１００〜約１２００ボルトの間の一連のドレイン電圧（ＶＤ）を通して示される。それぞれの場合において、保護装置５０内の電圧は比較的拡張された領域上におよび、その結果シリコン内の電界強度が常に許容制限内のままである。図１４はさらに、第３の領域５６の近くで、距離に対する電圧の変化パターンが変わり、約６ミクロンの距離と保護装置５０の上面９３との間の既定の最大値（例えば、約１８ボルト）で実質的に一定に保たれることを示す。図１５は、電位差の本態様をさらに詳細に例証する。これは、少なくとも一部において、ピンチオフされた保護装置５０の作用に起因する。
図９〜１５を参照して説明される保護装置の実施形態は、自立している。動作中、保護装置は、一度チャネル領域８０とゲート電極との間の電圧が既定値を超えると、導通することを止める。別の非制限の利点は、例えば、保護装置を制御して低インピーダンスおよび高インピーダンス状態を切り替えるために外部信号が必要とされないため、フェイルセーフでもあることである。
図１６は、ノード１６０および１６２間に接続される高電圧ＪＦＥＴ２４を有する保護装置１８０のさらなる実施形態を例証する回路図である。保護装置１８０は、図９〜１５の保護装置５０と実質的に同様に、一度ＪＦＥＴ２４（図８を参照するときは５０）のチャネルにおける電圧が既定量によるゲート電圧を超えると、ノード１６０および１６２間の電流フローを抑制するように作用してもよい。図１６の変形において、ＪＦＥＴ２４がバイポーラトランジスタ１７０と併せて提供される。ＪＦＥＴ２４がピンチオフとなるときに、バイポーラトランジスタ１７０はＪＦＥＴトランジスタ２４を通って流れるゲート電流によってオンにすることができ、ノード１６２とＪＦＥＴ２４のエミッタに接続されるさらなるノードとの、または図１６に示されるように、ローカル接地で保持される制御ノード１７２との間の電流フロー経路を提供する。この高電圧ブロッキングＪＦＥＴ２４とバイポーラトランジスタ１７０との組み合わせは、図１６における一般的に設計される保護装置１８０であり、図４〜７について説明された、かつ図１７、１８、１９および２０に示されるような対称または非対称の保護回路に置き換えられてもよい。
このような配置において、図１６の保護装置１８０は図８および９について説明されるものと同様である。例えば、保護装置１８０は、第１、第２および第３の領域５２、５４、および５６を有してもよく、第３の領域５６は修正されて上述の修正された機能を作ってもよい。保護装置の本実施形態の修正された構造は、図２１ａにさらに詳細に示される。別の実施形態において、図２２は、図８〜１５について前述された保護装置５０との同様性を示すために、保護装置１８０全体の断面を示す。
図２１ａを参照すると、図２１ａに示される構造は、本例において、図１１について説明される配置に基づく。図２１ａおよび２１ｂは、ゼロ〜１０ミクロンまでの数的尺度を含むが、図２１ａおよび２１ｂに例証される要素は正確な縮尺率で描かれる必要がなく、数値尺度は例証の目的のみで示されることが理解されるであろう。図を簡潔にするために、図２１ａまたは２１ｂには金属接続が示されていない。利便性のために、同じ部分を参照するために同じ数字が使用される。図１６の等価回路に例証されるようなバイポーラトランジスタ１７０（例えば、ＮＰＮトランジスタ）は、ＪＦＥＴ２４のゲートに接続されるベースを有してもよい。したがって、領域１００−１から１００−３と同等であり得る領域１００は、ＪＦＥＴ２４のゲートとバイポーラトランジスタ１７０のベースの両方として作用してもよい。バイポーラトランジスタ１７０のコレクタがＪＦＥＴ２４のソースに接続されることも分かる。したがって、領域１０２はバイポーラトランジスタ１７０のコレクタとして、およびＪＦＥＴ２４のソースの一部として作用することができる。したがって、形成される必要がある新たな構成要素はバイポーラトランジスタ１７０のエミッタのみである。エミッタは、保護装置１８０の表面においてさらに比較的高ドープのＮ型領域１７２によって提供され、ソース領域７０の形成とほぼ同時に形成することができる。いくつかの実施形態において、領域１０２は、上面９３から約５ミクロンまでの深さで形成され、チャネル領域８０は、約５ミクロンに中心がある深さで形成され、半導体６６は、約５ミクロン〜１０ミクロンの深さで形成されてもよい。本明細書において開示される保護装置実施形態の原理および利点を変えずに他の寸法が可能である。図２１ａに例証される保護装置１８０内の図１６に例証される構成要素の位置が、図２１ｂに例証される。
図２１ａはさらに、ベースエミッタレジスタ１７５がバイポーラトランジスタ１７０のベースとエミッタとの間に延在してもよくことを例証する。これは、エミッタとベース領域との間に取り付けられる実際の装置として提供することができ、または代替的に、シリコンＰ型領域１００内のレジスタンス、詳細にはドーピング１７２と接触ドーピング１１２との間が、ベースエミッタレジスタ１７５を形成するために利用されてもよい。したがって、エミッタドーピングの提供およびドープ領域１７２と接続する金属接触（図示せず）によるエミッタドーピングの接地への接続によって、保護装置１８０はノード１６０および１６２間のブロッキング電流フローからノード１６０および１６２間の電流フローをブロックする保護装置１８０へ転化し、ブロッキングモードのときに、ノード１６２とノード１７２との間の伝導経路を開き、ノード１６２に接続される装置に対してさらなる保護を提供する。
１０００ボルトを超えて作動する高電圧配置における１つの非制限の利点は、垂直ＪＦＥＴを形成し、その結果垂直ＪＦＥＴが半導体ウエハの一方の側から半導体ウエハの他方の側へ延在することである。しかしながら、これが良好な電圧操作性を与える一方、ウエハの裏面（または後面）への接続を作らなければならないという不便さをもたらし得る。さらに低い電圧配置において、これは、垂直ＪＦＥＴ（および提供される場合はバイポーラトランジスタ）を絶縁技術上のシリコンを使用する絶縁されたウエル、または逆バイアスされたウエル内に形成し、ＪＦＥＴの活性領域からいくらかの距離で半導体２００の比較的高ドープカラムによって表面へドレイン接続を戻すことによって避けられることができる。このような配置は図２３および２４に示され、半導体２００は絶縁壁１５０として例証される絶縁ウエルを含む。絶縁壁１５０は任意の適切な誘電材料を含むことができる。
本明細書において説明されるように、ＪＦＥＴは、ゲートを形成する領域１００がチャネルに対してピンチオフ電圧であるときにピンチオフとなるように構成される。ピンチオフ電圧ＶＰは次の式で与えられる。
Figure 0006316907
 式中、Ｎｃはチャネルにおける毎立方メートルのドーピング濃度である。ＮｃはＳ．Ｉ．単位で表され、したがって毎立方メートルのドーピング濃度である。したがって、１×１０１７不純物ｃｍ−３の濃度として表されるドーピング濃度は、１０２３ｍ−３である。チャネルは２ａの公称幅を有し、したがってａはトランジスタの幅の半分（ゲート間距離の半分）であり、ｅは電子上の電荷であり（１．６０２×１０−１９クーロン）、εｓｉはシリコンの誘電率である。シリコンの比誘電率は約１１．６８であり、ε０＝８．８５４×１０−１２Ｆｍ−１である。
本明細書において説明される保護装置の実施形態は、集積回路内への組み込み用にも適しており、チップスケール（集積回路）パッケージ内の１つ以上のダイ内に含まれて、異なる電圧領域において動作する集積回路ピン間の適切な度合いの絶縁および保護を提供してもよい。
図２３および２４に示される絶縁されたウエルの構造は、半導体６６のエピタキシャルシリコン層の減少された深さで使用され、集積回路内の過電圧保護を提供することができる。ウエル構造は、図２３のウエル構造を図６の中の深い装置構造に置き換えることによって、上述の保護装置の実施形態で使用することができる。
図２５は、ダイ２１５上の集積回路を概略的に例証し、集積回路は、集積回路内で提供されてもよい、例えばデータ処理、増幅、メモリ、または任意のタスクなどのタスクを実行してもよいコア２２０を備える。コア２２０は、そのうち１つ以上が本明細書において説明される型の各保護装置（例えば保護装置５０、保護装置１８０、および図８から１６および２１について説明される変形、または図２３および２４について説明されるさらに浅い保護装置）を有してもよい、１つ以上の入力ノード２２２−１から２２２−Ｎおよび１つ以上の出力ノード２２２−１から２２２−Ｍを有する。したがって、集積回路は自立して高インピーダンス状態に入る入力および出力を有し、コア２２０が過電圧事象を受けるときにコア２２０の中身を保護してもよい。
いくつかの実施において、保護装置はガルバニックアイソレータよりも堅牢であってもよく、電圧領域にまたがる保護装置を有することが可能であってもよい。例えば、図４に示される配置の変形において、図２６に示されるように、制御ノードであるゲート２４Ｇは、第２の電圧領域におけるノードのうちの１つに接続することができ、一方で電流フロー経路２４Ｄから２４Ｓは第１の電圧領域にあることができる。
一実施形態において、ＪＦＥＴは図２７に概略的に示されるように、直列に２つのチャネルを有するように修正することができる。図２７は保護装置５０の第３の領域５６のさらなる変形を例証する。本実施形態において、図９について説明される制限構造７５（絶縁壁９４によって境界されるＰ型領域１００−１、１００−２および伝導体９５）が、前述のように形成される。しかしながら、制限構造７５は、領域１００−１および１００−２に比べてより深く埋設されているＰ型領域２６０−１および２６０−２を備える第２の制限構造７６内にあり、壁９４および２６５によって形成されるさらなる絶縁チャネルにおいて伝導体２６２と接触していてもよい。本構造は、それぞれが各ピンチオフ電圧で自立的にピンチオフすることができる、第１および第２の直列接続されたチャネル８０−１および８０−２を形成してもよい。このような配置の１つの非制限の利点は、第２のチャネル８０−２が、例えば第１のチャネル８０−１より高い電圧など、ピンチオフし、チャネル８０−１および８０−２の近傍において電界勾配を修正し、過電圧に対する追加の堅牢性お提供することを引き起こすために使用され得ることである。さらなる可能性として、ゲートＧ１またはＧ２のうち一方が基準電圧（例えば、接地）に接続され、自立的に高インピーダンスとなる保護装置を提供してもよい。同様に、他方（Ｇ２またはＧ１）が切替信号に接続され、組み合わせられたスイッチおよび保護装置を提供してもよい。
いくつかの実施において、電流処理能力を向上させる、および／または保護装置の抵抗「における」効果を減少させるために、図２８に例証されるように、いくつかの保護装置は並べて提供され、同じ基板を共有することができる。
ＰおよびＮ型領域は交換され、過電圧保護装置を機能させる他の変形を作ることができる。例えば、本明細書における開示による保護装置は、ＪＦＥＴと併せてＰＮＰトランジスタを利用することができる。
本明細書において開示される装置は、異なる電圧領域間で強化された保護を提供することが所望される、任意の努力傾注分野において使用することができる。このような装置は、例えば、非制限的な少ない例を挙げると、制御システム、モータ装置、測定システムなど、産業分野において使用されてもよい。同様に、このような装置は、ユーザインターフェースまたはユーザの体への接触と、高電圧に晒されるシステム機械または装置内の他の構成要素との、強化された安全性を提供するために、医療および国内環境内で使用されてもよい。
本開示の態様は、様々な電子装置において実施されることもできる。電子デバイスの例としては、消費者電子製品、パッケージ化されたスイッチコンポーネント等の電子製品の部品、電子試験機器、セルラー通信インフラストラクチャ等が挙げられ得るが、これらには限定されない。電子デバイスの例としては、精密器械、医療デバイス、無線デバイス、スマートフォン等の移動電話機、電話機、テレビ、コンピュータモニタ、コンピュータ、モデム、携帯型コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートウォッチ等の着用型コンピューティングデバイス、携帯情報端末（ＰＤＡ）、車両用電子機器システム、電子レンジ、冷蔵庫、カーエレクトロニクスシステム等の車両用電子機器システム、ステレオシステム、ＤＶＤ再生装置、ＣＤ再生装置、ＭＰ３再生装置等のデジタル音楽再生装置、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、携帯メモリチップ、洗濯機、乾燥機、洗濯乾燥機、リストウォッチ、置時計等が挙げられ得るが、これらには限定されない。さらに、電子デバイスは、未製品を含み得る。
本明細書において示される請求項は、米国特許庁に提出されるのに適した単独従属形式である。しかしながら、このような組み合わせが明らかに技術的に実行不可能である場合を除いて、請求項が任意の先行する請求項への多項従属であるように意図されることが理解される。
文脈上別段の解釈を明らかに必要としない限り、本明細書および本請求項を通じて、「含む（ｃｏｍｐｒｉｓｅ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」等の語句は、排他的または網羅的な意味に対立するものとしての包括的な意味で、つまり「含むが、それらには限定されない」の意味で、解釈されるべきである。一般に本明細書で使用するとき、「連結された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。同様に、一般に本明細書で使用するとき、「接続された」という語句は、直接接続され得るか、または１つまたは２つ以上の中間要素を介して接続され得るかのいずれかである２つ以上の要素を指す。なお、「本明細書で（ｈｅｒｅｉｎ）」、「上（ａｂｏｖｅ）」、「以下（ｂｅｌｏｗ）」という語句、ならびに類似する意味の語句は、本出願で使用するとき、本出願の任意の特定の部分ではなく、全体としての本出願を指すものとする。文脈が許容する場合、上の「特定の実施形態の詳細な説明」内の単数または複数を使用している語句は、それぞれ、複数または単数も含み得る。文脈が許容する場合、２つ以上の項目のリストに関する「または」という語句は、同語句に関する以下の解釈のすべてを包含することを意図する：リストに記載の項目のうちのいずれか、リストに記載の項目のすべて、およびリストに記載の項目の任意の組み合わせ。
その上、本明細書で使用される条件付きの文言、なかでも、「できる（ｃａｎ）」、「できた（ｃｏｕｌｄ）」、「し得た（ｍｉｇｈｔ）」、「し得る（ｍａｙ）」、「例えば（ｅ．ｇ．）」、「例えば（ｆｏｒ ｅｘａｍｐｌｅ）」、「等（ｓｕｃｈ ａｓ）」等は、特に指示のない限り、または使用されている文脈内で別様に理解されない限り、特定の実施形態が特定の特長、要素、および／または状態を含む一方で、他の実施形態はそれらを含まないと伝えることを一般に意図する。それゆえ、このような条件付きの文言は、特長、要素および／若しくは状態がいずれかの点で１つ若しくは２つ以上の実施形態のために必要とされること、または１つ若しくは２つ以上の実施形態がこれらの特長、要素および／若しくは状態がいずれかの特定の実施形態に含まれるかどうか、若しくは行われるかどうかを（著者の声明若しくは促しと共に、若しくはそれらなしに）決定するための論理を必ず含むと暗示することを一般に意図しない。
特定の実施形態が説明されたものの、これらの実施形態は、例としてのみ提示されており、本開示の範囲を限定することを意図しない。実際、本明細書に記載の新規の装置、方法、およびシステムは、様々な他の形態に具現化され得る。さらに、本開示の趣旨から逸脱することなく、本明細書に記載の方法およびシステムの様々な省略、置換、および形態の変更がなされ得る。例えば、ブロックが所与の配置において提示されている一方で、代替的な実施形態は、異なるコンポーネントおよび／または回路トポロジーによって類似の機能を実行し得、いくつかのブロックが削除、移動、追加、分割、結合、および／または変更され得る。これらのブロックの各々は、様々な異なる方法で実装され得る。上述の様々な実施形態の要素および行為の任意の好適な組み合わせを組み合わせて、さらなる実施形態を提供することができる。添付の請求項およびそれらの等価物は、本開示の範囲および趣旨に属するような形態または変更を包含することを意図する。

Claims (20)

  1. 過電圧保護およびガルバニック絶縁用の保護回路であって、前記保護回路は、
    第１の電圧領域において高電圧ノードに接続されるドレインを備える電界効果トランジスタであって、前記電界効果トランジスタが、前記電界効果トランジスタのゲートと前記電界効果トランジスタのチャネルとの間の電圧差がピンチオフ電圧を超過したことに基づいて、前記チャネルをピンチオフし、前記ピンチオフ電圧で前記チャネルに流れる電流フローを抑圧するように配置される、電界効果トランジスタと、
    前記電界効果トランジスタのソースと第２の電圧領域における低電圧ノードとの間に接続されるガルバニックアイソレータであって、前記低電圧ノードは前記高電圧ノードより低い電圧と関連付けられる、ガルバニックアイソレータとを備える、過電圧保護およびガルバニック絶縁用の保護回路。
  2. 前記電界効果トランジスタが、垂直接合電界効果トランジスタである、請求項１に記載の保護回路。
  3. 前記電界効果トランジスタが、前記チャネルと反対の伝導型の埋設ドープ領域を備え、前記ドープ領域が前記チャネルの空間的広がりを制限するように配置される垂直トランジスタである、請求項１に記載の保護回路。
  4. ゲート電極と前記埋設ドープ領域のうち１つとの間に電気経路を提供するように構成される絶縁壁間に伝導材料をさらに備える、請求項３に記載の保護回路。
  5. 前記電界効果トランジスタの前記ソースに接続されるコレクタを備えるバイポーラトランジスタをさらに備える、請求項１に記載の保護回路。
  6. 前記ガルバニック絶縁が、磁気的に接続されるアイソレータまたは容量結合されるアイソレータのうち１つを備える、請求項１に記載の保護回路。
  7. 保護装置であって、前記保護装置が、第１および第２のノード間で電流フロー連通において、第１の型の半導体材料を形成するようにドープされる半導体材料を備える垂直に形成される電界効果トランジスタと、前記電界効果トランジスタのゲートと伝導チャネルとの間の電圧差がピンチオフ電圧を超過したことに基づいて、前記第１の型の半導体材料の前記伝導チャネルの空間的広がりを制限するように配置される制限構造とを備え、前記制限構造が、制御ノードに接続され、前記制限構造が、前記保護装置の表面から離して配置される第２の型の半導体材料を備える、保護装置。
  8. 前記制限構造が、前記第１の型の半導体と相互作用して接合電界効果トランジスタを形成する、請求項７に記載の保護装置。
  9. 前記制限構造が、第１および第２の埋設ゲート領域を形成する、前記第２の型の半導体材料の第１の領域および第２の領域を備える、請求項７に記載の保護装置。
  10. 前記制限構造が、前記保護装置の表面から延在する絶縁壁を備える、請求項９に記載の保護装置。
  11. 前記制限構造が、絶縁壁間に位置する伝導体を備え、前記伝導体は、前記制御ノードおよび、前記第１および第２の埋設ゲート領域のうち少なくとも１つと連通している、請求項１０に記載の保護装置。
  12. 前記制限構造が、前記第１および第２の埋設ゲート領域に、ならびに前記制御ノードに接続される、前記第２の型の半導体材料の第３の領域をさらに備える、請求項９に記載の保護装置。
  13. 前記第３の領域が、前記第１の型の半導体のプラグを囲繞する、請求項１２に記載の保護装置。
  14. 前記第１の型の半導体材料のプラグが、前記保護装置の前記表面で前記第２のノードから前記伝導チャネルまで延在し、前記第１の型の半導体材料の前記プラグが、前記伝導チャネルよりさらに水平方向に延びるように構成される、請求項７に記載の保護装置。
  15. 前記第１の型の半導体の前記プラグおよび伝導チャネルが、前記第２の型の半導体によって囲繞される、請求項１４に記載の保護装置。
  16. 前記第１および第２の埋設ゲート領域の間の分離が、前記保護装置のピンチオフ電圧を設定する、請求項９に記載の保護装置。
  17. 集積バイポーラトランジスタをさらに備え、前記接合電界効果トランジスタからのゲート電流が、前記バイポーラトランジスタ用のベース電流を提供する、請求項８に記載の保護装置。
  18. ドレインとして作用するように構成される前記第１のノードと前記伝導チャネルとの間に、拡張されたドレイン領域をさらに備え、前記第１のノードと前記伝導チャネルとの間の電流フロー経路の距離が、前記保護装置の降伏電圧を設定する、請求項７に記載の保護装置。
  19. 前記保護装置が、ウエハを通って延在し、その結果前記第１のノードが前記ウエハの第１の側にあり、前記第２のノードおよび前記制御ノードが前記ウエハの第２の側にある、請求項１８に記載の保護装置。
  20. 集積回路であって、
    ドレイン、ソース、およびピンチオフ電圧を有する、垂直接合電界効果トランジスタであって、前記垂直接合電界効果トランジスタが、前記ドレインでの電圧と比較して、前記ソースでの電圧を減少するように、前記垂直接合電界効果トランジスタのゲートと前記垂直接合電界効果トランジスタのチャネルとの間の電圧差に基づいて、前記ピンチオフ電圧を上回る前記ドレインにおいて受信される電圧をブロックするように構成される、垂直接合電界効果トランジスタと、
    前記接合電界効果トランジスタの前記ソースから信号を受信するように構成される、ガルバニックアイソレータと、を備える、集積回路。
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