JP2010010545A - Ｅｓｄ保護回路 - Google Patents

Abstract

【課題】 電源電圧が異なる複数の半導体装置が接続されたシステムにおいて、保護回路により正常な動作を妨げない、ＥＳＤ保護回路を提供する。
【解決手段】 半導体装置の入出力端子と内部回路の間に接続されるＥＳＤ保護回路において、前記ＥＳＤ保護回路は、
ｐ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第１のトランジスタを高電圧供給端子に接続し、
ｎ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第２のトランジスタを低電圧供給端子に接続し、
ｎ型のＭＯＳトランジスタを用いた第３のトランジスタのドレインに該第１のトランジスタのドレインを接続し、
該第２のトランジスタのドレインと該第３のトランジスタのソースを接続し、
該第２のトランジスタと該第３のトランジスタのソースの共通接続点に前記入出力端子と前記内部回路を接続し、
該第３のトランジスタのゲートにバイアス回路を備えたことを特徴とする。
【選択図】図１

Description

本発明は半導体集積回路装置の入出力回路の保護機能に関する。

半導体装置は静電気等の過大な電圧による破壊から内部回路を保護するために、入出力端子と内部回路がある同一半導体チップ上にＥＳＤ保護回路を備える。図３は一般的なＥＳＤ保護回路を示す回路図である。
図に示すようにＥＳＤ保護回路３は、ｐ型のＭＯＳトランジスタＭ１のソースとゲートを互いに接続した第１のトランジスタの共通接続点を電源端子ＶＤＤに接続し、
ｎ型のＭＯＳトランジスタＭ２のソースとゲートを互いに接続した第２のトランジスタの共通接続点をグランド端子ＧＮＤに接続し、
第１のトランジスタＭ１のソースと第２のトランジスタＭ２のソースを互いに接続し、この共通接続点に入出力端子１と内部回路２が接続されている。
第１のトランジスタＭ１のバックゲートは電源端子ＶＤＤに接続され、第２のトランジスタのＭ２のバックゲートはグランド端子ＧＮＤに接続されている。

このような回路において、通常の装置の動作状態、すなわち異常な過電圧が印加されていない時は第１のトランジスタＭ１と第２のトランジスタＭ２は共にオフである。
静電気等により、入出力端子1に正の過大な電圧が加えられると、第１のトランジスタＭ１がオンして、過大な電圧を電源端子ＶＤＤに逃がして、内部回路を過大な電圧から保護する。
一方、入出力端子１に負の過大な電圧が加えられると、第２のトランジスタＭ２がオンして、過大な電圧をグランド端子ＧＮＤに逃がして、内部回路を過大な電圧から保護する。
特開２００７−２２７６９７

例えばＩ２Ｃバスは、複数の半導体装置を２本の信号で接続し、プルアップされたバスで、それぞれの半導体装置間をワイヤードＯＲで接続し、半導体装置相互間でデータの送受信を行う。このような半導体装置間のバスでは、それぞれの半導体装置の電源電圧が異なる場合に、従来のＥＳＤ保護回路が問題となる場合がある。

図４は、従来のＥＳＤ保護回路を用いた半導体装置５１，５２がバス６に接続された例を示す回路図である。
半導体装置５１は、入力端子１１と内部回路２１の間にＥＳＤ保護回路３１を備える。
半導体装置５２は、入力端子１２と内部回路２２の間にＥＳＤ保護回路３２を備える。
ＥＳＤ保護回路３１および３２は、ドレインとソースを互いに接続したｐ型のＭＯＳトランジスタＭ１と、ドレインとソースを互いに接続したｎ型のＭＯＳトランジスタＭ２からなる。
半導体装置５１は電源電圧ＶＤＤ１が５［Ｖ］であり、半導体装置５２は電源電圧ＶＤＤ２が３[Ｖ]である。
バス６は、半導体装置５１の電源電圧ＶＤＤ１に抵抗Ｒ３によってプルアップされる。

バス６が、電源電圧ＶＤＤ１でプルアップされているので、半導体装置５２の入出力端子には、バス６を介して、電源電圧５［Ｖ］が印加される。
ＥＳＤ保護回路３２のトランジスタＭ１のドレインとゲートは、電源電圧３[Ｖ]に接続されているので、入出力端子１２に５［Ｖ］が印加された場合は、ＥＳＤ保護回路３２のトランジスタＭ１は順バイアスされてオンする。その結果、バス６と電源電圧ＶＤＤ２との間に電流経路が形成されて、バス６の電圧をＶｆ＋３［Ｖ］で制限するため、バスを介した正常な信号のやり取りができなくなる可能性がある。ここでＶｆは第１のトランジスタＭ１のｐｎ接合の順方向電圧降下である。
このように、動作電圧の異なる複数の半導体装置を接続して用いるシステムの場合に、ＥＳＤ保護回路によって正常な動作が妨げられる場合がある。

上記は、電源電圧が異なる場合であったが、それぞれの半導体装置の電源を個々に制御するシステムがある。
例えば、スピーカを使用しない時にアンプの電源をオフして消費電力を削減する半導体装置がバスに接続された場合は、電源を切断されたアンプの電源端子が０［Ｖ］であれば、バスはＶｆ［Ｖ］で制限され、正常に信号を伝送できない。

一般的に、電源電圧の異なる半導体装置間をバスで接続する場合は、信号レベル変換器を用いる。しかし、回路が複雑になり部品点数も増加してしまうため、電源端子と入出力端子間の第１のトランジスタＭ１が省略される場合がある。トランジスタＭ１が省略された場合は、正の過大な電圧に対して保護されなくなるために、ＥＳＤに対して脆弱になるという問題があった。
本発明は、電源電圧の異なる複数の半導体装置が接続されたバスや、消費電力削減のために半導体装置ごとに電源を切断されるシステムにおいても、半導体装置の正常な動作を妨げない、ＥＳＤ保護回路を提供することを目的とする。

半導体装置の入出力端子と内部回路の間に接続されるＥＳＤ保護回路において、前記ＥＳＤ保護回路は、
ｐ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第１のトランジスタを高電圧供給端子に接続し、
ｎ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第２のトランジスタを低電圧供給端子に接続し、
ｎ型のＭＯＳトランジスタを用いた第３のトランジスタのドレインに該第１のトランジスタのドレインを接続し、
該第２のトランジスタのドレインと該第３のトランジスタのソースを接続し、
該第２のトランジスタと該第３のトランジスタのソースの共通接続点に前記入出力端子と前記内部回路を接続し、
該第３のトランジスタのゲートにバイアス回路を備えたことを特徴とする。

本発明の請求項１〜２の記載によれば、電源電圧の異なる複数の半導体装置が接続されたバスや、消費電力削減のために半導体装置ごとに電源を切断されるシステムにおいても、半導体装置の正常な動作を妨げない、ＥＳＤ保護回路を提供することができる。

図１は本発明の実施例を示す回路図である。
ｐ型のＭＯＳトランジスタを用い、ソースとゲートを接続した第１のトランジスタＭ１を電源端子ＶＤＤに接続する。
ｎ型のＭＯＳトランジスタを用い、ソースとゲートを接続した第２のトランジスタＭ２をグランド端子ＧＮＤに接続する。
ｎ型のＭＯＳトランジスタを用いた第３のトランジスタＭ３のドレインと第１のトランジスタのドレインを接続する。
第２のトランジスタＭ２のドレインと第３のトランジスタＭ３のソースを接続する。
第３のトランジスタＭ３のゲートとドレイン間に第１の抵抗Ｒ１を接続し、
第３のトランジスタＭ３のゲートとソース間に第２の抵抗Ｒ２を接続する。
第２のトランジスタＭ２と第３のトランジスタＭ３のソースの共通接続点に、入力端子１と内部回路２を接続する。
第１のトランジスタＭ１のバックゲートは電源端子ＶＤＤに接続され、第２のトランジスタＭ２のバックゲートはグランド端子ＧＮＤに接続され、第３のトランジスタＭ３のバックゲートはグランド端子ＧＮＤに接続されている。
トランジスタＭ３にはバイアス回路４が接続されている。

本ＥＳＤ保護回路３を備えた半導体装置の入出力端子１に、本ＥＳＤ保護回路を備えた半導体装置の電源電圧ＶＤＤよりやや高い電圧（半導体装置の電源として使用されるような）が加えられた場合、抵抗Ｒ１とＲ２の抵抗値の比を大きくすることにより、第３のトランジスタのゲート・ソース間の電圧をトランジスタＭ３のＶｔｈ（閾値電圧）より小さくする。
その結果、第３のトランジスタＭ３をオンすることができず、第１のトランジスタはオンしないため、ＥＳＤ保護回路は動作しない。電源が切断されて、電源電圧が０Ｖの場合も同様に、第３のトランジスタＭ３がオンしない。
しかし、ＥＳＤのような数百Ｖの過大な電圧が入出力端子に加えられた場合は、第３のトランジスタのゲート・ソース間の電圧は、トランジスタＭ３のＶｔｈより大きくなる。その結果、第３のトランジスタＭ３がオンし、さらに第１のトランジスタＭ１もオンして、入出力端子１と電源端子ＶＤＤに電流路が形成され、内部回路２は過電圧から保護される。

つまり、第１のトランジスタＭ１と第２のトランジスタＭ２の動作は従来回路と同じであるが、第３のトランジスタＭ３は、半導体装置の間の電源電圧の差のような電圧が入力端子に加えられた場合に、入出力端子１と電源端子ＶＤＤの順方向の導通を妨げる目的で設置されている。

なおＥＳＤ保護回路が動作する電圧は、抵抗Ｒ１とＲ２の比を調整することにより調節可能であり、バイアス回路は複数のダイオードを用いてもよい。
図２はダイオードを使用したバイアス回路の例を示す回路図である。バイアス回路４は、複数のダイオードＤ１_１〜Ｄ１_ｍを直列に接続したダイオード群Ｄ１をトランジスタＭ３のドレイン・ゲート間に接続し、複数のダイオードＤ２_１〜Ｄ２_ｎを直列に接続したダイオード群Ｄ２をトランジスタＭ３のゲート・ソース間に接続し、ｐｎ接合の順方向電圧降下の和、またはｐｎ接合の逆方向のブレークダウン電圧の和で、所定のバイアスを得る。

本発明によるＥＳＤ保護回路の回路図の例である。 本発明によるＥＳＤ保護回路のバイアス回路の別の例である。 従来のＥＳＤ保護回路の回路図の例である。 従来のＥＳＤ保護回路を備えた半導体装置のバス接続の例を示す回路図である。

符号の説明

Ｍ１ ｐ型ＭＯＳトランジスタ
Ｍ２，Ｍ３ ｎ型ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３ 抵抗
１，１１，１２ 入出力端子
２，２１，２２ 内部回路
３，３１，３２ ＥＳＤ保護回路
４ バイアス回路
５１，５２ 半導体装置
６ バス
ＶＤＤ，ＶＤＤ１，ＶＤＤ２ 電源端子
ＧＮＤ グランド端子
Ｄ１，Ｄ２ ダイオード群

Claims (2)

1. 半導体装置の入出力端子と内部回路の間に接続されるＥＳＤ保護回路において、前記ＥＳＤ保護回路は、
   ｐ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第１のトランジスタを高電圧供給端子に接続し、
   ｎ型のＭＯＳトランジスタを用いて、ソースとゲートを接続した第２のトランジスタを低電圧供給端子に接続し、
   ｎ型のＭＯＳトランジスタを用いた第３のトランジスタのドレインに該第１のトランジスタのドレインを接続し、
   該第２のトランジスタのドレインと該第３のトランジスタのソースを接続し、
   該第２のトランジスタのソースと該第３のトランジスタのソースの共通接続点に前記入出力端子と前記内部回路を接続し、
   該第３のトランジスタにバイアス回路を備えたことを特徴とするＥＳＤ保護回路。
2. 前記バイアス回路は、前記第３のトランジスタのゲートとドレイン間に第１の抵抗を接続し、該第３のトランジスタのゲートとソース間に第２の抵抗を接続し、該第３のトランジスタのドレインとソース間の電圧を第１の抵抗と第２の抵抗で分割したことを特徴とする請求項１に記載のＥＳＤ保護回路。

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