JPH0478053B2 - - Google Patents
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- JPH0478053B2 JPH0478053B2 JP59177808A JP17780884A JPH0478053B2 JP H0478053 B2 JPH0478053 B2 JP H0478053B2 JP 59177808 A JP59177808 A JP 59177808A JP 17780884 A JP17780884 A JP 17780884A JP H0478053 B2 JPH0478053 B2 JP H0478053B2
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- JP
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- fet
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- output
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Links
- 239000000758 substrate Substances 0.000 claims description 39
- 238000010586 diagram Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 101150032367 BIRC8 gene Proteins 0.000 description 3
- 102100027517 Baculoviral IAP repeat-containing protein 8 Human genes 0.000 description 3
- 101100452644 Drosophila melanogaster Ilp2 gene Proteins 0.000 description 3
- 101150079294 Ilp1 gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号のスイツチングを行う
MOSFETを用いたアナログスイツチに関し、更
に詳しくは、アナログスイツチの洩れ電流による
誤差の生じない、アナログマルチプレクサに使用
して有効なアナログスイツチに関する。
MOSFETを用いたアナログスイツチに関し、更
に詳しくは、アナログスイツチの洩れ電流による
誤差の生じない、アナログマルチプレクサに使用
して有効なアナログスイツチに関する。
（従来の技術）
第５図は従来の酸化物分離CMOSアナログス
イツチを用いて構成したアナログマルチプレクサ
の一例を示す接続図である。図において、IN１
〜INnはそれぞれ入力アナログ信号Vi1〜Vinが
印加される入力端子、OUTはｎ個の入力アナロ
グ信号のうちの１つが選択され出力される出力端
子、SW１〜SWnはそれぞれCMOSFETで構成
されたアナログスイツチ、Ａ１〜Anは各アナロ
グスイツチSW１〜SWnの制御端子で、これらの
端子のいずれか“Ｈ”レベルの信号を加え、その
スイツチをオンとし、残りのスイツチの制御端子
には“Ｌ”レベルの信号を加え、オフとし、ｎ個
の入力信号の１つを選択して取り出す。Ｒ１〜
Rnは各入力端子と各アナログスイツチとの間に
挿入された保護抵抗である。
イツチを用いて構成したアナログマルチプレクサ
の一例を示す接続図である。図において、IN１
〜INnはそれぞれ入力アナログ信号Vi1〜Vinが
印加される入力端子、OUTはｎ個の入力アナロ
グ信号のうちの１つが選択され出力される出力端
子、SW１〜SWnはそれぞれCMOSFETで構成
されたアナログスイツチ、Ａ１〜Anは各アナロ
グスイツチSW１〜SWnの制御端子で、これらの
端子のいずれか“Ｈ”レベルの信号を加え、その
スイツチをオンとし、残りのスイツチの制御端子
には“Ｌ”レベルの信号を加え、オフとし、ｎ個
の入力信号の１つを選択して取り出す。Ｒ１〜
Rnは各入力端子と各アナログスイツチとの間に
挿入された保護抵抗である。
各アナログスイツチSW１〜SWnは、Ｎ型
MOSFET（Ｑ１１〜Qn１）と、Ｐ型MOSFET
（Ｑ１２〜Qn２）の一対が並列接続して構成され
ている。
MOSFET（Ｑ１１〜Qn１）と、Ｐ型MOSFET
（Ｑ１２〜Qn２）の一対が並列接続して構成され
ている。
このように構成された従来回路において、今、
ｎ個のアナログ信号Vi1〜Vinのうち、Vi1を選択
して取り出すものとすれば、制御端子Ａ１に
“Ｈ”レベル、他の制御端子Ａ２〜Anに“Ｌ”レ
ベルの制御信号を与える。これによつて、アナロ
グスイツチSW１において、Ｎ型MOSFET Ｑ１
１のゲートが“Ｈ”レベル、Ｐ型MOSFET Ｑ
１２のゲートが“Ｌ”レベルとなつて、これらの
FET Ｑ１１，Ｑ１２が共にオンとなる。他のア
ナログスイツチSW２〜SWnにおいては、各FET
のゲートはＱ１１，Ｑ１２の場合と逆極性で、全
てオフとなる。従つて、入力端子IN１に印加さ
れているアナログ信号Vi1だけが、アナログスイ
ツチSW１によつて選択され、出力端子OUTに
出力される。
ｎ個のアナログ信号Vi1〜Vinのうち、Vi1を選択
して取り出すものとすれば、制御端子Ａ１に
“Ｈ”レベル、他の制御端子Ａ２〜Anに“Ｌ”レ
ベルの制御信号を与える。これによつて、アナロ
グスイツチSW１において、Ｎ型MOSFET Ｑ１
１のゲートが“Ｈ”レベル、Ｐ型MOSFET Ｑ
１２のゲートが“Ｌ”レベルとなつて、これらの
FET Ｑ１１，Ｑ１２が共にオンとなる。他のア
ナログスイツチSW２〜SWnにおいては、各FET
のゲートはＱ１１，Ｑ１２の場合と逆極性で、全
てオフとなる。従つて、入力端子IN１に印加さ
れているアナログ信号Vi1だけが、アナログスイ
ツチSW１によつて選択され、出力端子OUTに
出力される。
ここで、各FETがいずれも理想的スイツチで
あつて、洩れ電流が存在しないものとすれば、出
力端子OUTに出力される出力信号V0はVi1に等
しくなる。
あつて、洩れ電流が存在しないものとすれば、出
力端子OUTに出力される出力信号V0はVi1に等
しくなる。
（発明が解決しようとする問題点）
しかしながら、実際にはFETは微小な洩れを
持つており、オフ状態にあるアナログスイツチ
SW２〜SWnから第５図のIL２〜ILnに示すよう
に、オン状態のスイツチSW１側に微小洩れ電流
がそれぞれ流れ込み、保護抵抗Ｒ１を通つて、入
力アナログ信号Vi1側に流れ出す。又、オン状態
のFET Ｑ１１，Ｑ１２自身も洩れを生じてお
り、同様に入力アナログ信号Vi1側に流れ出す。
これらの洩れ電流の総和ILは、保護抵抗Ｒ１に
おいて、電圧降下ΔV（＝IL・R1）を生じる。従
つて、出力端子OUTからは、実際には、次式に
示されるように電圧降下分ΔVだけ誤差の併つた
出力信号V0が出力される。
持つており、オフ状態にあるアナログスイツチ
SW２〜SWnから第５図のIL２〜ILnに示すよう
に、オン状態のスイツチSW１側に微小洩れ電流
がそれぞれ流れ込み、保護抵抗Ｒ１を通つて、入
力アナログ信号Vi1側に流れ出す。又、オン状態
のFET Ｑ１１，Ｑ１２自身も洩れを生じてお
り、同様に入力アナログ信号Vi1側に流れ出す。
これらの洩れ電流の総和ILは、保護抵抗Ｒ１に
おいて、電圧降下ΔV（＝IL・R1）を生じる。従
つて、出力端子OUTからは、実際には、次式に
示されるように電圧降下分ΔVだけ誤差の併つた
出力信号V0が出力される。
V0＝Vi1＋ΔV＝Vi1＋IL・R1
このように、従来のアナログスイツチにおいて
は、洩れ電流と保護抵抗による出力誤差が入ると
いう問題があつた。このことは、特に多数のアナ
ログスイツチを用いて構成されるマルチプレクサ
においては、オフ状態のアナログスイツチの洩れ
が合算され、大きな誤差となるので、重要な問題
となる。
は、洩れ電流と保護抵抗による出力誤差が入ると
いう問題があつた。このことは、特に多数のアナ
ログスイツチを用いて構成されるマルチプレクサ
においては、オフ状態のアナログスイツチの洩れ
が合算され、大きな誤差となるので、重要な問題
となる。
本発明は、このような従来回路における問題点
に鑑みてなされたもので、その目的は、洩れ電流
による誤差出力が生じないアナログスイツチを実
現することにある。
に鑑みてなされたもので、その目的は、洩れ電流
による誤差出力が生じないアナログスイツチを実
現することにある。
（問題点を解決するための手段）
このような目的を達成するための本発明は、
複数の入力アナログ信号の一つを選択して出力
端子OUTに出力するようにした複数のアナログ
スイツチからなるアナログスイツチ回路におい
て、 前記各アナログスイツチを、 入力アナログ信号がソース又はドレインに印加
される第１のFETと、 この第１のFETと直列に接続され、ソース又
はドレインから出力信号を得て前記出力端子に当
該信号を出力するMOSで構成した第２のFET
と、 前記第１、第２のFETのゲートにこれらの各
FETが同時にオン、オフ動作をするように制御
信号を与える回路手段とで構成し、 前記出力端子に得られる出力信号を各アナログ
スイツチの第２のFETのサブストレートに印加
し、サブストレートの電位が前記出力信号の電位
に追従するように制御するサブストレート電位制
御手段を設けたことを特徴とするアナログスイツ
チである。
端子OUTに出力するようにした複数のアナログ
スイツチからなるアナログスイツチ回路におい
て、 前記各アナログスイツチを、 入力アナログ信号がソース又はドレインに印加
される第１のFETと、 この第１のFETと直列に接続され、ソース又
はドレインから出力信号を得て前記出力端子に当
該信号を出力するMOSで構成した第２のFET
と、 前記第１、第２のFETのゲートにこれらの各
FETが同時にオン、オフ動作をするように制御
信号を与える回路手段とで構成し、 前記出力端子に得られる出力信号を各アナログ
スイツチの第２のFETのサブストレートに印加
し、サブストレートの電位が前記出力信号の電位
に追従するように制御するサブストレート電位制
御手段を設けたことを特徴とするアナログスイツ
チである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は本発明のアナログスイツチの一例を示
す接続図で、ここでは、アナログマルチプレクサ
を構成した場合を例示する。図において、IN１，
IN２，…は入力端子、OUTは出力端子、Ａ１，
Ａ２，…は制御端子、SW１，SW２，…はいず
れも本発明に係るアナログスイツチ、Ｒ１，Ｒ
２，…は保護抵抗、Ｔ１は負電源Ｖ−が印加され
る負電源端子、Ｔ２は正電源Ｖ＋が接続される正
電源端子、BAは出力端子OUTに生ずる出力信号
V0を入力し、MOSFETのサブストレートの電位
がV0に追従するように制御するサブストレート
電位制御手段で、ここでは、演算増幅器（OPア
ンプ）を用いてボルテージフオロワが用いてあ
る。
す接続図で、ここでは、アナログマルチプレクサ
を構成した場合を例示する。図において、IN１，
IN２，…は入力端子、OUTは出力端子、Ａ１，
Ａ２，…は制御端子、SW１，SW２，…はいず
れも本発明に係るアナログスイツチ、Ｒ１，Ｒ
２，…は保護抵抗、Ｔ１は負電源Ｖ−が印加され
る負電源端子、Ｔ２は正電源Ｖ＋が接続される正
電源端子、BAは出力端子OUTに生ずる出力信号
V0を入力し、MOSFETのサブストレートの電位
がV0に追従するように制御するサブストレート
電位制御手段で、ここでは、演算増幅器（OPア
ンプ）を用いてボルテージフオロワが用いてあ
る。
アナログスイツチSW１において、Ｑ１１ａ，
Ｑ１２ａは第１のFET、Ｑ１１ｂ，Ｑ１２ｂは
MOSで構成された第２のFETで、これらの第２
のFET Ｑ１１ｂ，Ｑ１２ｂはいずれも第１の
FET Ｑ１１ａ，Ｑ１２ａと直列に接続されてい
る。
Ｑ１２ａは第１のFET、Ｑ１１ｂ，Ｑ１２ｂは
MOSで構成された第２のFETで、これらの第２
のFET Ｑ１１ｂ，Ｑ１２ｂはいずれも第１の
FET Ｑ１１ａ，Ｑ１２ａと直列に接続されてい
る。
他のアナログスイツチSW２，…も４個のFET
によつて同様に構成される。第１のFET Ｑ１１
ａ，Ｑ１２ａのソースには、ここではいずれも保
護抵抗Ｒ１を介して入力アナログ信号Vi1が印加
される。又、第２のFET Ｑ１１ｂ，Ｑ１２ｂの
ソースは出力端OUTに接続され、ここから出力
信号を得る。互いに直列に接続されている第１の
FET Ｑ１１ａ及び第２のFET Ｑ１１ｂはＮ型
FETであり、又互いに直列に接続され、且つＱ
１１ａ，Ｑ１１ｂの直列回路に対して並列に接続
されている第１のFET Ｑ１２ａ及び第２のFET
Ｑ１２ｂは型FETとなつており、FET Ｑ１１ａ
とＱ１１ｂ，Ｑ１２ｂとＱ１２ｂのドレインは互
いに結合している。又、FET Ｑ１１ａ，Ｑ１１
ｂのゲートは制御端子Ａ１に、FET Ｑ１２ａ，
Ｑ１２ｂの各ゲートはインバータを介して制御端
子Ａ１にそれぞれ接続されており、制御端子Ａ１
に“Ｈ”レベルの制御信号が印加されたとき、各
FET Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２ａ，Ｑ１２ｂ
の全てがオン、“Ｌ”レベルの制御信号が印加さ
れたとき、全てがオフとなるように構成されてい
る。
によつて同様に構成される。第１のFET Ｑ１１
ａ，Ｑ１２ａのソースには、ここではいずれも保
護抵抗Ｒ１を介して入力アナログ信号Vi1が印加
される。又、第２のFET Ｑ１１ｂ，Ｑ１２ｂの
ソースは出力端OUTに接続され、ここから出力
信号を得る。互いに直列に接続されている第１の
FET Ｑ１１ａ及び第２のFET Ｑ１１ｂはＮ型
FETであり、又互いに直列に接続され、且つＱ
１１ａ，Ｑ１１ｂの直列回路に対して並列に接続
されている第１のFET Ｑ１２ａ及び第２のFET
Ｑ１２ｂは型FETとなつており、FET Ｑ１１ａ
とＱ１１ｂ，Ｑ１２ｂとＱ１２ｂのドレインは互
いに結合している。又、FET Ｑ１１ａ，Ｑ１１
ｂのゲートは制御端子Ａ１に、FET Ｑ１２ａ，
Ｑ１２ｂの各ゲートはインバータを介して制御端
子Ａ１にそれぞれ接続されており、制御端子Ａ１
に“Ｈ”レベルの制御信号が印加されたとき、各
FET Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２ａ，Ｑ１２ｂ
の全てがオン、“Ｌ”レベルの制御信号が印加さ
れたとき、全てがオフとなるように構成されてい
る。
FET Ｑ１１ａのサブストレートは負電源端Ｔ
１に、FET Ｑ１２ａのサブストレートは正電源
端Ｔ２に接続されている。第２のFET Ｑ１１
ｂ，Ｑ１２ｂのサブストレートは互いに短絡さ
れ、端子TSに接続され、サブストレート電位制
御手段BAからの信号が印加されるようになつて
いる。
１に、FET Ｑ１２ａのサブストレートは正電源
端Ｔ２に接続されている。第２のFET Ｑ１１
ｂ，Ｑ１２ｂのサブストレートは互いに短絡さ
れ、端子TSに接続され、サブストレート電位制
御手段BAからの信号が印加されるようになつて
いる。
このように構成した回路の動作を、アナログス
イツチSW１がオン、他のアナログスイツチSW
２，…がオフの場合を例にとつて説明する。この
場合、制御端子Ａ１に“Ｈ”レベル、他の制御端
子Ａ２，Ａ３，…は全て“Ｌ”レベルの制御信号
が印加される。矢印ILN１は、アナログスイツチ
SW１がオンの状態におけるFET Ｑ１１ａの洩
れ電流であり、矢印ILP１はFET Ｑ１２ａの洩
れ電流であり、IL１はこれらの洩れ電流の差で、
アナログスイツチSW１全体の洩れ電流を示して
いる。又、ILN２はFET Ｑ２１ｂ経由のFET
Ｑ２１ａの洩れ、ILP２はFET Ｑ２２ｂ経由の
FET Ｑ２２ａの洩れ、IL２はこれらの洩れ電流
の差で、オフ状態にあるアナログスイツチSW
２，…の洩れ電流IL２，IL３，…の総和が端子
TSを介してサブストレート電位制御手段BA側
に吸収されている。
イツチSW１がオン、他のアナログスイツチSW
２，…がオフの場合を例にとつて説明する。この
場合、制御端子Ａ１に“Ｈ”レベル、他の制御端
子Ａ２，Ａ３，…は全て“Ｌ”レベルの制御信号
が印加される。矢印ILN１は、アナログスイツチ
SW１がオンの状態におけるFET Ｑ１１ａの洩
れ電流であり、矢印ILP１はFET Ｑ１２ａの洩
れ電流であり、IL１はこれらの洩れ電流の差で、
アナログスイツチSW１全体の洩れ電流を示して
いる。又、ILN２はFET Ｑ２１ｂ経由のFET
Ｑ２１ａの洩れ、ILP２はFET Ｑ２２ｂ経由の
FET Ｑ２２ａの洩れ、IL２はこれらの洩れ電流
の差で、オフ状態にあるアナログスイツチSW
２，…の洩れ電流IL２，IL３，…の総和が端子
TSを介してサブストレート電位制御手段BA側
に吸収されている。
MOSトランジスタの洩れ電流は、トランジス
タのサブストレートとソース（又はドレイン）間
で生ずる。第１図において、オフ状態にあるアナ
ログスイツチSW２において、洩れ電流ILN２
は、第１のFET Ｑ２１ａのドレインＮ、サブス
トレートＰのPN接合間に生じる逆バイアス電流
である。この時、サブストレートは、第１図に示
されるように、Ｖ−の電位に固定されている。
タのサブストレートとソース（又はドレイン）間
で生ずる。第１図において、オフ状態にあるアナ
ログスイツチSW２において、洩れ電流ILN２
は、第１のFET Ｑ２１ａのドレインＮ、サブス
トレートＰのPN接合間に生じる逆バイアス電流
である。この時、サブストレートは、第１図に示
されるように、Ｖ−の電位に固定されている。
Ｑ２１ａのドレインは、第２のFET Ｑ２１ｂ
のドレインＮに接続されている。そして、この
FET Ｑ２１ｂのドレインＮは、FET Ｑ２１ｂ
のサブストレートＰと、PN接合を形成してい
る。ここで、第１図の回路では、第２のFET Ｑ
２１ｂのサブストレートＰは、サブストレート電
位制御手段BAの出力電圧VS（この電圧は、Ｖ−
より大きい）が印加されているので、洩れ電流
ILN２は、第２のFET Ｑ２１ｂのドレイン・サ
ブストレート間のPN接合を順バイアスすること
となる。
のドレインＮに接続されている。そして、この
FET Ｑ２１ｂのドレインＮは、FET Ｑ２１ｂ
のサブストレートＰと、PN接合を形成してい
る。ここで、第１図の回路では、第２のFET Ｑ
２１ｂのサブストレートＰは、サブストレート電
位制御手段BAの出力電圧VS（この電圧は、Ｖ−
より大きい）が印加されているので、洩れ電流
ILN２は、第２のFET Ｑ２１ｂのドレイン・サ
ブストレート間のPN接合を順バイアスすること
となる。
すなわち、第１のFET Ｑ２１ａのドレイン電
圧（第２のFET Ｑ２１ｂのドレイン電圧と同
じ）は、サブストレート電位制御手段BAの出力
電圧VSから、PN接合電位分だけ低い電位に固定
される。（なお、第２のFET Ｑ２１ｂは、ゲー
トバイアスされていて、ドレイン・ソース間に洩
れ電流が流れることはない。） 従つて、第２のFET Ｑ２１ｂのドレイン・サ
ブストレート間のPN接合を順バイアスする洩れ
電流ILN２が流れる。他方の側のFET Ｑ２２
ａ，Ｑ２２ｂにおいても同様で、これら側の洩れ
電流ILP２との差の洩れ電流IL２が、サブストレ
ート電位制御手段BA側に吸収されることとな
る。
圧（第２のFET Ｑ２１ｂのドレイン電圧と同
じ）は、サブストレート電位制御手段BAの出力
電圧VSから、PN接合電位分だけ低い電位に固定
される。（なお、第２のFET Ｑ２１ｂは、ゲー
トバイアスされていて、ドレイン・ソース間に洩
れ電流が流れることはない。） 従つて、第２のFET Ｑ２１ｂのドレイン・サ
ブストレート間のPN接合を順バイアスする洩れ
電流ILN２が流れる。他方の側のFET Ｑ２２
ａ，Ｑ２２ｂにおいても同様で、これら側の洩れ
電流ILP２との差の洩れ電流IL２が、サブストレ
ート電位制御手段BA側に吸収されることとな
る。
この様にして洩れ電流が流れる点は、オフ状態
にある各スイツチ部分において同様であり、各ス
イツチ部分からの洩れ電流の総和が、サブストレ
ート電位制御手段BA側に流れ込むことになる。
にある各スイツチ部分において同様であり、各ス
イツチ部分からの洩れ電流の総和が、サブストレ
ート電位制御手段BA側に流れ込むことになる。
出力端子OUTに出力される信号V0は、入力ア
ナログ信号Vi1と洩れ電流IL１による保護抵抗Ｒ
１での電圧降下ΔVとの和になる。一方、各アナ
ログスイツチSW１，SW２，…の出力端子OUT
側に接続されている第２のFETのサブストレー
トの電位VSは、出力信号V0を入力とするサブス
トレート電位制御手段BAの出力によつて制御さ
れ、VS＝V0となつている。オフ状態のスイツチ
SW２，…の出力側洩れ電流ILN２，ILP２は
FET Ｑ２１ａ，Ｑ２２ａのサブストレート、ド
レイン間のPN接合逆電流によつて生じるが、本
発明の回路においては、これらの洩れ電流はいず
れもFET Ｑ２１ｂ，Ｑ２２ｂのソースに到達す
る前に、サブストレートからサブストレート電位
制御手段BAへ吸収されてしまい、ソースへは流
れ出すことはない。各FET Ｑ２１ｂ，Ｑ２２ｂ
のサブストレートとソースは同電位に維持される
ので、この間で洩れの生ずることもない。
ナログ信号Vi1と洩れ電流IL１による保護抵抗Ｒ
１での電圧降下ΔVとの和になる。一方、各アナ
ログスイツチSW１，SW２，…の出力端子OUT
側に接続されている第２のFETのサブストレー
トの電位VSは、出力信号V0を入力とするサブス
トレート電位制御手段BAの出力によつて制御さ
れ、VS＝V0となつている。オフ状態のスイツチ
SW２，…の出力側洩れ電流ILN２，ILP２は
FET Ｑ２１ａ，Ｑ２２ａのサブストレート、ド
レイン間のPN接合逆電流によつて生じるが、本
発明の回路においては、これらの洩れ電流はいず
れもFET Ｑ２１ｂ，Ｑ２２ｂのソースに到達す
る前に、サブストレートからサブストレート電位
制御手段BAへ吸収されてしまい、ソースへは流
れ出すことはない。各FET Ｑ２１ｂ，Ｑ２２ｂ
のサブストレートとソースは同電位に維持される
ので、この間で洩れの生ずることもない。
従つて、第１図に示すマルチプレクサによれ
ば、出力誤差ΔVを生ずる洩れは、オンとなつて
いるアナログスイツチにおけるFETの洩れのみ
であつて、多数のオフ状態にあるスイツチからの
洩れ電流の影響を受けることはない。
ば、出力誤差ΔVを生ずる洩れは、オンとなつて
いるアナログスイツチにおけるFETの洩れのみ
であつて、多数のオフ状態にあるスイツチからの
洩れ電流の影響を受けることはない。
第２図は本発明の第２の実施例を示す接続図で
ある。この実施例の第１図回路との相異点は、ア
ナログスイツチの入力側FET（第１のFET）Ｑ１
１ａ，Ｑ１２ａのサブストレートが入力アナログ
信号に接続されている点と、FET Ｑ１１ｃ，Ｑ
１２ｃが付加されている点である。第１図の実施
例のFET Ｑ１１ａ，Ｑ１２ａは、サブストレー
トが最低電位、最高電位に固定されているため、
オン抵抗が高い傾向がある。第２図の実施例はそ
れを改善したものである。
ある。この実施例の第１図回路との相異点は、ア
ナログスイツチの入力側FET（第１のFET）Ｑ１
１ａ，Ｑ１２ａのサブストレートが入力アナログ
信号に接続されている点と、FET Ｑ１１ｃ，Ｑ
１２ｃが付加されている点である。第１図の実施
例のFET Ｑ１１ａ，Ｑ１２ａは、サブストレー
トが最低電位、最高電位に固定されているため、
オン抵抗が高い傾向がある。第２図の実施例はそ
れを改善したものである。
アナログスイツチのオン／オフ動作を簡単に説
明すると、スイツチがオン（各FET Ｑ１１ａ，
１１ｂ，Ｑ１２ａ，Ｑ１２ｂ全てオン）のとき、
FET Ｑ１１ｃ，Ｑ１２ｃはオフである。スイツ
チがオフ（Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２ａ，Ｑ１
２ｂ全てオフ）のとき、FET Ｑ１１ｃ，Ｑ１２
ｃがオンとなつてFET Ｑ１１ａ，Ｑ１１ｂのド
レイン電位をＶ＋に、FET Ｑ１２ａ，Ｑ１２ｂ
のドレイン電位をＶ−にする。これによつて、入
力、出力の電位にかかわらず、アナログスイツチ
を確実にオフさせる。一方、スイツチオンのと
き、各FET Ｑ１１ａ，１１ｂ，Ｑ１２ａ，Ｑ１
２ｂのサブストレートは、入力電位に等しいか
ら、低オン抵抗とすることができる。
明すると、スイツチがオン（各FET Ｑ１１ａ，
１１ｂ，Ｑ１２ａ，Ｑ１２ｂ全てオン）のとき、
FET Ｑ１１ｃ，Ｑ１２ｃはオフである。スイツ
チがオフ（Ｑ１１ａ，Ｑ１１ｂ，Ｑ１２ａ，Ｑ１
２ｂ全てオフ）のとき、FET Ｑ１１ｃ，Ｑ１２
ｃがオンとなつてFET Ｑ１１ａ，Ｑ１１ｂのド
レイン電位をＶ＋に、FET Ｑ１２ａ，Ｑ１２ｂ
のドレイン電位をＶ−にする。これによつて、入
力、出力の電位にかかわらず、アナログスイツチ
を確実にオフさせる。一方、スイツチオンのと
き、各FET Ｑ１１ａ，１１ｂ，Ｑ１２ａ，Ｑ１
２ｂのサブストレートは、入力電位に等しいか
ら、低オン抵抗とすることができる。
第２の実施例における洩れ電流は、SW１で
FET Ｑ１１ｃ，Ｑ１２ｃのサブストレート、ド
レイン間の逆バイアス電流ILP１，ILN１がスイ
ツチがオンのときの様相を示している。又、SW
２でスイツチオフ時の出力側洩れ電流の主因を示
している。第２図に示す通り、各洩れ電流ILP
２，ILN２がサブストレートからサブストレート
電位制御手段BAへ吸収されることは、第１図に
示した第１の実施例と同様である。
FET Ｑ１１ｃ，Ｑ１２ｃのサブストレート、ド
レイン間の逆バイアス電流ILP１，ILN１がスイ
ツチがオンのときの様相を示している。又、SW
２でスイツチオフ時の出力側洩れ電流の主因を示
している。第２図に示す通り、各洩れ電流ILP
２，ILN２がサブストレートからサブストレート
電位制御手段BAへ吸収されることは、第１図に
示した第１の実施例と同様である。
第３図及び第４図は本発明の第３、第４の実施
例を示す接続図である。第１、第２の実施例で
は、いずれも相補型のMOSFETを並列接続して
各アナログスイツチを構成したものであるが、第
３、第４の実施例においては、いずれも相補型の
MOSFET Ｑ１ａ，Ｑ１ｂを直列接続して構成
したものである。
例を示す接続図である。第１、第２の実施例で
は、いずれも相補型のMOSFETを並列接続して
各アナログスイツチを構成したものであるが、第
３、第４の実施例においては、いずれも相補型の
MOSFET Ｑ１ａ，Ｑ１ｂを直列接続して構成
したものである。
これらの実施例によれば、スイツチオン状態の
とき、当該スイツチ自身の洩れ電流がないことが
特徴となつている。オフ状態にあるスイツチの洩
れ電流は、VS＝V0としているサブストレート電
位制御手段BAに吸収される点は、他の実施例と
同様であり、出力V0での洩れ電流による誤差は
全く生じない。
とき、当該スイツチ自身の洩れ電流がないことが
特徴となつている。オフ状態にあるスイツチの洩
れ電流は、VS＝V0としているサブストレート電
位制御手段BAに吸収される点は、他の実施例と
同様であり、出力V0での洩れ電流による誤差は
全く生じない。
（発明の効果）
以上説明したように、本発明によれば、洩れ電
流による出力誤差がなく、アナログマルチプレク
サに適用して、特に効果的なアナログスイツチが
実現できる。
流による出力誤差がなく、アナログマルチプレク
サに適用して、特に効果的なアナログスイツチが
実現できる。
第１図乃至第４図はそれぞれ本発明の実施例を
示す接続図、第５図は従来回路の接続図である。 IN１，IN２……入力端子、OUT……出力端
子、Ａ１，Ａ２，An……制御端子、Ｒ１，Ｒ２
……保護抵抗、SW１，SW２……アナログスイ
ツチ、Ｑ１１ａ，Ｑ１２ａ……第１のFET、Ｑ
１１ｂ，Ｑ１２ｂ……第２のFET、BA……サブ
ストレート電位制御手段。
示す接続図、第５図は従来回路の接続図である。 IN１，IN２……入力端子、OUT……出力端
子、Ａ１，Ａ２，An……制御端子、Ｒ１，Ｒ２
……保護抵抗、SW１，SW２……アナログスイ
ツチ、Ｑ１１ａ，Ｑ１２ａ……第１のFET、Ｑ
１１ｂ，Ｑ１２ｂ……第２のFET、BA……サブ
ストレート電位制御手段。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力アナログ信号の一つを選択して出
力端子OUTに出力するようにした複数のアナロ
グスイツチからなるアナログスイツチ回路におい
て、 前記各アナログスイツチを、 入力アナログ信号がソース又はドレインに印加
される第１のFETと、 この第１のFETと直列に接続され、ソース又
はドレインから出力信号を得て前記出力端子に当
該信号を出力するMOSで構成した第２のFET
と、 前記第１、第２のFETのゲートにこれらの各
FETが同時にオン、オフ動作をするように制御
信号を与える回路手段とで構成し、 前記出力端子に得られる出力信号を各アナログ
スイツチの第２のFETのサブストレートに印加
し、サブストレートの電位が前記出力信号の電位
に追従するように制御するサブストレート電位制
御手段を設けたことを特徴とするアナログスイツ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780884A JPS6154711A (ja) | 1984-08-27 | 1984-08-27 | アナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17780884A JPS6154711A (ja) | 1984-08-27 | 1984-08-27 | アナログスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154711A JPS6154711A (ja) | 1986-03-19 |
| JPH0478053B2 true JPH0478053B2 (ja) | 1992-12-10 |
Family
ID=16037448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17780884A Granted JPS6154711A (ja) | 1984-08-27 | 1984-08-27 | アナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154711A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144620A (ja) * | 1986-12-08 | 1988-06-16 | Nippon Denso Co Ltd | アナログマルチプレクサ回路 |
| JP2598794B2 (ja) * | 1987-09-14 | 1997-04-09 | 日本電装株式会社 | Ｍｏｓ・ｉｃの入力チャンネル |
| JP2600753B2 (ja) * | 1988-02-03 | 1997-04-16 | 日本電気株式会社 | 入力回路 |
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| JPH0720129Y2 (ja) * | 1988-06-23 | 1995-05-10 | 旭化成工業株式会社 | ターレット型巻取機の糸掛け装置 |
| JPH04306912A (ja) * | 1991-04-04 | 1992-10-29 | Nec Kyushu Ltd | アナログスイッチ回路 |
| JP3242149B2 (ja) * | 1992-05-29 | 2001-12-25 | 富士通株式会社 | ダイナミック型分周回路 |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| EP1739834A1 (en) * | 2005-06-29 | 2007-01-03 | Svenska Grindmatriser AB | An analogue switch, a switch system and a method for use therewith |
| JP4658817B2 (ja) * | 2006-01-19 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体センサ回路 |
| JP2010010193A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置及び半導体装置の入力回路の閾値の測定方法 |
| US8884372B2 (en) * | 2012-01-18 | 2014-11-11 | Microchip Technology Incorporated | Analog signal compatible CMOS switch as an integrated peripheral to a standard microcontroller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192128A (en) * | 1981-05-20 | 1982-11-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog switch circuit |
-
1984
- 1984-08-27 JP JP17780884A patent/JPS6154711A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192128A (en) * | 1981-05-20 | 1982-11-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154711A (ja) | 1986-03-19 |
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