JP2006157132A

JP2006157132A - アナログスイッチ回路

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Publication number: JP2006157132A
Application number: JP2004340544A
Authority: JP
Inventors: Shinichi Fujita; 心一藤田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-11-25
Filing date: 2004-11-25
Publication date: 2006-06-15
Anticipated expiration: 2024-11-25
Also published as: JP4654666B2

Abstract

【課題】低コスト、かつ、低消費電力であり、開閉率が高く、入力電圧の出力側への漏れが少なく、さらにセレクタとして用いることも可能なアナログスイッチ回路を提供する。
【解決手段】ＭＯＳＦＥＴ１０１は、ドレインが入力端子１１１に接続され、ソースが中間ノード１１０に接続されており、ＭＯＳＦＥＴ１０２は、ドレインが出力端子１１２に接続され、ソースが中間ノード１１０に接続され、ゲートがＭＯＳＦＥＴ１０１のゲートに接続されている。スイッチＳＷ、抵抗Ｒ１およびダイオードＤ３、抵抗Ｒ２からなる回路は、ＭＯＳＦＥＴ１０１および１０２の両方をオンさせる第１のゲート電圧または両方をオフさせる第２のゲート電圧を出力し、第２のゲート電圧を出力するときには、中間ノード１１０に対し、第２のゲート電圧近傍の直流電圧を与える。
【選択図】図１

Description

本発明は、アナログ信号の通過／遮断の切り換えまたは経路切り換えに好適なアナログスイッチ回路に関する。

オーディオ信号処理回路などのアナログ回路では、アナログ信号の通過／遮断の切り換えや経路切り換えが必要とされる場合にアナログスイッチ回路が用いられる。なお、アナログスイッチ回路に関する先行技術文献としては例えば特許文献１、２がある。図９はこの種のアナログスイッチ回路のうちアナログ信号の通過／遮断の切り換えを行う回路の一例であるミュート回路３００の構成を示す回路図である。図９に示すように、ミュート回路３００は、入力端子３１１および出力端子３１２間に介挿された抵抗Ｒ１１と、エミッタが出力端子３１２に接続され、コレクタが接地されたＮＰＮトランジスタ３０１とを有している。入力端子３１１には、アンプ２００の出力電圧が入力電圧Ｖｉｎとして与えられる。このアンプ２００に電源電圧を与える正電源＋Ｂと負電源−Ｂとの間には、スイッチＳＷと、抵抗Ｒ１２と、抵抗Ｒ１２よりも十分に低い抵抗値を有する抵抗Ｒ１３とが直列に介挿されている。そして、抵抗Ｒ１２およびＲ１３の接続点は、ＮＰＮトランジスタ３０１のベースに接続されている。

このような構成において、スイッチＳＷがオフであるときには、ＮＰＮトランジスタ３０１はオフとなり、入力端子３１１の入力電圧Ｖｉｎは抵抗Ｒ１１を介すことにより出力電圧Ｖｏｕｔとして出力端子３１２から出力される。スイッチＳＷがオンであるときには、抵抗Ｒ１２を介して正電源＋ＢからＮＰＮトランジスタ３０１にベース電流が流れるため、ＮＰＮトランジスタ３０１がオンとなり、出力端子３１２はＮＰＮトランジスタ３０１を介して接地され、ミュート状態となる。

この種のミュート回路は、開閉比、すなわち、ミュートを掛けることによる出力電圧Ｖｏｕｔの減衰の比率を高くすることが求められる。この開閉比を高くするための方法として、抵抗Ｒ１１の抵抗値を高くすることが考えられる。しかし、抵抗Ｒ１１の抵抗値を高くすると、アンプ２００から抵抗Ｒ１１を介して負荷に流す負荷電流が制限されるので得策ではない。抵抗Ｒ１１の抵抗値を高くすることなく、開閉比を高めるための方法として、入力端子３１１および出力端子３１２間に抵抗Ｒ１１とＮＰＮトランジスタ３０１とからなる回路を複数段縦続接続することが考えられる。しかし、この方法を採ると、部品点数が増え、コスト高になってしまう。また、図９に示すミュート回路３００は、ミュート時にＮＰＮトランジスタ３０１にベース電流を流すため、消費電力が嵩む。以上のように、図９に示すミュート回路３００は、低コスト、かつ、低消費電力で開閉比の高いものを実現することが困難であるという問題があった。さらに、図９に示すミュート回路３００は、セレクタのようにアナログ信号の経路切り換えを行う回路への適用には不向きであるという問題がある。

図１０に示すアナログスイッチ回路４００では、入力端子４１１および出力端子４１２間にＣＭＯＳなどのデバイスにより構成されたトランスファゲート４０２を含む標準ＩＣ４０１が介挿されている。そして、正電源＋Ｂおよび負電源−Ｂとの間には、スイッチＳＷと抵抗Ｒ１４が直列に介挿されている。このスイッチＳＷと抵抗Ｒ１４との接続点の電圧が標準ＩＣ４０１に供給され、この電圧に基づきトランスファゲート４０２のオン／オフ切り換えが行われる。

この構成によれば、スイッチＳＷがオンであるときにはトランスファゲート４０２がオンとなり、アンプ２００から入力端子４１１に与えられる電圧Ｖｉｎがトランスファゲート４０２を介し、出力電圧Ｖｏｕｔとして出力端子４１２から出力される。一方、スイッチＳＷがオフであるときにはトランスファゲート４０２がオフとなり、入力端子４１１および４１２間はハイインピーダンス状態となる。従って、高い開閉率が得られる。また、このアナログスイッチ回路４００は、スイッチＳＷがオフであるときに入力端子４１１および出力端子４１２間がハイインピーダンス状態となるので、複数のアナログスイッチ回路４００の出力端子４１２同士を接続し、セレクタとして用いることが可能である。

しかしながら、アナログスイッチ回路４００は、トランスファゲート４０２を構成するＭＯＳＦＥＴのソース−ドレイン間に寄生容量が介在しており、入力電圧Ｖｉｎがこの寄生容量を介して出力端子４１２側に抜けるという問題があった。また、アナログスイッチ回路４００では、入力電圧Ｖｉｎがトランスファゲート４０２を構成するＭＯＳＦＥＴのドレイン、ソースに順次伝達されるため、ＭＯＳＦＥＴのゲート−ソース間電圧が入力電圧Ｖｉｎに依存して変化する。このため、アナログスイッチ回路４００は、トランスファゲート４０２のオン抵抗が入力電圧Ｖｉｎに依存して変化し、特に負荷が重いときの歪み特性が悪化するという問題があった。また、標準ＩＣは、高耐圧のものでも最大定格がせいぜい１８Ｖであり、±１２Ｖの電源電圧で使用されるアナログ信号処理系に適用可能なものは入手が困難であるという問題があった。
特許第３２５４９７２号特許第３５３８５５８号

この発明は、以上説明した背景に鑑みてなされたものであり、その第１の目的は、低コスト、かつ、低消費電力であり、開閉率が高く、入力電圧の出力側への漏れが少なく、さらにセレクタとして用いることも可能なアナログスイッチ回路を提供することにある。また、この発明の第２の目的は、歪み特性の改善されたアナログスイッチ回路を提供することにある。

この発明は、ドレインが入力端子に接続され、ソースが中間ノードに接続された第１のＭＯＳＦＥＴと、ドレインが出力端子に接続され、ソースが前記中間ノードに接続され、ゲートが前記第１のＭＯＳＦＥＴのゲートに接続された第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの両方をオンさせる第１のゲート電圧または前記第１および第２のＭＯＳＦＥＴの両方をオフさせる第２のゲート電圧を前記第１および第２のＭＯＳＦＥＴのゲートに出力し、前記第２のゲート電圧を出力するときには、前記中間ノードに対し、前記第２のゲート電圧近傍の直流電圧を与えるオン／オフ切り換え回路とを具備することを特徴とするアナログスイッチ回路を提供する。
かかる発明によれば、アナログスイッチ回路は、その主たる構成要素であるＭＯＳＦＥＴが電圧駆動型の素子であり、ゲートに入力電流が流れないので、消費電力を低く抑えることができる。また、本発明に係るアナログスイッチ回路は、部品点数も少なく、低コストで実現することができる。さらに本発明に係るアナログスイッチ回路は、第１および第２のＭＯＳＦＥＴをオフさせる第２のゲート電圧が出力されるとき、中間ノードが第２のゲート電圧近傍の電圧とされるため、入力端子の電位が振れても、第１のＭＯＳＦＥＴはオフ状態を保つ。このため、入力端子および出力端子間の寄生容量が少なく、入力端子から出力端子側への電圧の漏れが少ない。
好ましい態様において、アナログスイッチ回路は、前記第１のゲート電圧が出力されるとき、前記入力端子と前記第１および第２のＭＯＳＦＥＴのゲートとの間に定電圧を発生させる定電圧回路を具備する。
この態様によれば、第１のゲート電圧が出力され、第１および第２のＭＯＳＦＥＴがオンとなっているとき、これらのＭＯＳＦＥＴのゲート−ソース間電圧が一定に保たれる。従って、入力端子および出力端子間の抵抗の入力電圧に対する依存度を少なくし、歪み特性を改善することができる。
他の好ましい態様では、前記入力端子と前記第１のＭＯＳＦＥＴのドレインとの間にキャパシタが介挿される。
この態様によれば、アナログスイッチ回路の前段の回路の出力信号にオフセットがある場合に、そのオフセットがキャパシタによって遮断される。このため、第１および第２のＭＯＳＦＥＴのオン／オフ切り換えが行われても、オフセットのスイッチングが行われることはなく、オン／オフ切り換えに伴う雑音を低減することができる。

＜第１実施形態＞
図１は、この発明の第１実施形態であるアナログスイッチ回路１００の構成を示す回路図である。図１に示すように、アナログスイッチ回路１００は、ＮチャネルＭＯＳＦＥＴ１０１および１０２を有している。これらのＭＯＳＦＥＴは、アナログスイッチ回路１００の入力端子１１１および出力端子１１２間に直列に介挿されている。さらに詳述すると、ＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄは入力端子１１１に、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄは出力端子１１２に各々接続されており、両ＭＯＳＦＥＴのソース１０１Ｓおよび１０２Ｓは中間ノード１１０に共通接続されている。ダイオードＤ１は、ＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄと中間ノード１１０との間に介在する寄生ダイオードであり、ダイオードＤ２は、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄと中間ノード１１０との間に介在する寄生ダイオードである。

図１に示す例では、アンプ２００の出力電圧が入力電圧Ｖｉｎとして入力端子１１１に与えられる。このアンプ２００に電源電圧を与える正電源＋Ｂと負電源−Ｂとの間には、スイッチＳＷと抵抗Ｒ１が直列に介挿されている。スイッチＳＷと抵抗Ｒ１との接続点は、ＮチャネルＭＯＳＦＥＴ１０１および１０２の両方のゲートに接続されている。ダイオードＤ３は、カソードがスイッチＳＷと抵抗Ｒ１との接続点に接続されており、アノードが中間ノード１１０に接続されている。そして、中間ノード１１０と接地線との間には抵抗Ｒ２が介挿されており、出力端子１１２と接地線との間には抵抗Ｒ３が介挿されている。抵抗Ｒ１の抵抗値は、これらの抵抗Ｒ２およびＲ３の抵抗値に比して十分に低い。以上説明したスイッチＳＷ、抵抗Ｒ１、ダイオードＤ３および抵抗Ｒ２は、ＭＯＳＦＥＴ１０１および１０２の両方をオンさせる第１のゲート電圧または両方をオフさせる第２のゲート電圧を両ＭＯＳＦＥＴのゲートに出力し、第２のゲート電圧を出力するときには、中間ノード１１０に対し、第２のゲート電圧近傍の直流電圧を与えるオン／オフ切り換え回路を構成している。なお、この回路の役割の詳細については本実施形態の動作説明において明らかにする。

図２は、ＮチャネルＭＯＳＦＥＴ１０１および１０２の構成例を示す断面図である。なお、この図では、図１に示す構成との対応関係を分かりやすくするため、ＮチャネルＭＯＳＦＥＴ１０１および１０２以外の素子も図示されている。図２に示す例では、Ｎ型基板１２０に低濃度のＰ型不純物を拡散することによりＰウエル１３０が形成されており、このＰウエル１３０内に高濃度のＮ型不純物を打ち込むことによりＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄ、ソース１０１Ｓ、ＮチャネルＭＯＳＦＥＴ１０２のドレイン１０２Ｄ、ソース１０２Ｓが形成されている。前述した寄生ダイオードＤ１は、Ｐウエル１３０とドレイン１０１Ｄとの間のＰＮ接合部に生じる寄生ダイオードであり、寄生ダイオードＤ２は、Ｐウエル１３０とドレイン１０２Ｄとの間のＰＮ接合部に生じる寄生ダイオードである。また、Ｐウエル１３０には、高濃度のＰ型不純物層１４０が形成されており、このＰ型不純物層１４０は中間ノード１１０に接続されている。Ｐウエル１３０は、このＰ型不純物層１４０を介して中間ノード１１０に接続されているため、中間ノード１１０と同電位に保たれる。ＮチャネルＭＯＳＦＥＴ１０１がオンとなっているときは、中間ノード１１０およびＰウエル１３０の電位は入力電圧Ｖｉｎに追従して変化する。一方、Ｎ型基板１２０は、正電源＋Ｂに接続されている。従って、Ｐウエル１３０の電位が入力電圧Ｖｉｎに追従して変化したとしても、Ｐウエル１３０およびＮ型基板１２０間が順方向バイアスされることはない。

次に、本実施形態の動作を説明する。まず、スイッチＳＷがオンであるときには、このスイッチＳＷを介し、正電源＋Ｂの電圧（第１のゲート電圧）がゲート電圧ＶＧとしてゲート１０１Ｇおよび１０２Ｇに与えられ、ＮチャネルＭＯＳＦＥＴ１０１および１０２はオンとなる。ここで、アンプ２００から与えられる入力電圧Ｖｉｎは、正電源＋Ｂの電圧よりも低いので、ダイオードＤ３は常に逆バイアスが掛かり、オフとなる。従って、入力電圧Ｖｉｎは、ＮチャネルＭＯＳＦＥＴ１０１および１０２を順次通過し、出力電圧Ｖｏｕｔとして出力端子１１２から出力される。

次に、スイッチＳＷがオフになると、ダイオードＤ３に順バイアスが掛かるため、接地線から抵抗Ｒ２、ダイオードＤ３および抵抗Ｒ１を介して負電源−Ｂに電流が流れる。前述したように、抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値に比して十分に低いため、負電源−Ｂの電圧とほぼ同じ電圧（第２のゲート電圧）がゲート電圧ＶＧとしてＮチャネルＭＯＳＦＥＴ１０１および１０２に与えられる。一方、ダイオードＤ３は順方向バイアスされるため、中間ノード１１０の電位、すなわち、ＮチャネルＭＯＳＦＥＴ１０１および１０２のソース１０１Ｓおよび１０２Ｓの電位は、ゲート１０１Ｇおよび１０２Ｇの電位よりもダイオードＤ３の順方向電圧ＶＦだけ高い電位となる。このようにＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧が負電圧−ＶＦとなるため、オフとなる。また、中間ノード１１０の電位は、ゲート１０１Ｇおよび１０２Ｇの電位よりは電圧ＶＦだけ高いものの、負電源−Ｂの電位に近い電位である。従って、入力電圧Ｖｉｎが負方向に極端に振られない限り、寄生ダイオードＤ１がオンになることはなく、入力端子１１１および中間ノード１１０間は完全にオフ状態となる。このため、たとえＮチャネルＭＯＳＦＥＴ１０２のソース−ドレイン間に寄生容量が介在していたとしても、入力電圧Ｖｉｎが出力端子１１２に漏れ出ることはなく、出力端子１１２は、抵抗Ｒ３を介して接地電位に固定される。このようにしてアンプ２００の出力電圧のミュートが確実に行われる。

＜第２実施形態＞
図３は、この発明の第２実施形態であるアナログスイッチ回路１００Ａの構成を示す回路図である。なお、この図において、前掲図１に示す各要素と対応する要素については共通の符号を使用することによりその説明を省略する。

このアナログスイッチ回路１００Ａでは、スイッチＳＷおよび抵抗Ｒ１の接続点と、ゲート１０１Ｇおよび１０２Ｇとの間には、抵抗Ｒ４が介挿されている。また、ゲート１０１Ｇおよび１０２Ｇと入力端子１１１との間には、ダイオードＤ４とツェナーダイオードＤ５が直列に介挿されている。これらの抵抗Ｒ４、ダイオードＤ４およびツェナーダイオードＤ５は、第１のゲート電圧が出力され、ＮチャネルＭＯＳＦＥＴ１０１および１０２がオンであるとき、入力端子１１１と両ＭＯＳＦＥＴのゲートとの間に定電圧を発生させる定電圧回路を構成している。

上記第１実施形態において、スイッチＳＷがオンである場合、中間ノード１１０の電位は入力電圧Ｖｉｎに追従して変化する。ここで、入力電圧Ｖｉｎが正電源＋Ｂの電位に近づくと、ＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧（ゲート−中間ノード間電圧）が低くなるため、オン抵抗が高くなる。一方、入力電圧Ｖｉｎが負電源−Ｂの電位に近づくと、ＮチャネルＭＯＳＦＥＴ１０１および１０２は、ゲート−ソース間電圧（ゲート−中間ノード間電圧）が高くなるため、オン抵抗が低くなる。このように、入力電圧Ｖｉｎに依存して、ＮチャネルＭＯＳＦＥＴ１０１および１０２のオン抵抗が変化すると、出力端子１１２に接続される負荷が大きい場合に歪発生の原因となる。本実施形態は、この点の改善を図ったものである。

本実施形態によれば、スイッチＳＷがオンであるときに、ダイオードＤ４が順方向バイアスされるため、正電源＋ＢからスイッチＳＷ、ダイオードＤ４およびツェナーダイオードＤ５を介して電流が流れる。このため、ツェナーダイオードＤ５のツェナー電圧をＶＺ、ダイオードＤ４の順方向電圧をＶＦとすると、ＮチャネルＭＯＳＦＥＴ１０１および１０２に与えられるゲート電圧ＶＧは次式のようになる。
ＶＧ＝Ｖｉｎ＋ＶＺ＋ＶＦ ……（１）

従って、ＮチャネルＭＯＳＦＥＴ１０１のドレイン−ソース間電圧を無視すれば、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲート−ソース間電圧は、入力電圧Ｖｉｎに依存することなく、ほぼＶＺ＋ＶＦとなり、歪み特性が改善される。また、負荷電流が大きく、ＮチャネルＭＯＳＦＥＴ１０１のドレイン−ソース間電圧を無視し得ない場合であっても、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲート−ソース間電圧が入力電圧Ｖｉｎに依存して変化することはないので、歪み特性が改善される。

＜第３実施形態＞
図４は、この発明の第３実施形態であるアナログスイッチ回路１００Ｂの構成を示す回路図である。このアナログスイッチ回路１００Ｂは、上記第２実施形態に係るアナログスイッチ回路１００Ａにおける入力端子１１１とＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄとの間にキャパシタＣ１を介挿した構成となっている。なお、ツェナーダイオードＤ５のアノードが入力端子１１１に接続されている点は上記第２実施形態と同じである。

上記第２実施形態においては、アンプ２００の出力端子がＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄに直流的に接続されている。このため、アンプ２００の出力電圧にオフセットがあるときにスイッチＳＷのオン／オフ切り換えが行われると、このオフセット電圧のスイッチングに基づくスイッチング雑音が出力電圧Ｖｏｕｔに生じる。このような不都合を回避するため、本実施形態では、入力端子１１１とＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄとの間にキャパシタＣ１を介挿し、オフセット電圧を遮断しているのである。

この構成においても、交流電圧である入力電圧Ｖｉｎは、キャパシタＣ１を介してＮチャネルＭＯＳＦＥＴ１０１のドレイン１０１Ｄに与えられ、また、入力電圧Ｖｉｎは、ツェナーダイオードＤ５のアノードに与えられるので、上記第２実施形態と同様な歪み改善の効果が得られる。

＜第４実施形態＞
図５は、この発明の第４実施形態であるアナログスイッチ回路１００Ｃの構成を示す回路図である。このアナログスイッチ回路１００Ｃは、上記第３実施形態に係るアナログスイッチ回路１００Ｂに対し、図示のように抵抗Ｒ５およびキャパシタＣ２を追加した構成となっている。さらに詳述すると、本実施形態では、スイッチＳＷおよび抵抗Ｒ１の接続点と負電源−Ｂとの間に抵抗Ｒ５およびキャパシタＣ２が直列に介挿され、この抵抗Ｒ５およびキャパシタＣ２の接続点の電圧が抵抗Ｒ４を介してＮチャネルＭＯＳＦＥＴ１０１および１０２のゲートに供給されるようになっている。

上記第３実施形態においては、スイッチＳＷのオン／オフ切り換えを行った場合に、オン／オフ切り換えに基づく雑音が、抵抗Ｒ４およびＮチャネルＭＯＳＦＥＴ１０２のゲート−ドレイン間寄生キャパシタを通過して出力電圧Ｖｏｕｔに現れたり、ＮチャネルＭＯＳＦＥＴ１０１および１０２の急激なスイッチングに起因した雑音が出力電圧Ｖｏｕｔに現れる。

これに対し、本実施形態によれば、スイッチＳＷのオン／オフ切り換えにより抵抗Ｒ１の両端の電圧が急激に変化しても、この急激な電圧の変化は抵抗Ｒ５およびキャパシタＣ２によって緩和されてから、ＮチャネルＭＯＳＦＥＴ１０１および１０２のゲートに伝達される。従って、スイッチＳＷのオン／オフ切り換えに伴う雑音を低減することができる。

＜他の実施形態＞
以上説明した実施形態の他にも、本発明には各種の実施形態が考えられる。例えば次の通りである。
（１）上記各実施形態では、入力端子１１１および出力端子１１２間に２個のＮチャネルＭＯＳＦＥＴを介挿した。これに代えて、入力端子１１１および出力端子１１２間に２個のＰチャネルＭＯＳＦＥＴを介挿してもよい。図６は、その一例であるアナログスイッチ回路１００Ｄの構成を示す回路図である。このアナログスイッチ回路１００Ｄでは、上記第１実施形態に係るアナログスイッチ回路１００のＮチャネルＭＯＳＦＥＴ１０１および１０２がＰチャネルＭＯＳＦＥＴ１０３および１０４に置き換えられている。また、これに伴い、スイッチＳＷと抵抗Ｒ１との位置関係が第１実施形態とは逆になっており、スイッチＳＷがオンであるときには負電源−Ｂの電圧がＰチャネルＭＯＳＦＥＴ１０３および１０４のゲートに与えられるようになっている。さらにダイオードＤ３の極性も第１実施形態とは逆になっている。

図７は、ＰチャネルＭＯＳＦＥＴ１０３および１０４の構成例を示す断面図である。なお、この図では、図６に示す構成との対応関係を分かりやすくするため、ＰチャネルＭＯＳＦＥＴ１０３および１０４以外の素子も図示されている。図７に示す例では、Ｐ型基板１５０に低濃度のＮ型不純物を拡散することによりＮウエル１６０が形成されており、このＮウエル１６０内に高濃度のＰ型不純物を打ち込むことによりＰチャネルＭＯＳＦＥＴ１０３のドレイン１０３Ｄ、ソース１０３Ｓ、ＰチャネルＭＯＳＦＥＴ１０４のドレイン１０４Ｄ、ソース１０４Ｓが形成されている。寄生ダイオードＤ７は、Ｎウエル１６０とドレイン１０３Ｄとの間のＰＮ接合部に生じる寄生ダイオードであり、寄生ダイオードＤ８は、Ｎウエル１６０とドレイン１０４Ｄとの間のＰＮ接合部に生じる寄生ダイオードである。また、Ｎウエル１６０には、高濃度のＮ型不純物層１７０が形成されており、このＮ型不純物層１７０は中間ノード１１０に接続されている。Ｎウエル１６０は、このＮ型不純物層１７０を介して中間ノード１１０に接続されているため、中間ノード１１０と同電位に保たれる。ＰチャネルＭＯＳＦＥＴ１０３がオンとなっているときは、中間ノード１１０およびＮウエル１６０の電位は入力電圧Ｖｉｎに追従して変化する。Ｐ型基板１５０は、負電源−Ｂに接続されている。従って、Ｎウエル１６０の電位が入力電圧Ｖｉｎに追従して変化したとしても、Ｎウエル１６０およびＰ型基板１５０間が順方向バイアスされることはない。

本実施形態は、ＭＯＳＦＥＴがＮチャネルのものからＰチャネルのものに変更され、これらに対するゲートバイアスの方向が逆になっている点を除けば、上記第１実施形態と同様である。本実施形態においても上記第１実施形態と同様な効果が得られる。上記第１実施形態から本実施形態への変更と同様な変更を上記第２〜第４実施形態に加えることも勿論可能である。

（２）上記各実施形態におけるアナログスイッチ回路は、アナログ信号の経路切り換えの手段として用いることも可能である。図８は、複数のアナログスイッチ回路１００の出力端子１１２同士を接続して構成されたセレクタを示している。このセレクタでは、複数のアナログスイッチ回路１００のいずれか１つのスイッチＳＷをオンにすることにより、複数チャネルのアナログ信号のうち１つを選択して通過させる動作が行われる。

（３）上記各実施形態においてアナログスイッチを構成するＭＯＳＦＥＴのオン／オフ切り換えのために抵抗Ｒ１とスイッチＳＷとからなる回路が使用されているが、この回路はあくまでも一例であり、この回路の代わりに、正電圧または負電圧を選択して出力するトランスファスイッチやロジック回路を用いてもよい。

この発明の第１実施形態であるアナログスイッチ回路の構成を示す回路図である。同アナログスイッチ回路におけるＮチャネルＭＯＳＦＥＴの構成例を示す断面図である。この発明の第２実施形態であるアナログスイッチ回路の構成を示す回路図である。この発明の第３実施形態であるアナログスイッチ回路の構成を示す回路図である。この発明の第４実施形態であるアナログスイッチ回路の構成を示す回路図である。この発明の他の実施形態であるアナログスイッチ回路の構成を示す回路図である。同アナログスイッチ回路におけるＰチャネルＭＯＳＦＥＴの構成例を示す断面図である。この発明の他の実施形態であるアナログスイッチ回路の構成を示すブロック図である。従来のアナログスイッチ回路の第１の構成例を示す回路図である。従来のアナログスイッチ回路の第２の構成例を示す回路図である。

符号の説明

１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ……アナログスイッチ回路、１０１，１０３……第１のＭＯＳＦＥＴ、１０２，１０４……第２のＭＯＳＦＥＴ、１１０……中間ノード、ＳＷ……スイッチ、Ｒ１……抵抗、Ｄ３……ダイオード、Ｃ１……キャパシタ。

Claims

ドレインが入力端子に接続され、ソースが中間ノードに接続された第１のＭＯＳＦＥＴと、
ドレインが出力端子に接続され、ソースが前記中間ノードに接続され、ゲートが前記第１のＭＯＳＦＥＴのゲートに接続された第２のＭＯＳＦＥＴと、
前記第１および第２のＭＯＳＦＥＴの両方をオンさせる第１のゲート電圧または前記第１および第２のＭＯＳＦＥＴの両方をオフさせる第２のゲート電圧を前記第１および第２のＭＯＳＦＥＴのゲートに出力し、前記第２のゲート電圧を出力するときには、前記中間ノードに対し、前記第２のゲート電圧近傍の直流電圧を与えるオン／オフ切り換え回路と
を具備することを特徴とするアナログスイッチ回路。
前記第１のゲート電圧が出力されるとき、前記入力端子と前記第１および第２のＭＯＳＦＥＴのゲートとの間に定電圧を発生させる定電圧回路を具備することを特徴とする請求項１に記載のアナログスイッチ回路。
前記入力端子と前記第１のＭＯＳＦＥＴのドレインとの間にキャパシタが介挿されてなることを特徴とする請求項２に記載のアナログスイッチ回路。