JP2009526504A - 過電圧保護を持つ差動増幅器および方法 - Google Patents

Abstract

スルー制限動作中に集積回路増幅器回路内のバイポーラ・トランジスタの破損を防ぐための回路であって、第１、第２、および第３の電極をそれぞれ有する第１（Ｑ１またはＱ３）および第２（Ｑ２またはＱ４）のトランジスタを含み、第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものは第１の信号（Ｖｉｎ＋またはＶｉｎ＋＋）を受けるよう結合し、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものは第２の信号（Ｖｉｎ−またはＶｉｎ−−）を受けるよう結合する。前記第１のトランジスタの第１および第２の電極の第１のものに結合する第１の導電電極と前記第２のトランジスタの第１および第２の電極の第１のものに結合する第２の導電電極とを有する第１のセパレータ・トランジスタ（Ｊ３）を制御して、前記第１および第２の信号に応じて前記第１のトランジスタの第１および第２の電極の第１のものを前記第２のトランジスタの第１および第２の電極の第１のものから電気的に絶縁して、前記第１および第２のトランジスタの一方のＰＮ接合部にかかる逆バイアス電圧を制限する。

Description

本発明は一般に増幅器に関するものであって、より詳しくは差動増幅器の過電圧保護を改善することに関するものである。

多くの高電圧演算増幅器は何らかのタイプの入力過電圧保護を用いるが、安定性が高い（ロバスト）のは、例えば横形ＰＮＰ入力段または簡単な高電圧ＪＦＥＴ入力段を用いるものに限られる。図１に示す一般的なバイポーラ差動入力段は、例えば、入力を制限する差動電圧の両端に逆方向に結合する１対のダイオードＤ１およびＤ２により、最大約０．７ボルトの差動入力電圧まで保護される。しかしこの保護は、入力差動電圧の大きさが約０．７ボルトを超えると保護ダイオードＤ１およびＤ２を通して非常に大きな入力電流が流れることを犠牲にして達成さる。

図２および図３に示す共通ドレン共通ベース・トポロジーなどの更に複雑な入力段は一般に図１に示す入力保護ダイオードを有しないが、入力段のバイポーラ部分を保護する内部ダイオード・クランプを有する。このタイプの入力段はＪＦＥＴの高い降伏電圧に依存しており、差動入力電圧値が全電源電圧に近い場合でも優れたＤＣ性能（例えば、低入力バイアス電流）を有する。しかし、過電圧保護クランプ回路を用いる共通ドレン共通ベース入力段を用いるタイプの演算増幅器には過渡応答の問題がある。大きな寄生静電容量を持つ大きな入力トランジスタを用いるとき、過渡応答の問題は特に顕著になる。

図２および図３に示す入力段回路１Ａおよび１Ｂはそれぞれ共通ドレン共通ベース・トポロジーを用いており、トランジスタＱ３のエミッタとトランジスタＱ４のエミッタの間の大きな差動電圧から保護する必要がある。図２は、従来技術の入力段１Ａおよび従来技術の出力段２を含む完全な演算増幅器を示す。従来技術の出力段２は本発明の種々の改善された入力段（後で説明する）と共に用いることができる。演算増幅器の或る動作モード中（例えば、スルーイング（ｓｌｅｗｉｎｇ）動作中）に、大きな入力差動電圧が現われることがある。図３のトランジスタＪ１のゲートに（すなわち演算増幅器の非反転入力に）正の高いスルー・レートの入力信号Ｖｉｎ＋が印加されると、トランジスタＱ３のエミッタ電圧も入力信号Ｖｉｎ＋と同じ速さで上昇する。しかし、トランジスタＪ２のゲート電圧Ｖｉｎ−はフィードバック要素により演算増幅器の出力に結合するので、トランジスタＱ４のエミッタ電圧は演算増幅器の出力のスルー・レートと同じ速さで上昇するだけである。演算増幅器出力段のスルー・レートがＶｉｎ＋の入力信号スルー・レートよりかなり遅い場合は、トランジスタＱ３とＱ４のエミッタの間に大きな電圧差ができる。この例では、トランジスタＱ４のベース・エミッタ接合部に高い逆バイアスがかかる。トランジスタが完全に破損するのを防ぐには集積回路バイポーラ・トランジスタのベース・エミッタ接合部に一般に約２ボルトから３ボルトを超える逆バイアスがかかってはならないので、これは問題である。

トランジスタＱ３およびＱ４が完全に破損するという上記の問題を解決することのできる代表的なクランプ回路は、図３に示すように、トランジスタＱ３およびＱ４のエミッタの間に結合した１対の一連のダイオードＤ１１．．．Ｄ１ｎおよびＤ２１．．．Ｄ２ｎを含む。このクランプ回路はトランジスタＱ３とＱ４のエミッタの間の電圧差を制限して、正のスルーイングについてはトランジスタＱ４（または負のスルーイングについてはトランジスタＱ３）のベース・エミッタ接合部にかかる逆バイアス電圧の大きさをその最大許容値より低い値に制限する。（バイポーラ・トランジスタを入力トランジスタ対として用いる場合はこのタイプのクランプ回路を用いることはできないことに注意していただきたい。なぜなら、ＪＦＥＴ Ｊ２に対応するバイポーラ・トランジスタのベース・エミッタ接合部に過度の逆バイアスがかかることがあるからである。対照的に、入力トランジスタとしてＪＦＥＴを用いる場合は、そのゲート・ソース接合部は一般にクランプ回路により生じる逆バイアスの大きさに耐えることができる。）

残念ながら、図３のクランプ回路には問題がある。すなわち、この回路は大きなゲート・ソース寄生コンデンサＣｐ１およびＣｐ２を充電するので、演算増幅器の出力段の出力スルー・レートが低下することがある。正方向のスルーイング中は入力段１Ｂに大きな差動入力信号Ｖｉｎ＝Ｖｉｎ＋−Ｖｉｎ−がかかり、ダイオード・クランプ回路Ｄ１１．．．Ｄ１ｎがオンになり、Ｑ４のベース・エミッタ接合部にかかる逆バイアス電圧の大きさを制限する。同時に、入力トランジスタＪ２のゲート・ソース接合部は逆バイアスされて、寄生コンデンサＣｐ２は入力信号Ｖｉｎ＝Ｖｉｎ＋−Ｖｉｎ−からクランプ回路にかかる電圧降下を引いた値まで充電される。スルーが制限された反転入力電圧Ｖｉｎ−が徐々にスルーアップするに従って入力トランジスタＪ２のソース電圧はこれを追跡し、これによりトランジスタＱ４のエミッタ電圧が上昇してＱ４がオンになる。このとき、充電された寄生コンデンサＣｐ２がトランジスタＱ４のエミッタに放電を開始する。寄生コンデンサＣｐ２が大きい場合は、トランジスタＱ４を通して放電するこの寄生静電容量放電電流（ＩＣｐａｒ）も大きい。ここで注意すべきであるが、寄生静電容量が小さいという理想的な場合は、トランジスタＪ１，Ｑ３，Ｑ５、およびＱ６は正のスルーイング中は最大電流を流して再充電電流Ｉｏｕｔ１を生成し、トランジスタＪ２およびＱ４は完全にオフのはずである。しかし上記の寄生コンデンサＣｐ２の放電のためにトランジスタＱ４は実際には電流Ｉｏｕｔ１のかなりの量を通すので、増幅器のスルー・レートが低下する。

図３に示すようにゲート・ソース寄生静電容量Ｃｐ２が大きい場合は、上に述べた関連する寄生充電電流ＩＣｐａｒは、差動入力トランジスタＪ１およびＪ２に利用可能なテール電流量Ｉ１＊Ａ１の大きさに近づくことがある。（ただし、Ａ１はトランジスタＱ３およびＱ４の電流利得（ベータ）である。実際には、増幅器の性能を高めるために電流利得Ａ１は、後で図５および図６で述べるように、ダイオード接続のトランジスタＱ３ＢおよびＱ４Ｂなどの追加のスケーリング・ダイオードにより低い値に制限する。その場合は、電流利得Ａ１はトランジスタＱ４（Ｑ３）のエミッタ面積とトランジスタＱ４Ｂ（Ｑ３３Ｂ）のエミッタ面積との比に等しい。これはトランジスタ電流利得ベータより制御しやすい。）ＩＣｐａｒが大きい場合は、トランジスタＱ６およびＱ４を通る電流の差であるＩｏｕｔ１（Ｉ１＊Ａ１−ＩＣｐａｒ）はＩ１＊Ａ１より実質的に小さくなる。その結果、演算増幅器出力段２の補償コンデンサＣｃｏｍｐ（図２参照）は理想的な場合より遅い速度で充電される。これにより、特に入力段が大きな入力スイングを受けて上に述べたようにクランプ回路がオンになって入力寄生コンデンサが充電・放電プロセスを開始するとき、図２の演算増幅器のスルー・レート（スルー・レートＳ＝（Ｉ１＊Ａ１−ＩＣｐａｒ）／Ｃｃｏｍｐ）は低下する。

上に述べた寄生静電容量の放電電流に関連する別の問題は、高い差動入力静電容量と、得られた高い寄生静電容量の再充電電流が入力信号ソース・インピーダンスと相互作用することにより生じる入力誤差である。この問題は２つの側面を有する。第１の側面は入力電圧の変化中に入力を通って流れる電荷の量そのものであって、寄生静電容量Ｃｐ２にかかる電圧変化が大きいほど寄生静電容量の放電電流の量が大きい。第２の側面は現象の非線形性である。正入力信号エッジでは、入力ＪＦＥＴ Ｊ１のソース電圧はそのゲート電圧に追従し、ＶＧＳ変調およびＣｐ１再充電電流は低く、Ｃｐ２再充電電流は高い。負入力信号エッジでは、入力トランジスタＪ１の得られた大きな振幅のソース電圧はそのゲート電圧に追従するのではなく、ダイオード・クランプ回路にかかる電圧降下を他方の入力電圧から引いた値により決まる。このため入力ＪＦＥＴのゲート（すなわち、増幅器の入力）を通ってかなりの再充電電流が流れる。したがって、入力電流とその入力信号ソース・インピーダンスとの相互作用との積は、入力信号の正エッジと負エッジとでは実質的に異なる。これは増幅器の非線形「外部」効果であって、これが増幅器の内部非線形性を大きくする。別の可能な問題は、入力信号の正エッジでＣｐ２の再充電電流が非常に大きい場合は、入力トランジスタＪ１のＩＤＳＳ仕様値を超えてそのゲート・ソースｐ−ｎ接合部が順方向にバイアスされ、そのために静定時間が非常に大きくなり、また過渡バイアス電流が大きくなることがある。

図３のダイオード・クランプ回路Ｄ１１．．．Ｄ１ｎ、Ｄ２１．．．Ｄ２ｎを持つ入力段の過電圧保護の別の問題は、最大入力電圧が入力ＪＦＥＴのＶＧＳ降伏電圧により制限されることである。ＪＦＥＴ性能を向上させるウェーハ製造技術はＪＦＥＴのＶＧＳ降伏電圧を下げることが多いので、これは問題である。したがって、このように降伏電圧が低いと、低いクランプ電圧を有するダイオード・クランプ保護回路を用いるときに高い（すなわち、全電源電圧の）絶対最大差動電圧仕様を与えることが不可能になる。

入力トランジスタの寄生コンデンサに大きな電圧変調がかかるのを防ぎ（変調が大きいと大きな寄生電流を生成して増幅器の性能が低下する）、また入力段のトランジスタのエミッタ・ベース接合部にかかる過度の逆バイアス電圧により生じる破損を効果的に防ぐ入力段が必要である。
増幅器の過渡応答の劣化、および特に入力トランジスタに関連する寄生コンデンサを通る望ましくない電流により生じる増幅器のスルー・レートの劣化を防ぐ入力段が必要である。
また、入力段の入力トランジスタの寄生静電容量を通る充電電流により生じる入力誤差を減らす入力段が必要である。

入力トランジスタのゲート・ソース電圧の大きな変調を防ぎまた入力差動電圧の高い（全電源電圧の）絶対最大値を与えることにより、高性能だが降伏電圧の低いトランジスタを用いることができる入力段が必要である。
０．７ボルトより実質的に高い最大入力差動電圧（理想的には全電源電圧に等しい電圧）で低い入力バイアス電流を保持し、同時に入力トランジスタのベース・エミッタ接合部が高い入力差動電圧から完全に保護されるバイポーラ入力段が必要である。

本発明の目的は、入力段の入力トランジスタのゲート・ソース接合部またはベース・エミッタ接合部に大きな電圧変調がかかるのを防ぎ、また入力段のトランジスタのエミッタ・ベース接合部にかかる過度の逆バイアス電圧により生じる破損を効果的に防ぐ入力段および方法を提供することである。
本発明の別の目的は、増幅器の過渡応答の劣化、および特に入力段の入力トランジスタの寄生静電容量を通る大きな再充電電流により生じるスルー・レートの劣化を防ぐ入力段および方法を提供することである。
本発明の別の目的は、入力段の入力トランジスタの寄生静電容量を通る充電電流により生じる入力誤差を減らす入力段および方法を提供することである。

本発明の別の目的は、入力トランジスタのゲート・ソース電圧の大きな変調を防ぎまた入力差動電圧の高い（全電源電圧の）絶対最大値を与えることにより、高性能だが降伏電圧の低いトランジスタを用いることができる入力段を提供することである。
本発明の別の目的は、０．７ボルトより実質的に高い最大入力差動電圧（理想的には全電源電圧に等しい電圧）で低い入力バイアス電流を保持し、同時に入力トランジスタのベース・エミッタ接合部が高い入力差動電圧から完全に保護されるバイポーラ入力段を提供することである。

簡単に述べると、１つの実施の形態では、本発明は第１、第２、および第３の電極をそれぞれ有する、第１（Ｑ１またはＱ３）および第２（Ｑ２またはＱ４）のトランジスタを含む入力段（１０Ａ−１０Ｃ）を含む増幅器回路を提供する。第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものは第１の信号（Ｖｉｎ＋またはＶｉｎ＋＋）を受けるよう結合し、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものは第２の信号（Ｖｉｎ−またはＶｉｎ−−）を受けるよう結合する。第１のセパレータ・トランジスタ（Ｊ３）は、第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第２のものに結合する第１の導電電極と、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第２のものに結合する第２の導電電極とを有する。

制御回路（１１）は第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合する第１の入力（ＩＮ１）と、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合する第２の入力（ＩＮ２）と、第１のセパレータ・トランジスタ（Ｊ３）のゲートに結合して第１（Ｖｉｎ＋またはＶｉｎ＋＋）および第２（Ｖｉｎ−またはＶｉｎ−−）の信号に応じて第１のセパレータ・トランジスタ（Ｊ３）を制御して第１（Ｑ３）および第２（Ｑ４）のトランジスタの一方のＰＮ接合部にかかる逆バイアス電圧を制限する出力（ＯＵＴ）とを有する。バイアス電流回路（Ｉ１Ａ，Ｉ１Ｂ）は第１（Ｑ１またはＱ３）および第２（Ｑ２またはＱ４）のトランジスタを対称的にバイアスするよう結合する。
ここに述べる実施の形態では、第１のセパレータ・トランジスタ（Ｊ３）は接合形電界効果トランジスタ（ＪＦＥＴ）である。

１つの実施の形態では、第１（Ｑ１）および第２（Ｑ２）のトランジスタは第１および第２のＮＰＮ入力トランジスタであり、また第１（Ｑ１）および第２（Ｑ２）のトランジスタの第１、第２、および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、また第１のトランジスタ（Ｑ１）の第１および第２の電極の第１のものはそのベースでありまた第２のトランジスタ（Ｑ２）の第１および第２の電極の第１のものはそのベースであり、また第１のトランジスタ（Ｑ１）の第１および第２の電極の第２のものはそのエミッタでありまた第２のトランジスタ（Ｑ２）の第１および第２の電極の第２のものはそのエミッタである。

別の実施の形態では、第１（Ｑ３）および第２（Ｑ４）のトランジスタは第１および第２のＰＮＰ入力トランジスタであり、また第１（Ｑ３）および第２（Ｑ４）のトランジスタの第１、第２および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、また第１のトランジスタ（Ｑ３）の第１および第２の電極の第１のものはそのエミッタでありまた第２のトランジスタ（Ｑ４）の第１および第２の電極の第１のものはそのエミッタであり、また第１のトランジスタ（Ｑ３）の第１および第２の電極の第２のものはそのベースでありまた第２のトランジスタ（Ｑ４）の第１および第２の電極の第２のものはそのベースである。

別の実施の形態では、第１（Ｑ３）および第２（Ｑ４）のトランジスタは第１および第２のＰＮＰ入力トランジスタであり、また第１（Ｑ３）および第２（Ｑ４）のトランジスタの第１、第２および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、また第１のトランジスタ（Ｑ３）の第１および第２の電極の第１のものはそのエミッタでありまた第２のトランジスタ（Ｑ４）の第１および第２の電極の第１のものはそのエミッタであり、また第１のトランジスタ（Ｑ３）の第１および第２の電極の第２のものはそのベースでありまた第２のトランジスタ（Ｑ４）の第１および第２の電極の第２のものはそのベースであり、入力段（１０Ｃ）はゲート、ソース、およびドレンをそれぞれ有する第１（Ｊ１）および第２（Ｊ２）の電界効果トランジスタを含み、第１（Ｊ１）および第２（Ｊ２）の電界効果トランジスタのゲートは第１（Ｖｉｎ＋）および第２（Ｖｉｎ−）の入力信号をそれぞれ受けるよう結合し、第１（Ｖｉｎ＋＋）および第２（Ｖｉｎ−−）の信号は第１（Ｖｉｎ＋）および第２（Ｖｉｎ−）の入力信号に応じて第１（Ｊ１）および第２（Ｊ２）の電界効果トランジスタのソースにそれぞれ生成され、第１（Ｊ１）および第２（Ｊ２）の電界効果トランジスタのソースは第１（Ｑ３）および第２（Ｑ４）のＰＮＰトランジスタのエミッタにそれぞれ結合する。

１つの実施の形態では、バイアス電流回路は第１のセパレータ・トランジスタ（Ｊ３）のソースに結合する第１の電流源（Ｉ１Ａ）と第１のセパレータ・トランジスタ（Ｊ３）のドレンに結合する第２の電流源（Ｉ１Ｂ）とを含む。
１つの実施の形態では、負荷回路は、第１のトランジスタ（Ｑ１またはＱ３）の第３の電極に結合するベースおよびコレクタを有するダイオード接続の第３のトランジスタ（Ｑ５）と、第３のトランジスタ（Ｑ５）のベースに接続するベースおよび第２のトランジスタ（Ｑ２またはＱ４）の第３の電極に結合するコレクタを有する第４のトランジスタ（Ｑ６）とを含む。

１つの実施の形態では、バイアス電流回路は、第１の電流源（Ｉ１Ａ）と、第１のトランジスタ（Ｑ１またはＱ３）のエミッタおよびベースにそれぞれ結合するエミッタおよびベースと第１の電流源（Ｉ１Ａ）に結合するコレクタとを有する第１のダイオード接続のトランジスタ（Ｑ３Ｂ）と、第２の電流源（Ｉ１Ｂ）と、第２のトランジスタ（Ｑ２またはＱ４）のエミッタおよびベースにそれぞれ結合するエミッタとおよびベースと第２の電流源（Ｉ１Ｂ）に結合するコレクタとを有する第１のダイオード接続のトランジスタ（Ｑ４Ｂ）とを含む。制御回路（１１）はセレクタ回路（Ｑ１５，Ｑ１６，Ｄ１，Ｄ２）を含む。これは第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものと第２の入力トランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のもののどちらが低い電圧を有するかを検出し、これにより制御回路（１１）の出力に低い方の電圧を追跡させる。

１つの実施の形態では、制御回路（１１Ａ）は第２のセパレータ・トランジスタ（Ｊ４）を含み、第１のセパレータ・トランジスタ（Ｊ３）のゲートは、第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合するベースと第１のセパレータ・トランジスタ（Ｊ３）のゲートに結合するエミッタとを有する第１のエミッタ・フォロワ・トランジスタ（Ｑ１５）を含む第１のエミッタ・フォロワにより第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合し、また第２のセパレータ・トランジスタ（Ｊ４）のゲートは、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合するベースと第２のセパレータ・トランジスタ（Ｊ４）のゲートに結合するエミッタとを有する第２のエミッタ・フォロワ・トランジスタ（Ｑ１６）を含む第２のエミッタ・フォロワにより第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合する。第１のダイオード接続のトランジスタ（Ｑ３Ｂ）は第１のセパレータ・トランジスタ（Ｊ３）により第１の電流源（Ｉ１Ａ）に結合し、第２のダイオード接続トランジスタ（Ｑ４Ｂ）のベースは第２のセパレータ・トランジスタ（Ｊ４）により第２の電流源（Ｉ１Ｂ）に結合する。

１つの実施の形態では、制御回路（１１Ｂ）は第２のセパレータ・トランジスタ（Ｊ４）を含み、第１のセパレータ・トランジスタ（Ｊ３）のゲートは、第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合するベースと第１のセパレータ・トランジスタ（Ｊ３）のゲートに結合するエミッタとを有する第１のエミッタ・フォロワ・トランジスタ（Ｑ１５）を含む第１のエミッタ・フォロワにより第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合し、また第２のセパレータ・トランジスタ（Ｊ４）のゲートは、第２の入力トランジスタ（Ｊ２）のソースに結合するベースと第２のセパレータ・トランジスタ（Ｊ４）のゲートに結合するエミッタとを有する第２のエミッタ・フォロワ・トランジスタ（Ｑ１６）を含む第２のエミッタ・フォロワにより第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合する。バイアス電流回路は電流源（Ｉ１）を含み、また第１のダイオード接続のトランジスタ（Ｑ３Ｂ）のベースは第１のセパレータ・トランジスタ（Ｊ３）により電流源（Ｉ１）に結合し、第２のダイオードの接続トランジスタ（Ｑ４Ｂ）のベースは第２のセパレータ・トランジスタ（Ｊ４）により電流源（Ｉ１）に結合する。

１つの実施の形態では、セレクタ回路は、第１の入力トランジスタ（Ｊ１）のソースに結合するカソードを有する第１のダイオード（Ｄ１）と、第２の入力トランジスタ（Ｊ２）のソースに結合するカソードを有する第２のダイオード（Ｄ２）とを含み、第１および第２のダイオードのアノードは電流源（Ｉ７）と第１のセパレータ・トランジスタ（Ｊ３）のゲートとに結合する。第１のダイオード（Ｄ１）のカソードは、第１の入力トランジスタ（Ｊ１）のソースに結合するベースと第１のダイオード（Ｄ１）のカソードに結合するエミッタとを有する第１のエミッタ・フォロワ・トランジスタ（Ｑ１５）を含む第１のエミッタ・フォロワにより第１のトランジスタ（Ｑ１またはＱ３）の第１および第２の電極の第１のものに結合し、また第２のダイオード（Ｄ２）のカソードは、第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合するベースと第２のダイオード（Ｄ２）のカソードに結合するエミッタとを有する第２のエミッタ・フォロワ・トランジスタ（Ｑ１６）を含む第２のエミッタ・フォロアにより第２のトランジスタ（Ｑ２またはＱ４）の第１および第２の電極の第１のものに結合する。

１つの実施の形態では、制御回路（１１）は、第１（Ｄ１）および第２（Ｄ２）のダイオードのアノードに結合するベースと第１のセパレータ・トランジスタ（Ｊ３）のゲートに結合するエミッタとを有するレベル・シフト・トランジスタ（Ｑ７）を含むレベル・シフト回路を含む。

図４Ａは、導体３および３Ａにそれぞれ接続するコレクタを有するＮＰＮ入力トランジスタＱ１およびＱ２を含む入力段１０Ａの一部を示す。入力トランジスタＱ１およびＱ２のベースは入力信号Ｖｉｎ＋およびＶｉｎ−にそれぞれ接続する。入力トランジスタＱ１のコレクタ電流はＩｏｕｔ−であり、入力トランジスタＱ２のコレクタ電流はＩｏｕｔ＋である。入力トランジスタＱ１のエミッタは導体５Ａにより電流源Ｉ１Ａの一端に接続し、電流源Ｉ１Ａの他端は−ＶＥＥに接続する。入力トランジスタＱ２のエミッタは導体５により電流源Ｉ１Ｂの一端に接続し、電流源Ｉ１Ｂの他端は−ＶＥＥに接続する。導体３Ａおよび３は、電流ミラーまたは折返しカスケード段などの適当な負荷回路に接続してよい。入力トランジスタＱ１の寄生ベース・エミッタ静電容量Ｃｐ１は実際上Ｖｉｎ＋と導体５Ａの間に結合し、同様に、入力トランジスタＱ２の寄生ベース・エミッタ静電容量Ｃｐ２は実際上Ｖｉｎ−と導体５の間に結合する。

「最小電圧レベル・セレクタおよびレベル・シフト回路」１１の一方の入力ＩＮ１は入力トランジスタＱ１のベースおよびＶｉｎ＋に接続し、他方の入力ＩＮ２は入力トランジスタＱ２のベースおよびＶｉｎ−に接続し、出力ＯＵＴはＮチャネルＪＦＥＴ「セパレータ」トランジスタＪ３のゲートに接続する。セパレータ・トランジスタＪ３のソースは導体５Ａに接続し、セパレータ・トランジスタＪ３のドレンは導体５に接続する。

図４Ａにおいて、増幅器１０Ｂが平衡状態のときトランジスタＪ３はそのトライオード（ｔｒｉｏｄｅ）モードになる。なぜなら、そのゲート電圧はそのソース電圧およびドレン電圧にほぼ等しいからである。例えば、Ｖｉｎ＋電圧が高いレベルまで上昇する一方でＶｉｎ−が一定であると、最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力は一定である。なぜなら、回路１１は２つの入力信号Ｖｉｎ＋およびＶｉｎ−の小さい方（この場合は電圧レベルＶｉｎ−）を選択して追跡するからである。導体５Ａの電圧はＶｉｎ＋を追跡するので上昇し、導体５の電圧はセパレータ・トランジスタＪ３のピンチオフが起こるまで導体５Ａの電圧を追跡する。したがって、導体５の電圧は約１ボルトから２ボルト上昇するだけである（電流Ｉ１Ｂがセパレータ・トランジスタＪ３のＩＤＳＳ電流より非常に低い場合、これはＮチャネル・セパレータＪＦＥＴ Ｊ３のピンチオフ電圧Ｖｐである）。

したがって、不均衡状態では、電流源Ｉ１Ａの電流は入力トランジスタＱ１を通って引き続き流れ、セパレータ・トランジスタＪ３はそのトライオード・モードからその飽和モードに切り換わり、電流Ｉ１Ｂは入力トランジスタＱ２からセパレータ・トランジスタＪ３に切り換わって電流Ｉ１Ａに加わるので、入力トランジスタＱ１には２倍の量の電流が流れ、入力トランジスタＱ２はオフである。入力トランジスタＱ１およびＱ２のエミッタ電圧はもはや等しくなくなり（簡単な差動増幅器のように）、或る意味で互いに絶縁されて、セパレータ・トランジスタＪ３のソース・ドレン電圧だけ異なる。これは入力差動電圧Ｖｉｎ＋−Ｖｉｎ−にほぼ等しい。

図４Ｂは、そのエミッタがＶｉｎ＋およびＶｉｎ−にそれぞれ結合するＰＮＰ入力トランジスタＱ３およびＱ４を含む入力段１０Ｂの一部を示す。入力トランジスタＱ３およびＱ４のコレクタは導体３Ａおよび３にそれぞれ接続する。導体３Ａおよび３は電流ミラーまたは折返しカスケード段などの適当な負荷回路に接続してよい。入力トランジスタＱ４のコレクタ電流はＩｏｕｔ−であり、入力トランジスタＱ３のコレクタ電流はＩｏｕｔ＋である。入力トランジスタＱ３およびＱ４のベースは導体５Ａおよび５にそれぞれ接続する。入力トランジスタＱ３の寄生ベース・エミッタ静電容量Ｃｐ１は実際上Ｖｉｎ＋と導体５Ａの間に結合し、また同様に、入力トランジスタＱ４の寄生ベース・エミッタ静電容量Ｃｐ２は実際上Ｖｉｎ−と導体５の間に結合する。

入力トランジスタＱ３のベースは導体５Ａにより電流源Ｉ１Ａの一端に接続し、電流源Ｉ１Ａの他端は−ＶＥＥに接続する。入力トランジスタＱ４のベースは導体５により電流源Ｉ１Ｂの一端に接続し、電流源Ｉ１Ｂの他端は−ＶＥＥに接続する。Ｖｉｎ＋は最小電圧レベル・セレクタおよびレベル・シフト回路１１の入力ＩＮ１にも接続し、Ｖｉｎ−は最小電圧レベル・セレクタおよびレベル・シフト回路１１の入力ＩＮ１にも接続し、回路１１の出力は−チャネルＪＦＥＴセパレータ・トランジスタＪ３のゲートに接続する。セパレータ・トランジスタＪ３のソースは導体５Ａにより入力トランジスタＱ３のベースに接続し、セパレータ・トランジスタＪ３のドレンは導体５により入力トランジスタＱ４のベースに接続する。

更に図４Ｂにおいて、増幅器１０Ｂが平衡状態のときは、トランジスタＪ３はそのトライオード・モードになる。なぜなら、そのゲート電圧はそのソースおよびドレン電圧にほぼ等しいからである。Ｖｉｎ＋電圧が上昇する一方でＶｉｎ−が一定であると、最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力は一定である。なぜなら、回路１１は２つの入力信号Ｖｉｎ＋およびＶｉｎ−の小さい方（この場合は電圧レベルＶｉｎ−）を選択して追跡するからである。導体５Ａの電圧はＶｉｎ＋を追跡するので上昇し、導体５の電圧はセパレータ・トランジスタＪ３のピンチオフが起こるまで導体５Ａの電圧を追跡する。したがって、導体５の電圧は約１ボルトから２ボルト上昇するだけである（バイアス電流Ｉ１Ｂがセパレータ・トランジスタＪ３のＩＤＳＳ電流より非常に低い場合、これはＮチャネル・セパレータＪ３のピンチオフ電圧Ｖｐである）。

したがって、不均衡状態では、電流源Ｉ１Ａの電流は入力トランジスタＱ３を通って引き続き流れ、セパレータ・トランジスタＪ３はそのトライオード・モードからその飽和モードに切り換わり、バイアス電流Ｉ１Ｂは入力トランジスタＱ４のベースからセパレータ・トランジスタＪ３に切り換わって電流Ｉ１Ａに加わるので、入力トランジスタＱ３のベース電流は２倍になり、入力トランジスタＱ４はオフである。入力トランジスタＱ３およびＱ４のベース電圧はもはや等しくなくなり（一般的な電流入力差動増幅器のように）、セパレータ・トランジスタＪ３により互いに絶縁されまたは分離されて、トランジスタＪ３はほとんど全ての入力差動電圧を吸収する。実際には、入力トランジスタＱ３およびＱ４の電流利得（ベータ）はそのエミッタ・ベース接合部に並列に接続される追加の順方向バイアス・ダイオードにより減少して、電流ミラー回路を形成する。電流利得は、後で図５に示すように、トランジスタ／ダイオード面積比により決まる。

図４Ｃは、そのドレンがＶＤＤに接続するＮチャネルＪＦＥＴ（接合形電界効果トランジスタ）入力トランジスタＪ１およびＪ２を含む入力段１０Ｃの一部を示す。入力トランジスタＪ１およびＪ２のゲートは入力信号Ｖｉｎ＋およびＶｉｎ−にそれぞれ接続する。入力トランジスタＪ１のソースは導体４ＡによりＰＮＰトランジスタＱ３のエミッタに接続し、入力トランジスタＪ２のソースは導体４によりＰＮＰトランジスタＱ４のエミッタに接続する。Ｖｉｎ＋＋およびＶｉｎ−−は入力信号Ｖｉｎ＋およびＶｉｎ−にそれぞれ追従する入力電圧と考えてよい。トランジスタＱ３およびＱ４のコレクタは導体３Ａおよび３にそれぞれ接続する。導体３Ａおよび３は電流ミラー（図３に示す電流ミラーＱ５およびＱ６など）の入力および出力にそれぞれ接続してよい。入力トランジスタＪ１の寄生ゲート・ソース静電容量Ｃｐ１は実際上Ｖｉｎ＋と導体４Ａの間に結合し、また同様に、入力トランジスタＪ２の寄生ゲート・ソース静電容量Ｃｐ２は実際上Ｖｉｎ−と導体４の間に結合する。

最小電圧レベル・セレクタおよびレベル・シフト回路１１の入力ＩＮ１は導体４Ａにより入力トランジスタＪ１のソースに接続し、その入力ＩＮ２は導体４により入力トランジスタＪ２のソースに接続し、その出力は−チャネルＪＦＥＴセパレータ・トランジスタＪ３のゲートに接続する。セパレータ・トランジスタＪ３のソースはトランジスタＱ３のベースに接続し、セパレータ・トランジスタＪ３のドレンはトランジスタＱ４のベースに接続する。バイアス電流源Ｉ１Ａは導体５Ａによりセパレータ・トランジスタＪ３のソースに接続し、他のバイアス電流源Ｉ１Ｂは導体５によりセパレータ・トランジスタＱ４のドレンに接続する。（図４Ｃの入力段の略図は、トランジスタＱ３およびＱ４の電流利得をＡ１という低い値に制限して入力段のＤＣテール電流をＩ１＊Ａ１に設定するためのいくつかの追加の装置（後で図５に一般的に示す方法で当業者が容易に提供できるもの）は示さない。ＤＣテール電流のこのＩ１＊Ａ１という値はミラー補償コンデンサ（例えば、従来技術の図２に示すＣｃｏｍｐ）を充電する出力電流Ｉｏｕｔ１の最大値を設定する。）

このように、図４Ｃの入力段１０Ｃは図３の入力段１Ｂにいくらか似ているが、図４Ｃの左側のＪ１，Ｑ３と右側のＪ２，Ｑ４は、従来技術の図３とは異なり、トランジスタＱ３およびＱ４のベースを介して直接接続しない。図４Ｃではセパレータ・トランジスタＪ３が導体５Ａおよび５によりトランジスタＱ３およびＱ４のベースの間に結合する。また、従来技術の図３のダイオードＤ１１．．．Ｄ１ｎおよびＤ２１．．．Ｄ２ｎを含むダイオード・クランプ回路は図４Ｃにはなく、代わりに最小電圧レベル・セレクタおよびレベル・シフト回路１１が入力トランジスタＪ１およびＪ２のソースの間に結合する。最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力はトランジスタＪ３のゲートを制御する。

入力段の左側Ｊ１，Ｑ３と右側Ｊ２，Ｑ４とはセパレータ・トランジスタＪ３により絶縁されまたは分離されるので、左側と右側の回路対称性およびゼロ・オフセット電圧を保持するために左側と右側は別々にバイアスしなければならない。すなわち、バイアス電流源Ｉ１Ａを導体５ＡによりトランジスタＱ３のベースに接続し、同様に、バイアス電流源Ｉ１Ｂを導体５によりトランジスタＱ４のベースに接続する。（ＪＦＥＴの各導電電極は、他の導電電極に対するその電圧に従って、ソースまたはドレンでよい。）

例えば入力段１０Ａ−１０Ｃのいずれかを含む演算増幅器のスルーイング中の差動入力信号Ｖｉｎ＝Ｖｉｎ＋−Ｖｉｎ−が比較的大きい場合は、図４Ａ−４Ｃに示す構成は左側Ｊ１，Ｑ３と右側Ｊ２，Ｑ４とを分離して、セパレータ・トランジスタＪ３が差動入力電圧Ｖｉｎ＋−Ｖｉｎ−（または図４ＣのＶｉｎ＋＋−Ｖｉｎ−−）のほとんどを吸収して、図４ＣのトランジスタＱ３またはＱ４のベース・エミッタ接合部にかかる（または図４Ｂの入力トランジスタＱ３およびＱ４のエミッタ・ベース接合部にかかる、または図４Ａの入力トランジスタＱ１およびＱ２のエミッタ・ベース接合部にかかる）逆バイアス電圧を制限する方法を提供する。
したがって、図４ＢのトランジスタＱ３およびＱ４のベース電圧の間の電圧差、また図４Ｃの入力トランジスタＪ１およびＪ２のソース電圧Ｖｉｎ＋＋およびＶｉｎ−−の間の電圧差は、一般的な電源電圧ＶＤＤの値と同じ大きさになる。

次に、図４Ｃの入力段１０Ｃの動作を詳細に説明する。平衡状態では、左側Ｊ１，Ｑ３と右側Ｊ２，Ｑ４は同じ量の電流を流して、対応する対称のノード上に同じ電圧を作る。平衡状態では、最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力はトランジスタＱ３およびＱ４のベース電圧にできるだけ近くしなければならない。この状態では、トランジスタＪ３はその「トライオード」領域にあり、値の小さな抵抗器と同様に機能する。セパレータ・トランジスタＪ３のゲート・ソース電圧ＶＧＳはほぼ０ボルトに設定する。これはドレン・ソース抵抗ＲＤＳが最小値であることを意味し、セパレータ・トランジスタＪ３の雑音寄与およびそのサイズおよび寄生静電容量を最小にするのに重要である。

Ｖｉｎ＋入力電圧が上昇する一方でＶｉｎ−入力電圧が一定のとき、導体４Ａおよび４の電圧は対応する電圧入力をＶＧＳに等しいレベル差で追跡し、最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力は一定である。なぜなら、回路１１は２つの電圧レベルＶｉｎ＋とＶｉｎ−の小さい方（この場合は電圧レベルＶｉｎ）を選択して追跡するからである。導体５Ａの電圧はＶｉｎ＋を追跡するので上昇し、導体５の電圧はセパレータ・トランジスタＪ３のピンチオフが起こるまで導体５Ａの電圧を追跡する。したがって、導体５の電圧は約１ボルトから２ボルト上昇するだけである（バイアス電流Ｉ１Ｂがセパレータ・トランジスタＪ３のＩＤＳＳ電流より非常に低い場合、これはセパレータ・トランジスタＪ３のピンチオフ電圧Ｖｐである）。

したがって、不平衡状態では、電流Ｉ１Ａは入力トランジスタＱ３のベースを通って引き続き流れ、セパレータ・トランジスタＪ３はトライオード・モードから飽和モードに切り換わり、バイアス電流Ｉ１Ｂは入力トランジスタＱ４のベースからセパレータ・トランジスタＪ３に切り換わってバイアス電流Ｉ１Ａに加わるので、入力トランジスタＱ３のベース電流ならびにトランジスタＱ３のエミッタ電流およびトランジスタＪ１の電流は２倍になり、入力トランジスタＱ４およびトランジスタＪ２はオフである。入力トランジスタＱ３とＱ４のベース電圧はもはや等しくなくなり、セパレータ・トランジスタＪ３により分離されて、トランジスタＪ３はほとんど全ての入力差動電圧を吸収する。実際には、トランジスタＱ３およびＱ４の電流利得（ベータ）はそのエミッタ・ベース接合部に並列に接続される追加の順方向バイアスのダイオードにより減少して、電流ミラー回路を形成する。電流利得は、後で図５で示すように、トランジスタ／ダイオード面積比により決まる。

セパレータ・トランジスタＪ３のゲート電圧は最初は図４ＣのトランジスタＱ４のベース電圧と同じなので、セパレータ・トランジスタＪ３のソース電圧がピンチオフ電圧Ｖｐだけ上昇すると、Ｑ４のエミッタ・ベース接合部はＶｐ−ＶＢＥボルト（ＶｐおよびＶＢＥはそれぞれセパレータ・トランジスタＪ３のピンチオフ電圧およびトランジスタＱ４のベース・エミッタ電圧）だけ逆バイアスされる。ピンチオフ電圧Ｖｐの値は一般に１ボルトから３ボルト、ＶＢＥの値は一般に約０．７ボルトである。したがって、トランジスタＱ４のベース・エミッタ接合部の逆バイアスは３ボルトより低い。これはほとんどのバイポーラ集積回路トランジスタの安全動作領域内である。したがって、トランジスタＪ３のドレン・ソース降伏電圧の高さが最大電源電圧ＶＤＤと少なくとも同じである限り、図４Ａ−４Ｃのそれぞれの差動段１０Ａ−１０Ｃは常に安全動作状態にある。

セパレータ・トランジスタＪ３による分離の結果、差動入力電圧が大きい状態で、図４Ｃの入力トランジスタＪ２のゲート・ソース接合部の逆バイアスはピンチオフ電圧だけである。したがって、接合部寄生静電容量Ｃｐ１またはＣｐ２は高い電圧レベルまで充電されない。これは従来技術の図３に示すダイオード・クランプ保護を用いた場合と同じである。寄生接合部静電容量Ｃｐ１またはＣｐ２はあまり高く予備充電されないので、図４Ａ−４Ｃのそれぞれの入力段１０Ａ−１０Ｃはスルーを変える寄生電流を生成せず、また再充電電流と入力トランジスタのソースまたはエミッタ・インピーダンスの相互作用から過渡誤差を生じるような大きな再充電電流は入力ゲート・ノードにない。

演算増幅器の正方向スルーイング・モードでは、最小電圧レベル・セレクタおよびレベル・シフト回路１１の出力は図４Ｃの入力トランジスタＪ２のソース電圧（導体４）を追跡する。これは入力トランジスタＪ１とＪ２のソース電圧の低い方である。トランジスタＱ４のベース・エミッタ接合部は常にＶｐ−ＶＢＥに等しい一定電圧で逆バイアスされる。

入力段１０Ｃに一層低い電圧のＪＦＥＴデバイスを用いることも可能である。例えば、ＪＦＥＴ Ｊ１，Ｊ２、およびＪ３の降伏電圧が２０ボルトで、電源電圧が＋１５ボルトおよび−１５ボルトであると仮定する。入力電圧Ｖｉｎ＋が＋１５ボルトで入力電圧Ｖｉｎ−が−１５ボルトの場合は、セパレータ・トランジスタＪ３の両端に約３０ボルトがかかり、これは降伏電圧を超える。その結果、Ｊ３のゲートおよびソース電圧は最小電圧レベル・セレクタ回路１１により設定されず、単にそのドレン電圧（ほぼ１５ボルト）から２０ボルトというＪＦＥＴ降伏電圧を引いた値に等しい。これは最小電圧レベル・セレクタ回路１１を無効にして、セパレータ・トランジスタＪ３のソースおよびゲートは−５ボルトになる。したがって、入力トランジスタＪ２のソース・ゲート接合部にかかるのは１０ボルトだけであって、これは安全動作モードである。

同時に、セパレータ・トランジスタＪ３の接合部を通って流れる電流の量を制限して安全な低レベルにすることにより、セパレータ・トランジスタＪ３を安全な降伏動作モードにすることができる。この電流は最小電圧レベル・セレクタ回路１１により決定される。また、セパレータ・トランジスタＪ３のＶＧＳ電圧がうまく決定されない場合は、ダイオード・クランプを用いてトランジスタＱ３およびＱ４のエミッタ・ベース接合部を大きな逆バイアス電圧から個別に保護すべきである。このようにして、入力段１０Ｃは入力トランジスタＪ１およびＪ２のゲート・ソース接合部にかかる最大電圧を下げて、高性能であるが低降伏電圧のＪＦＥＴトランジスタを使用できるようにし、しかも差動入力電圧Ｖｉｎ＋−Ｖｉｎ−という高い（全電源電圧に等しい）絶対最大値を与える。

入力段１０Ｃの別の可能な態様は、入力トランジスタ対Ｊ１およびＪ２に低電圧で高性能のＪＦＥＴを用いる一方で、セパレータ・トランジスタＪ３に高電圧で低性能のＪＦＥＴを用いることである。なぜなら、この回路のトランジスタＪ１およびＪ２の最大ゲート・ソース電圧はＶｐより低く、セパレータ・トランジスタＪ３がほとんど全ての入力差動電圧を「吸収する」からである。
図４Ａ−４Ｃの入力段１０Ａ−１０Ｃはそれぞれ左右対称なので、かかる入力段をそれぞれ含む演算増幅器の「スルーイング・ダウン」モードについての動作の説明は実質的に同じである。
図４Ａ−４Ｃの入力段１０Ａ−１０Ｃは、従来技術の図２に示す出力段２を含む種々の従来技術の出力段と共に用いることができることに注意していただきたい。

上に述べた入出力段１０Ａ−１０Ｃは、その中の或るトランジスタのエミッタ・ベース接合部を保護するという上に述べた問題を解決する。
このように、図４Ａ−４Ｃに示す入力段１０Ａ−１０Ｃは、差動入力電圧Ｖｉｎの振幅が大きいときに上に述べたトランジスタのエミッタ・ベース（ゲート・ソース）接合部をそれぞれ保護し、入力段１０Ａ−１０Ｃのいずれかを含む演算増幅器のスルー・レートを変えずにこれを達成する。

図５に示す回路は、図４Ｃの最小電圧レベル・セレクタおよびレベル・シフト回路１１を実現してセパレータ・トランジスタＪ３を制御することのできる１つの方法の例を与える。図４Ｃと同様に、入力トランジスタ対はＪＦＥＴ Ｊ１およびＪ２を含み、そのソースにトランジスタＱ３およびＱ４のエミッタが「追従する」。バイアス電流源Ｉ１Ａは導体５ＡによりトランジスタＱ３のベースおよびセパレータ・トランジスタＪ３のソースに接続し、バイアス電流源Ｉ１Ｂは導体５によりトランジスタＱ４のベースおよびセパレータ・トランジスタＪ３のドレンに接続する。最小電圧レベル・セレクタおよびレベル・シフト回路１１は図４Ｃと同様にセパレータ・トランジスタＪ３を含む。

最小電圧レベル・セレクタおよびレベル・シフト回路１１はＮＰＮトランジスタＱ１５も含む。トランジスタＱ１５のコレクタはＶＤＤに接続し、そのベースは導体４Ａに接続し、そのエミッタは導体１５Ａにより電流源Ｉ４の一端およびダイオードＤ１のカソードに接続する。同様に、ＮＰＮトランジスタＱ１６のコレクタはＶＤＤに接続し、そのベースは導体４に接続し、そのエミッタは導体１５により電流源Ｉ５の一端およびダイオードＤ２のカソードに接続する。トランジスタＱ１５およびＱ１６は電流源Ｉ４およびＩ５によりそれぞれバイアスされる。ダイオードＤ１およびＤ２のアノードは導体１４により電流源Ｉ７の一端およびＮＰＮレベル・シフト・トランジスタＱ７のベースに接続する。トランジスタＱ７のコレクタはＶＤＤに接続し、そのエミッタはセパレータ・トランジスタＪ３のゲートおよび電流源Ｉ２の一端に接続する。ダイオードＤ１およびＤ２は電流源Ｉ７によりバイアスされ、レベル・シフト・トランジスタＱ７は電流源Ｉ２によりバイアスされる。

ダイオード接続のＰＮＰトランジスタＱ３Ｂのエミッタは導体４Ａに接続し、そのベースおよびコレクタは導体５Ａに接続する。同様に、ダイオード接続のＰＮＰトランジスタＱ４Ｂのエミッタは導体４に接続し、そのベースおよびコレクタは導体５に接続する。電流源Ｉ１ＡおよびＩ１Ｂはやはりダイオード接続のトランジスタＱ３ＢおよびＱ４Ｂをそれぞれバイアスする。トランジスタＱ３およびＱ３Ｂは電流ミラーを形成し、トランジスタＱ４およびＱ４Ｂは別の電流ミラーを形成し、これによりトランジスタＱ３ＢはトランジスタＱ３のバイアスを設定し、トランジスタＱ４ＢはトランジスタＱ４のバイアスを設定する。電流源Ｉ１ＡおよびＩ１Ｂは共に、差動的に結合される入力トランジスタＪ１およびＪ２のテール電流源を形成する。

定常状態では、図５の入力段１０Ｃの両側は平衡して入力トランジスタＪ１およびＪ２のソース電圧はそれぞれのゲート電圧よりＶＧＳ電圧だけ高い。トランジスタＱ３およびＱ４のベース電圧は入力トランジスタＪ１またはＪ２のソース電圧より約０．７ボルトだけ低い。電流源Ｉ７からの電流は等分割されてダイオードＤ１およびＤ２を通る。したがって、ダイオードＤ１およびＤ２のアノード（導体１４）の電圧は入力トランジスタＪ１およびＪ２のソース電圧とほぼ同じである。前に述べたように、セパレータ・トランジスタＪ３のチャネル抵抗ＲＤＳを最小にするには、セパレータ・トランジスタＪ３のゲートをトランジスタＱ３およびＱ４のベース電圧とほぼ等しくする必要がある。このためには電圧レベルをシフトする必要があり、これをトランジスタＱ７および電流源Ｉ２により行う。

Ｖｉｎ＋が上昇すると、入力トランジスタＪ１のソース電圧（導体４Ａ上のＶｉｎ＋＋）およびトランジスタＱ１５のエミッタ電圧（導体１５Ａ）は対応する電圧差で入力信号Ｖｉｎ＋を追跡する。他方で、トランジスタＱ１６のエミッタは反転信号Ｖｉｎ−および入力トランジスタＧ２のソースの信号Ｖｉｎ−−を追跡するので電圧は比較的低い。したがって、ダイオードＤ１のカソードは比較的高い電圧を受け、ダイオードＤ２のカソードは比較的低い電圧を受ける。この場合、ダイオードＤ２はオンになり、そのアノード（導体１４）はそのカソードより約０．７ボルト高く、実質的に全ての電流Ｉ７を通す。他方で、ダイオードＤ１は逆バイアスされ、通るのは無視できる量の逆バイアス漏れ電流だけである。トランジスタＱ１６およびトランジスタＱ１５が決してオフにならないようにするには電流Ｉ５（およびＩ４）をＩ７より大きくする必要があることに注意していただきたい。

ここで、セパレータ・トランジスタＪ３のゲートは、トランジスタＱ１６、ダイオードＤ２、およびＱ７を通して反転入力信号Ｖｉｎ−を追跡する。セパレータ・トランジスタＪ３の右ノード導体５はそのゲートより約Ｖｐボルト高くて低電圧レベルにあり、この場合はセパレータ・トランジスタＪ３のソースとして機能する。セパレータ・トランジスタＪ３の左ノード導体５Ａは非反転入力信号Ｖｉｎ＋を追跡して高電圧レベルにあり、この場合はセパレータ・トランジスタＪ３のドレンとして機能する。入力トランジスタ対Ｊ１，Ｊ２の非反転側と反転側は分離され、トランジスタＱ４およびトランジスタＱ４Ｂは、大きな逆バイアスのベース・エミッタ接合部電圧から保護される。

Ｖｉｎ−が減少するときに起こる現象についても同様に説明することができる。ダイオードＤ１のアノードは低く（ダイオードＤ１がオンになって電流Ｉ７が流れるので）、ダイオードＤ２は逆バイアスされる。セパレータ・トランジスタＪ３のゲートは、Ｖｉｎ＋より低い非反転入力信号Ｖｉｎ＋を追跡する。セパレータ・トランジスタＪ３の左ノード（導体５Ａ）はそのゲート電圧より約Ｖｐボルト高く、セパレータ・トランジスタＪ３の右ノード（導体５）は反転入力信号Ｖｉｎ−を追跡する。やはり、入力トランジスタ対Ｊ１，Ｊ２の非反転側と反転側は分離され、トランジスタＱ３およびダイオード接続のトランジスタＱ３Ｂは大きなエミッタ・ベース接合部逆バイアス電圧から保護される。

図５に示す最小電圧レベル・セレクタおよびレベル・シフト回路１１の別な可能な実施の形態を図６の入力段１０Ｄ内に、最小電圧レベル・セレクタおよびレベル・シフト回路１１Ａとして示す。図６では、図５のセパレータ・トランジスタＪ３を２個のセパレータ・トランジスタＪ３およびＪ４に分割したと考えてよく、また図５のバイアス電流源Ｉ１ＡおよびＩ１Ｂを結合して単一のバイアス電流源Ｉ１にしてセパレータ・トランジスタＪ３とＪ４の間の中間接合部６に接続したと考えてよい。これにより、セパレータ・トランジスタＪ３とＪ４を別個に制御することができるので、図５のダイオードＤ１およびＤ２はもう必要ない。この構成では、最小セレクタ機能はＪＦＥＴ Ｊ３およびＪ４自身が行う。

また図６の入力段１０Ｄでは、トランジスタＱ７の電圧レベル・シフトは必要ないので、セパレータ・トランジスタＪ３のゲートはトランジスタＱ１５のエミッタに直接接続し、セパレータ・トランジスタＪ４のゲートはトランジスタＱ１６のエミッタに直接接続する。平衡な定常状態では、電流Ｉ１の半分はセパレータ・トランジスタＪ３を通って流れ、後の半分は別のセパレータ・トランジスタＪ４を通って流れることに注意していただきたい。このため、セパレータ・トランジスタＪ３およびＪ４はフリッカ雑音の一因になることがあるが、電流Ｉ１はコモンモード源なので実際にはなんら雑音の一因にならない。

図７は別の入力段を示す。この場合は、図５のセパレータ・トランジスタＪ３を２個のセパレータ・トランジスタＪ３およびＪ４に分割し、バイアス電流源Ｉ１ＡおよびＩ１Ｂとダイオード接続のトランジスタＱ３ＢおよびＱ４Ｂを共に用いる。図６の入力回路１０Ｄとは異なり、定常状態ではセパレータ・トランジスタＪ３およびＪ４を通って大きな電流が流れず、フリッカ雑音の一因にならない。しかし電流源Ｉ１ＡおよびＩ１Ｂはコモンモード源でないので雑音を発生する。幸い、フリッカ雑音を減らすためのエミッタ／ソース縮退（ｄｅｇｅｎｅｒａｔｉｏｎ）や長チャネルＭＯＳＦＥＴの使用など、これらの電流源の雑音寄与を最小にするのに用いることのできる種々の設計技法がある。

本発明についていくつかの特定の例示の実施の形態を参照して説明したが、当業者が認識するように、本発明の範囲内に多くの他の実施の形態や種々の変形が存在する。請求項に示すものとは微妙に異なるが実質的に同じ機能をそれぞれ行い、請求項に示すものと同じ結果を実質的に同じ方法で達成する全ての要素またはステップは本発明の範囲内にあると見なす。例えば、ここに説明した実施の形態は演算増幅器であるが、本発明は他の種類の差動増幅器にも一般に適用可能である。例えば、種々の説明した最小電圧レベル・セレクタ回路はここに説明した入力段のいずれとも組み合わせて用いるよう容易に適応させることができる。

従来技術の演算増幅器の入力段の略図である。 従来技術の演算増幅器の略図である。 図２に示す一般的なタイプの演算増幅器に用いられる代表的な入力段およびクランプ回路の一般的な略図である。 本発明に係る演算増幅器入力段の略図である。 本発明に係る別の演算増幅器入力段の略図である。 本発明に係る更に別の演算増幅器入力段の略図である。 図４Ｃの入力回路の１つの実施の形態の略図である。 図４Ａ−４Ｃに含まれる最小電圧レベル・セレクタおよびレベル・シフタ回路の別の実施の形態の略図である。 図４Ａ−４Ｃに含まれる最小電圧レベル・セレクタおよびレベル・シフタ回路の別の実施の形態の略図である。

Claims (12)

1. 入力段を含む増幅器回路であって、前記入力段は、
   （ａ） 第１および第２のトランジスタであって、第１、第２、および第３の電極をそれぞれ有し、前記第１のトランジスタの前記第１および第２の電極の第１のものは第１の信号を受けるよう結合し、前記第２のトランジスタの前記第１および第２の電極の第１のものは第２の信号を受けるよう結合する、第１および第２のトランジスタと、
   （ｂ） 第１のセパレータ・トランジスタであって、前記第１のトランジスタの前記第１および第２の電極の第１のものに結合する第１の導電電極と、前記第２のトランジスタの前記第１および第２の電極の第１のものに結合する第２の導電電極とを有する、第１のセパレータ・トランジスタと、
   （ｃ） 制御回路であって、前記第１のトランジスタの前記第１および第２の電極の第１のものに結合する第１の入力と、前記第２のトランジスタの前記第１および第２の電極の第１のものに結合する第２の入力と、前記第１のセパレータ・トランジスタのゲートに結合して前記第１および第２の信号に応じて前記第１のセパレータ・トランジスタを制御して前記第１および第２のトランジスタの一方のＰＮ接合部にかかる逆バイアス電圧を制限する出力とを有する制御回路と、
   （ｄ） 前記第１および第２のトランジスタをそれぞれバイアスするよう結合するバイアス電流回路と、
   を含む、増幅器回路。
2. 前記第１および第２のトランジスタは第１および第２のＮＰＮ入力トランジスタであり、また前記第１および第２のトランジスタの前記第１、第２、および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、また前記第１のトランジスタの前記第１および第２の電極の第１のものはそのベースでありまた前記第２のトランジスタの前記第１および第２の電極の第１のものはそのベースであり、また前記第１のトランジスタの前記第１および第２の電極の第２のものはそのエミッタでありまた前記第２のトランジスタの前記第１および第２の電極の第２のものはそのエミッタである、請求項１記載の増幅器回路。
3. 前記第１および第２のトランジスタは第１および第２のＰＮＰ入力トランジスタであり、また前記第１および第２のトランジスタの前記第１、第２および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、前記第１のトランジスタの前記第１および第２の電極の第１のものはそのエミッタでありまた前記第２のトランジスタの前記第１および第２の電極の第１のものはそのエミッタであり、また前記第１のトランジスタの前記第１および第２の電極の第２のものはそのベースでありまた前記第２のトランジスタの前記第１および第２の電極の第２のものはそのベースである、請求項１記載の増幅器回路。
4. 前記第１および第２のトランジスタは第１および第２のＰＮＰ入力トランジスタであり、また前記第１および第２のトランジスタの前記第１、第２および第３の電極はそれぞれベース、エミッタ、およびコレクタであり、前記第１のトランジスタの前記第１および第２の電極の第１のものはそのエミッタでありまた前記第２のトランジスタの前記第１および第２の電極の第１のものはそのエミッタであり、また前記第１のトランジスタの前記第１および第２の電極の第２のものはそのベースでありまた前記第２のトランジスタの前記第１および第２の電極の第２のものはそのベースであり、前記入力段はゲート、ソース、およびドレンをそれぞれ有する第１および第２の電界効果トランジスタを含み、前記第１および第２の電界効果トランジスタのゲートは前記第１および第２の入力信号をそれぞれ受けるよう結合し、前記第１および第２の信号は前記第１および第２の入力信号に応じて前記第１および第２の電界効果トランジスタのソースにそれぞれ生成され、前記第１および第２の電界効果トランジスタのソースは前記第１および第２のＰＮＰトランジスタのエミッタにそれぞれ結合する、請求項１記載の増幅器回路。
5. 前記バイアス電流回路は前記第１のセパレータ・トランジスタのソースに結合する第１の電流源と前記第１のセパレータ・トランジスタのドレンに結合する第２の電流源とを含む、請求項４記載の増幅器回路。
6. 前記第１のトランジスタの前記第３の電極に結合するベースおよびコレクタを有するダイオード接続の第３のトランジスタと前記第３のトランジスタのベースに接続するベースおよび前記第２のトランジスタの前記第３の電極に結合するコレクタを有する第４のトランジスタとを含む負荷回路を含む、請求項１−５のいずれか一項記載の増幅器回路。
7. 前記バイアス電流回路は、第１の電流源と前記第１のトランジスタのエミッタおよびベースにそれぞれ結合するエミッタおよびベースと前記第１の電流源に結合するコレクタとを有する第１のダイオード接続のトランジスタと第２の電流源と前記第２のトランジスタのエミッタおよびベースにそれぞれ結合するエミッタとおよびベースと前記第２の電流源に結合するコレクタとを有する第１のダイオード接続のトランジスタとを含む、請求項１記載の増幅器回路。
8. 前記制御回路はセレクタ回路を含み、前記第１のトランジスタの前記第１および第２の電極の第１のものと前記第２の入力トランジスタの前記第１および第２の電極の第１のもののどちらが低い電圧を有するかを検出し、これにより前記制御回路の出力に前記低い方の電圧を追跡させる、請求項７記載の増幅器回路。
9. 前記制御回路は第２のセパレータ・トランジスタを含み、前記第１のセパレータ・トランジスタの前記ゲートは、前記第１のトランジスタの前記第１および第２の電極の第１のものに結合するベースと前記第１のセパレータ・トランジスタのゲートに結合するエミッタとを有する第１のエミッタ・フォロワ・トランジスタを含む第１のエミッタ・フォロワにより前記第１のトランジスタの前記第１および第２の電極の第１のものに結合し、また前記第２のセパレータ・トランジスタのゲートは、前記第２のトランジスタの前記第１および第２の電極の第１のものに結合するベースと第２のセパレータ・トランジスタのゲートに結合するエミッタとを有する第２のエミッタ・フォロワ・トランジスタを含む第２のエミッタ・フォロワにより前記第２のトランジスタの前記第１および第２の電極の第１のものに結合する、請求項１−５、７、または８のいずれか一項記載の増幅器回路。
10. 第１のダイオード接続のトランジスタのベースは前記第１のセパレータ・トランジスタにより前記第１の電流源に結合し、第２のダイオード接続トランジスタのベースは前記第２のセパレータ・トランジスタにより前記第２の電流源に結合する、請求項９記載の増幅器回路。
11. 内部過電圧状態中に集積回路増幅器回路内のバーポーラ・トランジスタの破損を防ぐ方法であって、
    （ａ） 第１および第２のトランジスタであって、第１、第２、および第３の電極をそれぞれ有し、前記第１のトランジスタの前記第１および第２の電極の第１のものは第１の信号を受けるよう結合し、前記第２のトランジスタの前記第１および第２の電極の第１のものは第２の信号を受けるよう結合する、第１および第２のトランジスタを提供し、
    （ｂ） 前記第１のトランジスタの前記第１および第２の電極の第１のものに結合する第１の導電電極と、前記第２のトランジスタの前記第１および第２の電極の第１のものに結合する第２の導電電極とを有する第１のセパレータ・トランジスタを制御して、前記第１および第２の信号に応じて前記第１のトランジスタの前記第１および第２の電極の第１のものを前記第２のトランジスタの前記第１および第２の電極の第１のものから制御により電気的に絶縁して、前記第１および第２のトランジスタの一方のＰＮ接合部にかかる逆バイアス電圧を制限する、
    ことを含む、バーポーラ・トランジスタへの損傷を防ぐ方法。
12. スルー制限動作中に集積回路増幅器回路内のバーポーラ・トランジスタの破損を防ぐ回路であって、
    （ａ） 第１および第２のトランジスタであって、第１、第２、および第３の電極をそれぞれ有し、前記第１のトランジスタの前記第１および第２の電極の第１のものは第１の信号を受けるよう結合し、前記第２のトランジスタの前記第１および第２の電極の第１のものは第２の信号を受けるよう結合する、第１および第２のトランジスタと、
    （ｂ） 前記第１のトランジスタの前記第１および第２の電極の第１のものに結合する第１の導電電極と前記第２のトランジスタの前記第１および第２の電極の第１のものに結合する第２の導電電極とを有する第１のセパレータ・トランジスタを制御して、前記第１および第２の信号に応じて前記第１のトランジスタの前記第１および第２の電極の第１のものを前記第２のトランジスタの前記第１および第２の電極の第１のものから制御により電気的に絶縁して、前記第１および第２のトランジスタの一方のＰＮ接合部にかかる逆バイアス電圧を制限する手段と、
    を含む、バーポーラ・トランジスタへの損傷を防ぐ回路。
    

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