KR20080096698A - 과전압 보호를 갖는 차동 증폭기 및 그 방법 - Google Patents

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Abstract

슬루-제한된 동작 동안 집적 회로의 증폭기 회로 내의 바이폴라 트랜지스터에 대한 손상을 방지하는 회로는, 각각이 제1, 제2 및 제3 전극을 갖는 제1 트랜지스터(Q1 또는 Q3) 및 제2 트랜지스터(Q2 또는 Q4)를 포함하고, 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제1 신호(Vin+ 또는 Vin++)를 수신하기 위해 연결되어 있고, 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제2 신호(Vin- 또는 Vin--)를 수신하기 위해 연결되어 있다. 상기 제1 및 제2 트랜지스터 중 하나의 PN 접합 양단의 역방향 바이어스 전압을 제한하기 위해 상기 제1 및 제2 신호에 응답하여 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것을 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것으로부터 전기적으로 격리시키기 위해, 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제1 전류-전달 전극 및 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제2 전류-전달 전극을 갖는 제1 분리기 트랜지스터가 제어된다.
차동 증폭기, 과전압 보호, 분리기 트랜지스터, 전류-전달 전극

Description

과전압 보호를 갖는 차동 증폭기 및 그 방법{DIFFERENTIAL AMPLIFIER WITH OVER-VOLTAGE PROTECTION AND METHOD}
본 발명은 일반적으로 증폭기에 관한 것으로서, 보다 상세하게는 차동 증폭기에 대한 향상된 과전압 보호에 관한 것이다.
대부분의 고전압 연산 증폭기는 어떤 유형의 입력 과전압 보호를 사용하며, 예를 들어, 수평형-PNP(lateral-PNP) 입력 스테이지 또는 간단한 고전압 JFET 입력 스테이지를 사용하는 것 등 이들 중 단지 몇개만이 "안정적"이다. 예를 들어, 도 1에 도시된 바와 같은 통상적인 바이폴라 차동 입력 스테이지는 입력 제한 차동 전압 양단에 반대 방향으로 연결된 한 쌍의 다이오드(D1, D2)에 의해 약 0.7 볼트까지의 차동 입력 전압에 대해 보호되지만, 이 보호는 입력 차동 전압 크기가 약 0.7 볼트를 초과하는 경우 보호 다이오드(D1, D2)를 통해 아주 큰 입력 전류가 흐르는 것에 대한 대가로 달성된다.
도 2 및 도 3에 도시된 공통-드레인-공통-베이스 토폴로지와 같은 보다 복잡한 입력 스테이지는 보통 도 1에 도시된 바와 같은 입력 보호 다이오드를 갖지 않고 입력 스테이지의 바이폴라 부분을 보호하는 내부 다이오드 클램프를 갖는다. 이러한 유형의 입력 스테이지는 JFET의 높은 항복 전압에 의존하며 전체 공급 전압 에 다다르는 차동 입력 전압에 대해서도 양호한 DC 성능(예를 들어, 낮은 입력 바이어스 전류)을 제공한다. 그렇지만, 과전압 보호 클램프 회로를 이용하는 공통-드레인-공통-베이스 입력 스테이지를 사용하는 유형의 연산 증폭기에서는 과도 응답 문제가 존재한다. 과도 응답 문제는 큰 기생 커패시턴스를 갖는 큰 입력 트랜지스터가 이용될 때 특히 두드러진다.
도 2 및 도 3에 각각 도시된 입력 스테이지 회로(1A, 1B)는 공통-드레인-공통-베이스 토폴로지를 사용하고 트랜지스터(Q3)의 이미터와 트랜지스터(Q4)의 이미터 간의 큰 차동 전압으로부터의 보호를 필요로 한다. 도 2는 종래의 입력 스테이지(1A) 및 종래의 출력 스테이지(2)를 포함하는 전체적인 연산 증폭기를 나타낸 것이다. 종래의 출력 스테이지(2)는 본 발명의 다양한 향상된 입력 스테이지(이후에 기술됨)와 관련하여 사용될 수 있다. 연산 증폭기의 어떤 동작 모드 동안에, 예를 들어, 슬루잉 동작 동안에, 큰 입력 차동 전압이 나타날 수 있다. 플러스의 고 슬루율 입력 신호(Vin+)가 도 3의 트랜지스터(J1)의 게이트에(즉, 연산 증폭기의 비반전 입력에) 인가되는 경우, 트랜지스터(Q3)의 이미터 전압도 입력 신호(Vin+)만큼 빠르게 상승하게 된다. 그렇지만, 트랜지스터(J2)의 게이트 전압(Vin-)은 피드백 요소에 의해 연산 증폭기의 출력에 연결되며, 따라서 트랜지스터(Q4)의 이미터 전압은 단지 연산 증폭기의 출력의 슬루율만큼 빠르게 상승할 뿐이다. 연산 증폭기 출력 스테이지의 슬루율이 Vin+의 입력 신호 슬루율보다 훨씬 더 느린 경우, 트랜지스터(Q3, Q4)의 이미터 사이에 큰 전압차가 있게 된다. 이 예에서, 트랜지스터(Q4)의 베이스-이미터 접합이 크게 역방향 바이어스된다. 이것이 문제가 되는 이유는 통상적으로 집적 회로의 바이폴라 트랜지스터의 베이스-이미터 접합이 약 2 내지 3 볼트 이상으로 역방향 바이어스될 경우 트랜지스터가 영구적으로 손상될 수 밖에 없기 때문이다.
트랜지스터(Q3, Q4)를 영구적으로 손상시키는 상기 문제를 해결할 수 있는 통상적인 클램프 회로는, 도 3에 도시된 바와 같이, 트랜지스터(Q3, Q4)의 이미터 사이에 연결된 한쌍의 다이오드열(D11...D1n 및 D21...D2n)을 포함한다. 이 클램프 회로는 플러스 슬루잉(positive slewing)에 대해 트랜지스터(Q4)[마이너스 슬루잉에 대해 Q3]의 베이스-이미터 접합 양단의 역방향 바이어스 전압의 양을 그의 최대 허용값 미만의 값으로 제한하기 위해 트랜지스터(Q3, Q4)의 이미터 사이의 전압차를 제한한다. [유의할 점은 바이폴라 트랜지스터가 입력 트랜지스터쌍으로서 사용되는 경우 JFET(J2)에 대응하는 바이폴라 트랜지스터의 베이스-이미터 접합을 과도하게 역방향 바이어스시킬 수 있기 때문에 이러한 유형의 클램프 회로가 사용될 수 없다는 것이다. 이와 달리, JFET가 입력 트랜지스터로서 사용되는 경우, 그의 게이트-소스 접합은 통상적으로 클램프 회로가 야기하는 역방향 바이어스의 양에 견뎌낼 수 있다.]
불행히도, 도 3의 클램프 회로는 큰 게이트-소스 기생 커패시터(Cp1, Cp2)의 충전을 야기하는 문제를 가지며, 이는 연산 증폭기의 출력 스테이지의 출력 슬루율을 열화시킬 수 있다. 플러스 방향으로의 슬루잉 동안에, 큰 차동 입력 신호 Vin = Vin+ - Vin-가 입력 스테이지(IB)에 인가되고, 이에 의해 다이오드 클램프 회로(D11...D1n)가 온되어 트랜지스터(Q4)의 베이스-이미터 접합 양단의 역방향 바이 어스 전압의 양을 제한한다. 동시에, 입력 트랜지스터(J2)의 게이트-소스 접합이 역방향 바이어스되고, 기생 커패시터(Cp2)가 입력 신호(Vin = Vin+ - Vin-)에서 클램프 회로 양단의 전압 강하를 뺀 값까지 충전된다. 슬루-제한된 반전 입력 전압(Vin-)이 서서히 슬루업(slew up)됨에 따라, 입력 트랜지스터(J2)의 소스 전압이 그를 따라감으로써 트랜지스터(Q4)의 이미터 전압을 증가시켜 트랜지스터(Q4)를 온되게 한다. 그 순간에, 충전된 기생 커패시터(Cp2)가 트랜지스터(Q4)의 이미터로 방전되기 시작한다. 기생 커패시터(Cp2)가 큰 경우, 트랜지스터(Q4)를 통해 방전되는 결과 기생 커패시턴스 방전 전류(ICpar)도 크다. 이 시점에서, 유의할 점은, 기생 커패시턴스가 작은 이상적인 경우에, 트랜지스터(J1, Q3, Q5, Q6)는 재충전 전류(Iout1)를 생성하기 위해 플러스 슬루잉 동안 최대 전류를 도통시키고 있는 반면, 트랜지스터(J2, Q4)는 완전히 오프되어야만 한다. 그렇지만, 상기한 기생 커패시터(Cp2) 방전으로 인해, 트랜지스터(Q4)가 실제로 전류(Iout1)의 상당 부분을 훔치게 되어, 증폭기의 슬루율을 감소시킨다.
도 3에 도시된 바와 같은 큰 게이트-소스 기생 커패시턴스(Cp2)의 경우에, 상기한 연관된 기생 충전 전류(ICpar)는 차동 입력 트랜지스터(J1, J2)가 이용가능한 꼬리 전류(I1*A1)의 양의 크기에 다다를 수 있다. [여기서, A1은 트랜지스터(Q3, Q4)의 전류 이득(베타)이다. 실제로, 더 나은 증폭기 성능을 위해, 전류 이득(A1)은 이후에 기술되는 도 5 및 도 6의 다이오드-접속된 트랜지스터(Q3B, Q4B) 등의 부가적인 스케일링 다이오드에 의해 더 낮은 값으로 제한된다. 그 경우에, 전류 이득(A1)은 트랜지스터(Q4B)(Q3B)의 이미터 면적에 대한 트랜지스터(Q4)(Q3)의 이미터 면적의 비와 같으며, 이는 트랜지스터 전류 이득(베타)보다 더 잘 제어된다.] ICpar이 큰 경우, 트랜지스터(Q6, Q4)를 통한 전류의 차이(I1*A1 - ICpar)인 Iout1은 I1*A1보다 상당히 더 작게 된다. 그 결과, 연산 증폭기 출력 스테이지(2)의 보상 커패시터(Ccomp)(도 2 참조)는 이상적인 경우보다 낮은 속도로 충전된다. 이것은 도 2의 연산 증폭기의 슬루율을 열화시키며[슬루율은 S = (I1*A1 - ICpar)/Ccomp임], 입력 스테이지가 상기한 클램프 회로를 온되게 하여 입력 기생 커패시터 충전-방전 프로세스를 시작하게 하는 큰 입력 스윙을 수신할 때 특히 그렇다.
상기한 기생 커패시턴스 방전 전류와 연관된 다른 문제는 높은 차동 입력 커패시턴스 및 그 결과 생기는 높은 기생 커패시턴스 재충전 전류가 입력 신호 소스 임피던스와 반응함으로써 야기되는 입력 오차이다. 이 문제는 2가지 측면을 갖는다. 첫번째 측면은 단순히 입력 전압 과도 동안에 입력을 통해 흐르는 전하의 양이며, 이 경우 기생 커패시턴스(Cp2) 양단의 전압 변화가 클수록, 기생 커패시터 방전 전류의 양이 많다. 두번째 측면은 이 현상의 비선형성이다. 플러스 입력 신호 엣지에서, 입력 JFET(J1)의 소스 전압이 그의 게이트 전압을 추종하며, VGS 변조 및 Cp1 재충전 전류가 낮은 반면, Cp2 재충전 전류는 크다. 마이너스 입력 신호 엣지에서, 그 결과 생기는 입력 트랜지스터(J1)의 큰 진폭의 소스 전압은 그의 게이트 전압을 추종하지 않으며 다른쪽 입력 전압에서 다이오드 클램프 회로 양단의 전압 강하를 뺀 것에 의해 결정된다. 그에 의해 상당한 재충전 전류가 입력 JFET의 게이트, 즉 증폭기의 입력을 통해 흐르게 된다. 따라서, 입력 전류 및 그의 입력 신호 소스 임피던스와의 반응의 결과가 입력 신호의 플러스 및 마이너스 엣지에 대해 상당히 다르며, 이것은 증폭기의 내부 비선형성을 증가시키는 증폭기의 비선형 "외부" 효과이다. 다른 가능한 문제점은, 입력 신호의 플러스 엣지에서 Cp2 재충전 전류가 아주 큰 경우, 입력 트랜지스터(J1)의 손실 규격값을 초과할 수 있으며, 그의 게이트-소스 p-n 접합이 순방향 바이어스되고, 이에 의해 안정 시간(settling time)이 아주 크게 되고 과도 바이어스 전류(transient bias current)가 크게 되며, 기타 등등이 야기될 수 있다.
도 3의 다이오드 클램프 회로(D11...D1n, D21...D2n)를 갖는 입력 스테이지의 과전압 보호의 다른 문제점은 최대 입력 전압이 입력 JFET의 VGS 항복 전압에 의해 제한된다는 것이다. 이것이 중요할 수 있는 이유는 JFET 성능을 향상시키는 웨이퍼 제조 기술이 종종 JFET의 VGS 항복 전압의 감소를 야기하기 때문이다. 그 결과, 이와 같이 감소된 항복 전압의 경우, 낮은 클램프 전압을 갖는 다이오드 클램프 보호 회로를 사용할 때 높은(즉, 전체 공급 전압) 절대 최대값 차동 전압 규격을 제공하는 것이 불가능하게 된다.
입력 스테이지 내의 트랜지스터의 이미터-베이스 접합 양단의 과도한 역방향 바이어스 전압에 의해 야기되는 손상도 효과적으로 방지하면서 입력 트랜지스터의 기생 커패시터 양단의 전압의 큰 변조(이 큰 변조는 증폭기의 성능을 열화시키는 큰 기생 전류를 발생함)를 방지하는 입력 스테이지가 여전히 필요하다.
증폭기의 과도 응답, 상세하게는 입력 트랜지스터와 연관된 기생 커패시터를 통한 원하지 않는 전류에 의해 야기되는 증폭기의 슬루율의 열화를 방지하는 입력 스테이지가 여전히 필요하다.
또한, 입력 스테이지의 입력 트랜지스터의 기생 커패시턴스를 통한 충전 전류에 의해 야기되는 입력 오차가 감소된 입력 스테이지가 여전히 필요하다.
입력 차동 전압의 높은(전체 공급 전압) 절대 최대값을 여전히 제공하면서 입력 트랜지스터의 게이트-소스 전압의 큰 변조를 방지함으로써 고성능이지만 낮은 항복 전압을 갖는 트랜지스터를 사용할 수 있게 해주는 입력 스테이지가 여전히 필요하다.
0.7 볼트보다 실질적으로 높은 최대값 입력 차동 전압(이상적으로는 전체 공급 전압과 같음)으로 낮은 입력 바이어스 전류를 유지하면서 그와 동시에 입력 트랜지스터의 베이스-이미터 접합이 높은 입력 차동 전압으로부터 완전히 보호되는 바이폴라 입력 스테이지가 여전히 필요하다.
발명의 개요
본 발명의 목적은 입력 스테이지의 입력 트랜지스터의 게이트-소스 또는 베이스-이미터 접합 양단의 전압의 큰 변조를 방지하면서도 입력 스테이지 내의 트랜지스터의 이미터-베이스 접합 양단의 과도한 역방향 바이어스 전압에 의해 야기되는 손상을 효과적으로 방지하는 입력 스테이지 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 과도 응답, 상세하게는 입력 스테이지의 입력 트랜지스터의 기생 커패시턴스를 통한 큰 재충전 전류에 의해 야기되는 증폭기의 슬루율의 열화를 방지하는 입력 스테이지 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 입력 스테이지의 입력 트랜지스터의 기생 커패시턴스를 통한 충전 전류에 의해 야기되는 입력 오차가 감소되는 입력 스테이지 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 입력 트랜지스터의 게이트-소스 전압의 큰 변조를 방지하면서 여전히 입력 차동 전압의 높은(전체 공급 전압) 절대 최대값을 제공함으로써 낮은 항복 전압을 갖는 고성능 트랜지스터를 사용할 수 있게 해주는 입력 스테이지를 제공하는 것이다.
본 발명의 다른 목적은 0.7 볼트보다 실질적으로 높은 최대값 입력 차동 전압(이상적으로는 전체 공급 전압과 같음)으로 낮은 입력 바이어스 전류를 유지하면서 그와 동시에 입력 트랜지스터의 베이스-이미터 접합이 높은 입력 차동 전압으로부터 완전히 보호되는 바이폴라 입력 스테이지를 제공하는 것이다.
간략히 기술하면, 일 실시예에 따르면, 본 발명은 입력 스테이지(10A-C)를 포함하는 증폭기 회로를 제공하며, 상기 입력 스테이지는, 각각이 제1, 제2 및 제3 전극을 갖는 제1 트랜지스터(Q1 또는 Q3) 및 제2 트랜지스터(Q2 또는 Q4) - 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 제1의 것은 제1 신호(Vin+ 또는 Vin++)를 수신하기 위해 연결되어 있고, 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 제1의 것은 제2 신호(Vin- 또는 Vin--)를 수신하기 위해 연결되어 있음 - 를 포함한다. 제1 분리기 트랜지스터(J3)는 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제2의 것에 연결되어 있는 제1 전류-전달 전극 및 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제2의 것에 연결되어 있는 제2 전류-전달 전극을 갖는다. 제어 회로(11)는 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결된 제1 입력(IN1), 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결된 제2 입력(IN2), 및 상기 제1 트랜지스터(Q3) 및 제2 트랜지스터(Q4) 중 하나의 PN 접합 양단의 역방향 바이어스 전압을 제한하기 위해 상기 제1 신호(Vin+ 또는 Vin++) 및 제2 신호(Vin- 또는 Vin--)에 응답하여 상기 제1 분리기 트랜지스터(J3)를 제어하는, 상기 제1 분리기 트랜지스터(J3)의 게이트에 연결된 출력(OUT)을 갖는다. 바이어스 전류 회로(I1A, I1B)는 상기 제1 트랜지스터(Q1 또는 Q3) 및 제2 트랜지스터(Q2 또는 Q4)를 대칭적으로 바이어스시키기 위해 연결되어 있다. 기술된 실시예에서, 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)는 제1 및 제2 NPN 입력 트랜지스터이고, 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며, 상기 제1 트랜지스터(Q1)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 베이스이고 상기 제2 트랜지스터(Q2)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 베이스이며, 상기 제1 트랜지스터(Q1)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 이미터이고 상기 제2 트랜지스터(Q2)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 이미터이다.
다른 실시예에서, 상기 제1 트랜지스터(Q3) 및 제2 트랜지스터(Q4)는 제1 및 제2 PNP 입력 트랜지스터이고, 상기 제1 트랜지스터(Q3) 및 제2 트랜지스터(Q4)의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며, 상기 제1 트랜지스터(Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이고 상기 제2 트랜지스터(Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이며, 상기 제1 트랜지스터(Q3)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이고 상기 제2 트랜지스터(Q4)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이다. 다른 실시예에서, 상기 제1 트랜지스터(Q3) 및 제2 트랜지스터(Q4)는 제1 및 제2 PNP 입력 트랜지스터이고, 상기 제1 트랜지스터(Q3) 및 제2 트랜지스터(Q4)의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며, 상기 제1 트랜지스터(Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이고 상기 제2 트랜지스터(Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이며, 상기 제1 트랜지스터(Q3)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이고 상기 제2 트랜지스터(Q4)의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이며, 상기 입력 스테이지(10C)는 각각이 게이트, 소스 및 드레인을 갖는 제1 전계 효과 트랜지스터(J1) 및 제2 전계 효과 트랜지스터(J2)를 포함하며, 상기 제1 전계 효과 트랜지스터(J1) 및 제2 전계 효과 트랜지스터(J2)의 게이트는 각각 상기 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-)를 수신하기 위해 연결되어 있고, 상기 제1 신호(Vin++) 및 제2 신호(Vin--)는 각각 상기 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-)에 응답하여 상기 제1 전계 효과 트랜지스터(J1) 및 제2 전계 효과 트랜지스터(J2)의 소스에 생성되며, 상기 제1 전계 효과 트랜지스터(J1) 및 제2 전계 효과 트랜지스터(J2)의 소스는 각각 상기 제1 PNP 트랜지스터(Q3) 및 제2 PNP 트랜지스터(Q4)의 이미터에 연결되어 있다.
일 실시예에서, 상기 바이어스 전류 회로는 상기 제1 분리기 트랜지스터(J3)의 소스에 연결된 제1 전류원(1IA) 및 상기 제1 분리기 트랜지스터(J3)의 드레인에 연결된 제2 전류원(I1B)을 포함한다.
일 실시예에서, 부하 회로는 베이스 및 컬렉터가 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제3 전극에 연결되어 있는 다이오드-접속된 제3 트랜지스터(Q5), 및 베이스가 상기 제3 트랜지스터(Q5)의 베이스에 연결되어 있고 컬렉터가 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제3 전극에 연결되어 있는 제4 트랜지스터(Q6)를 포함한다.
일 실시예에서, 상기 바이어스 전류 회로는 제1 전류원(I1A)과 이미터 및 베이스가 각각 상기 제1 트랜지스터(Q1 또는 Q3)의 이미터 및 베이스에 연결되어 있고 컬렉터가 상기 제1 전류원(I1A) 및 제2 전류원(I1B)에 연결되어 있는 제1 다이오드-접속된 트랜지스터(Q3B), 및 이미터 및 베이스가 각각 상기 제2 트랜지스터(Q2 또는 Q4)의 이미터 및 베이스에 연결되어 있고 컬렉터가 상기 제2 전류원(I1B)에 연결되어 있는 제1 다이오드-접속 트랜지스터(Q4B)를 포함한다. 일 실시예에서, 상기 제어 회로(11)는 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것과 상기 제2 입력 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것 중 어느 것이 더 낮은 크기의 전압을 갖는지를 검출하고 상기 제어 회로(11)의 출력이 상기 더 낮은 크기의 전압을 따라가게 하는 셀렉터 회로(Q15, Q16, D1, D2)를 포함한다. 일 실시예에서, 상기 제어 회로(11A)는 제2 분리기 트랜지스터(J2)를 포함하며, 상기 제1 분리기 트랜지스터(J3)의 게이트는 베이스가 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 상기 제1 분리기 트랜지스터(J3)의 게이트에 연결되어 있는 제1 이미터-폴로워 트랜지스터(Q15)를 포함하는 제1 이미터 폴로워에 의해 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고, 상기 제2 분리기 트랜지스터(J4)의 게이트는 베이스가 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 상기 제2 분리기 트랜지스터(J4)의 게이트에 연결되어 있는 제2 이미터-폴로워 트랜지스터(Q16)를 포함하는 제2 이미터 폴로워에 의해 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있다. 제1 다이오드-접속된 트랜지스터(Q3B)의 베이스가 상기 제1 분리기 트랜지스터(J3)에 의해 상기 제1 전류원(I1A)에 연결되어 있고, 상기 제2 다이오드-접속된 트랜지스터(Q4B)의 베이스가 상기 제2 분리기 트랜지스터(J4)에 의해 상기 제2 전류원(I1B)에 연결되어 있다.
일 실시예에서, 제어 회로(11B)는 제2 분리기 트랜지스터(J4)를 포함하며, 상기 제1 분리기 트랜지스터(J3)의 게이트는 베이스가 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 상기 제1 분리기 트랜지스터(J3)의 게이트에 연결되어 있는 제1 이미터-폴로워 트랜지스터(Q15)를 포함하는 제1 이미터 폴로워에 의해 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고, 상기 제2 분리기 트랜지스터(J4)의 게이트는 베이스가 상기 제2 입력 트랜지스터(J2)의 소스에 연결되어 있고 이미터가 상기 제2 분리기 트랜지스터(J4)의 게이트에 연결되어 있는 제2 이미터-폴로워 트랜지스터(Q16)를 포함하는 제2 이미터 폴로워에 의해 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있다. 바이어스 전류 회로는 전류원(I1)을 포함하고, 제1 다이오드-접속된 트랜지스터(Q3B)의 베이스는 제1 분리기 트랜지스터(J3)에 의해 전류원(I1)에 연결되어 있고, 제2 다이오드-접속된 트랜지스터(Q4B)의 베이스는 제2 분리기 트랜지스터(J4)에 의해 전류원(I1)에 연결되어 있다.
일 실시예에서, 셀렉터 회로는 캐소드가 제1 입력 트랜지스터(J1)의 소스에 연결되어 있는 제1 다이오드(D1) 및 캐소드가 제2 입력 트랜지스터(J2)의 소스에 연결되어 있는 제2 다이오드(D2)를 포함하며, 상기 제1 및 제2 다이오드의 애노드는 전류원(I7) 및 제1 분리기 트랜지스터(J3)의 게이트에 연결되어 있다. 제1 다이오드(D1)의 캐소드는 베이스가 제1 입력 트랜지스터(J1)의 소스에 연결되어 있고 이미터가 제1 다이오드(D1)의 캐소드에 연결되어 있는 제1 이미터-폴로워 트랜지스터(Q15)를 포함하는 제1 이미터 폴로워에 의해 상기 제1 트랜지스터(Q1 또는 Q3)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고, 제2 다이오드(D2)의 캐소드는 베이스가 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 제2 다이오드(D2)의 캐소드에 연결되어 있는 제2 이미터-폴로워 트랜지스터(Q16)를 포함하는 제2 이미터 폴로워에 의해 상기 제2 트랜지스터(Q2 또는 Q4)의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있다.
일 실시예에서, 상기 제어 회로(11)는 베이스가 상기 제1 다이오드(D1) 및 제2 다이오드(D2)의 애노드에 연결되어 있고 이미터가 상기 제1 분리기 트랜지스터(J3)의 게이트에 연결되어 있는 레벨 시프트 트랜지스터(Q7)을 포함하는 레벨 시프트 회로를 포함한다.
도 1은 종래 기술의 연산 증폭기의 입력 스테이지의 개략도.
도 2는 종래 기술의 연산 증폭기의 개략도.
도 3은 도 2에 도시된 일반형의 연산 증폭기에서 사용되는 전형적인 입력 스테이지 및 클램프 회로의 일반화된 개략도.
도 4a는 본 발명에 따른 연산 증폭기 입력 스테이지의 간략화된 개략도.
도 4b는 본 발명에 따른 다른 연산 증폭기 입력 스테이지의 간략화된 개략도.
도 4c는 본 발명에 따른 또다른 연산 증폭기 입력 스테이지의 간략화된 개략도.
도 5는 도 4c의 입력 회로의 한 구현의 개략도.
도 6은 도 4a 내지 도 4c에 포함된 최소 전압 레벨 셀렉터 및 레벨 시프트 회로의 다른 구현의 개략도.
도 7은 도 4a 내지 도 4c에 포함된 최소 전압 레벨 셀렉터 및 레벨 시프트 회로의 다른 구현의 개략도.
도 4a는 컬렉터가 도체(3, 3A)에 각각 연결되어 있는 NPN 입력 트랜지스터(Q1, Q2)를 포함하는 입력 스테이지(10A)의 일부를 나타낸 것이다. 입력 트랜지스터(Q1, Q2)의 베이스는 각각 입력 신호 Vin+ 및 Vin-에 연결되어 있다. 입력 트랜지스터(Q1)의 컬렉터 전류는 Iout-이고, 입력 트랜지스터(Q2)의 컬렉터 전류는 Iout+이다. 입력 트랜지스터(Q1)의 이미터는 도체(5A)에 의해 전류원(I1A)의 한쪽 단자에 연결되어 있고, 전류원(I1A)의 다른쪽 단자는 -VEE에 연결되어 있다. 입력 트랜지스터(Q2)의 이미터는 도체(5)에 의해 전류원(I1B)의 한쪽 단자에 연결되어 있고, 전류원(I1B)의 다른쪽 단자는 -VEE에 연결되어 있다. 도체(3A, 3)는 전류 미러 또는 폴드된 캐스코드(folded cascode) 스테이지 등의 적당한 부하 회로에 연결될 수 있다. 입력 트랜지스터(Q1)의 기생 베이스-이미터 커패시턴스(Cp1)는 사실상 Vin+와 도체(5A) 사이에 연결되어 있고, 이와 유사하게 입력 트랜지스터(Q2)의 기생 베이스-이미터 커패시턴스(Cp2)는 사실상 Vin-와 도체(5) 사이에 연결되어 있다.
"최소 전압 레벨 셀렉터 및 레벨 시프트 회로"(11)는 입력 트랜지스터(Q1)의 베이스 및 Vin+에 연결된 하나의 입력(IN1), 입력 트랜지스터(Q2)의 베이스 및 Vin-에 연결된 다른 입력(IN2), 및 N-채널 JEFT "분리기" 트랜지스터(separator transistor)(J3)의 게이트에 연결된 출력(OUT)을 갖는다. 분리기 트랜지스터(J3)의 소스는 도체(5A)에 연결되어 있고, 분리기 트랜지스터(J3)의 드레인은 도체(5)에 연결되어 있다.
도 4a를 참조하면, 증폭기(10B)가 평형 상태(balanced condition)에 있을 때, 트랜지스터(J3)는 그의 트라이오드 모드(triode mode)에 있는데, 그 이유는 그의 게이트 전압이 대략 그의 소스 및 드레인 전압과 같기 때문이다. 예를 들어, Vin-가 일정하게 유지되고 있는 동안 Vin+ 전압이 하이 레벨로 증가할 때, 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 출력이 일정하게 유지되는데 그 이유는 이 회로가 2개의 입력 신호 Vin+ 및 Vin- 중 최소 전압 레벨을 선택 및 따라가기 때문이며, 이 경우 최소 전압 레벨은 Vin-의 전압 레벨이다. 도체(5A)의 전압은 Vin+를 따라가며 따라서 증가하고, 도체(5)의 전압은 분리기 트랜지스터(J3)의 핀치-오프(pinch-off)가 일어날 때까지 도체(5A)의 전압을 따라간다. 따라서, 도체(5) 상의 전압은 단지 약 1 내지 2 볼트[이것이 전류(I1B)가 분리기 트랜지스터(J3)의 손실 전류(loss current)보다 훨씬 더 낮은 경우에 N-채널 분리기 JFET(J3)의 핀치-오프 전압(Vp)임] 증가한다. 따라서, 불평형 상태(imbalanced condition)에서, 전류원(I1A)의 전류는 입력 트랜지스터(Q1)를 통해 계속하여 흐르며, 분리기 트랜지스터(J3)는 그의 트라이오드 모드에서 그의 포화 모드로 전환되고, 전류(I1B)는 입력 트랜지스터(Q2)로부터 분리기 트랜지스터(J3)로 전환되어 전류(I1A)와 합산됨으로써, 입력 트랜지스터(Q1)는 2배의 전류를 도통시키고 입력 트랜지스터(Q2)는 오프이다. 입력 트랜지스터(Q1, Q2)의 이미터 전압은 (간단한 차동 증폭기에서와 같이) 더 이상 서로 같지 않으며, 그 대신에 이들은 어떤 의미에서 서로로부터 분리되어 있고 입력 차동 전압(Vin+ - Vin-)과 거의 같은 분리기 트랜지스터(J3)의 소스-드레인 전압만큼 서로 다르다.
도 4b는 이미터가 Vin+ 및 Vin-에 각각 연결되어 있는 PNP 입력 트랜지스터(Q3, Q4)를 포함하는 입력 스테이지(10B)의 일부를 나타낸 것이다. 입력 트랜지스터(Q3, Q4)의 컬렉터는 각각 도체(3A, 3)에 연결되어 있다. 도체(3A, 3)는 전류 미러 또는 폴드된 캐스코드 스테이지 등의 적당한 부하 회로에 연결될 수 있다. 입력 트랜지스터(Q4)의 컬렉터 전류는 Iout-이고, 입력 트랜지스터(Q3)의 컬렉터 전류는 Iout+이다. 입력 트랜지스터(Q3, Q4)의 베이스는 각각 도체(5A, 5)에 연결되어 있다. 입력 트랜지스터(Q3)의 기생 베이스-이미터 커패시턴스(Cp1)는 사실상 Vin+와 도체(5A) 사이에 연결되어 있고, 이와 유사하게, 입력 트랜지스터(Q4)의 기생 베이스-이미터 커패시턴스(Cp2)는 사실상 Vin-와 도체(5) 사이에 연결되어 있다. 입력 트랜지스터(Q3)의 베이스는 도체(5A)에 의해 전류원(I1A)의 한쪽 단자에 연결되어 있고, 전류원(I1A)의 다른쪽 단자는 -VEE에 연결되어 있다. 입력 트랜지스터(Q4)의 베이스는 도체(5)에 의해 전류원(I1B)의 한쪽 단자에 연결되어 있고, 전류원(I1B)의 다른쪽 단자는 -VEE에 연결되어 있다. Vin+는 또한 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 입력(IN1)에 연결되어 있다. Vin-는 또한 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 입력(IN1)에 연결되어 있고, 이 회로(11)의 출력은 -채널 JEFT 분리기 트랜지스터(J3)의 게이트에 연결되어 있다. 분리기 트랜지스터(J3)의 소스는 도체(5A)에 의해 입력 트랜지스터(Q3)의 베이스에 연결되어 있고, 분리기 트랜지스터(J3)의 드레인은 도체(5)에 의해 입력 트랜지스터(Q4)의 베이스에 연결되어 있다.
여전히 도 4b를 참조하면, 증폭기(10B)가 평형 상태에 있을 때, 트랜지스 터(J3)는 그의 트라이오드 모드에 있는데, 그 이유는 그의 게이트 전압이 그의 소스 및 드레인 전압과 대략 같도록 설정되기 때문이다. Vin+ 전압이 증가하고 Vin-가 일정하게 유지될 때, 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 출력이 일정하게 유지되는데, 그 이유는 이 회로(11)가 Vin+ 및 Vin-의 2개의 전압 레벨 중 최소값을 선택하고 따라가기 때문이며, 이 경우에 이 최소값은 Vin-의 전압 레벨이다. 도체(5A)의 전압은 Vin+를 따라가며 따라서 증가하고, 도체(5)의 전압은 분리기 트랜지스터(J3)의 핀치-오프가 일어날 때까지 도체(5A)의 전압을 따라간다. 따라서, 도체(5) 상의 전압은 단지 약 1 내지 2 볼트[이것이 바이어스 전류(I1B)가 분리기 트랜지스터(J3)의 IDSS 전류보다 훨씬 더 낮은 경우에 분리기 트랜지스터(J3)의 핀치-오프 전압(Vp)임] 증가한다. 따라서, 불평형 상태에서, 전류(I1A)는 입력 트랜지스터(Q3)의 베이스를 통해 계속하여 흐르고, 분리기 트랜지스터(J3)가 그의 트라이오드 모드에서 그의 포화 모드로 전환하며 바이어스 전류(I1B)가 입력 트랜지스터(Q4)의 베이스에서 분리기 트랜지스터(J3)로 전환하여 바이어스 전류(I1A)와 합산됨으로써 입력 트랜지스터(Q3)의 베이스 전류가 2배로 되고 입력 트랜지스터(Q4)는 오프이다. 입력 트랜지스터(Q3, Q4)의 베이스 전압이 (통상적인 전류 입력 차동 증폭기에서와 같이) 더 이상 서로 같지 않으며, 그 대신에 분리기 트랜지스터(J3)에 의해 격리 또는 분리되고, 이 분리기 트랜지스터(J3)가 입력 차동 전압의 거의 전부를 흡수한다. 실제로, 입력 트랜지스터(Q3, Q4)의 전류 이득(베타)이 이들의 이미터-베이스 접합과 병렬로 연결된 부가적인 순방향 바이어스된 다이오드에 의해 감소되며, 따라서 이후에 기술되는 도 5에 도시되어 있는 바와 같 이, 전류 이득이 트랜지스터/다이오드 면적비에 의해 결정되는 전류 미러 회로를 형성한다.
도 4c는 드레인이 VDD에 연결되어 있는 N-채널 JEFT(junction field effect transistor) 입력 트랜지스터(J3, J4)를 포함하는 입력 스테이지(10C)의 일부분을 나타낸 것이다. 입력 트랜지스터(J3, J4)의 게이트는 각각 입력 신호 Vin+ 및 Vin-에 연결되어 있다. 입력 트랜지스터(J1)의 소스는 도체(4A)에 의해 PNP 트랜지스터(Q3)의 이미터에 연결되어 있고, 입력 트랜지스터(J2)의 소스는 도체(4)에 의해 PNP 트랜지스터(Q4)의 이미터에 연결되어 있다. Vin++ 및 Vin--는 각각 입력 신호 Vin+ 및 Vin-를 따라가는 입력 전압으로 생각될 수 있다. 트랜지스터(Q3, Q4)의 컬렉터는 각각 도체(3A, 3)에 연결되어 있다. 도체(3A, 3)는 각각 전류 미러[도 3에 도시된 전류 미러(Q5, Q6) 등]의 입력 및 출력에 연결될 수 있다. 입력 트랜지스터(J1)의 기생 게이트-소스 커패시턴스(CpI)는 사실상 Vin+와 도체(4A) 사이에 연결되어 있고, 이와 유사하게, 입력 트랜지스터(J2)의 기생 게이트-소스 커패시턴스(Cp2)는 사실상 Vin-와 도체(4) 사이에 연결되어 있다.
최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)는 그의 입력(IN1)이 도체(4A)에 의해 입력 트랜지스터(J1)의 소스에 연결되어 있고, 그의 입력(IN2)이 도체(4)에 의해 입력 트랜지스터(J2)의 소스에 연결되어 있으며, 출력이 -채널 JEFT 분리기 트랜지스터(J3)의 게이트에 연결되어 있다. 분리기 트랜지스터(J3)의 소스는 트랜지스터(Q3)의 베이스에 연결되어 있고, 분리기 트랜지스터(J3)의 드레인은 트랜지스터(Q4)의 베이스에 연결되어 있다. 바이어스 전류원(I1A)은 도체(5A)에 의해 분리기 트랜지스터(J3)의 소스에 연결되어 있고, 다른 바이어스 전류원(I1B)은 도체(5)에 의해 분리기 트랜지스터(Q4)의 드레인에 연결되어 있다. [유의할 점은 도 4c의 입력 스테이지의 개략도가 트랜지스터(Q3, Q4)의 전류 이득을 낮은 값 A1으로 제한하고 그에 따라 입력 스테이지의 DC 꼬리 전류(tail current)를 I1*A1으로 설정하기 위한 (이후에 기술되는 도 5에 전반적으로 도시된 방식으로 당업자에 의해 용이하게 제공될 수 있는) 어떤 부가적인 장치를 도시하고 있지 않다는 것이다. DC 꼬리 전류의 이 I1*A1 값은 밀러 보상 커패시터(Miller compensation capacitor), 예를 들어, 종래 기술의 도 2에 도시된 Ccomp를 충전시키는 출력 전류 Iout1의 최대값을 설정한다.]
따라서, 도 4c의 입력 스테이지(10C)가 도 3의 입력 스테이지(1B)와 얼마간 유사하지만, 도 4c의 좌측(J1, Q3) 및 우측(J2, Q4)이 종래 기술의 도 3에서와 같이 트랜지스터(Q3, Q4)의 베이스를 통해 직접 연결되어 있지 않다. 그 대신에, 도 4c에서, 분리기 트랜지스터(J3)는 도체(5A, 5)에 의해 트랜지스터(Q3, Q4)의 베이스 사이에 연결되어 있다. 또한, 종래 기술의 도 3의 다이오드(D11...D1n 및 D21...D2n)를 포함하는 다이오드 클램프 회로가 도 4c로부터 빠져 있으며, 그 대신에 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)가 입력 트랜지스터(J1, J2)의 소스 사이에 연결되어 있다. 최소 전압 레벨 셀렉터 회로(11)의 출력은 트랜지스터(J3)의 게이트를 제어한다.
입력 스테이지의 좌측(J1, Q3) 및 우측(J2, Q4)이 분리기 트랜지스터(J3)에 의해 격리 또는 분리되어 있기 때문에, 좌측과 우측 사이에 회로 대칭 및 0 오프셋 전압을 유지하기 위해 좌측 및 우측이 개별적으로 바이어스되어야만 한다. 즉, 바이어스 전류원(I1A)이 도체(5A)에 의해 트랜지스터(Q3)의 베이스에 연결되어 있고, 이와 유사하게, 바이어스 전류원(I1B)은 도체(5)에 의해 트랜지스터(Q4)의 베이스에 연결되어 있다. [유의할 점은 JFET의 각각의 전류-전달 전극(current-carrying electrode)이 다른쪽 전류-전달 전극에 대한 그의 전압에 따라 소스 또는 드레인일 수 있다는 것이다.]
예를 들어, 입력 스테이지(10A - 10C) 중 임의의 것을 포함하는 연산 증폭기의 슬루잉(slewing) 동안에 차동 입력 신호 Vin = Vin+ - Vin-이 비교적 큰 경우, 도 4a 내지 도 4c에 도시된 구성은, 분리기 트랜지스터(J3)가 차동 입력 전압 Vin+ - Vin- (또는 도 4c의 Vin++ - Vin--)의 대부분을 흡수함으로써 도 4c의 트랜지스터(Q3 또는 Q4)의 베이스-이미터 접합 양단의[또는 도 4b의 입력 트랜지스터(Q3, Q4)의 이미터-베이스 접합 양단의 또는 도 4a의 입력 트랜지스터(Q1, Q2)의 이미터-베이스 접합 양단의] 역방향 바이어스 전압을 제한하도록, 좌측(J1, Q3)과 우측(J2, Q4)를 분리시키는 방법을 제공한다.
따라서, 도 4b의 트랜지스터(Q3, Q4)의 베이스 전압 간의 전압차, 또한 도 4c의 입력 트랜지스터(J1, J2)의 소스 전압 Vin++ 및 Vin-- 사이의 전압차가 통상적인 전원 공급 장치 전압 VDD의 값만큼 높을 수 있다.
그 다음에, 도 4c의 입력 스테이지(10C)의 동작에 대한 상세한 설명이 제공된다. 평형 상태에서, 좌측(J1, Q3) 및 우측(J2, Q4) 둘다는 동일한 양의 전류를 도통시키며, 대응하는 대칭 노드에 동일한 전압을 생성한다. 평형 상태에서, 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 출력은 가능한 한 트랜지스터(Q3, Q4)의 베이스 전압에 가까와야만 한다. 이 상태에서, 트랜지스터(J3)는 그의 "트라이오드" 영역에 있으며, 작은 값의 저항기와 같이 기능한다. 분리기 트랜지스터(J3)의 게이트-소스 전압(VGS)은 대략 0 볼트로 설정되며, 이는 드레인-소스 저항(RDS)이 그의 최소값에 있음을 의미하고, 이는 분리기 트랜지스터(J3)의 노이즈 기여분 및 그의 크기 및 기생 커패시턴스를 최소화하는 데 중요하다.
Vin+ 입력 전압이 증가하고 Vin- 입력 전압이 일정하게 유지될 때, 도체(4A, 4)에서의 전압은 VGS와 같은 레벨 시프트를 갖고서 대응하는 전압 입력을 따라가고, 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 출력이 일정하게 유지되는데, 그 이유는 이 회로(11)가 Vin+ 및 Vin-의 2개의 전압 레벨 중 최소값을 선택하여 따라가기 때문이며, 이 경우에 이 최소값은 Vin의 전압 레벨이다. 도체(5A)의 전압은 Vin+를 따라가며 따라서 증가하고, 도체(5)의 전압은 분리기 트랜지스터(J3)의 핀치-오프가 일어날 때까지 도체(5A)의 전압을 따라간다. 따라서, 도체(5) 상의 전압은 단지 약 1 내지 2 볼트[이것은 바이어스 전류(I1B)가 분리기 트랜지스터(J3)의 IDSS 전류보다 훨씬 더 낮은 경우에 분리기 트랜지스터(J3)의 핀치-오프 전압(Vp)임] 증가한다. 따라서, 불평형 상태에서, 전류(I1A)가 입력 트랜지스터(Q3)의 베이스를 통해 계속하여 흐른다. 분리기 트랜지스터(J3)는 트라이오드 모드에서 포화 모드로 전환하고, 바이어스 전류(I1B)는 입력 트랜지스터(Q4)의 베이스로부터 분리기 트랜지스터(J3)로 전환하여 바이어스 전류(I1A)와 합산되며, 따 라서 입력 트랜지스터(Q3)의 전류는 물론 트랜지스터(Q3)의 이미터 전류 및 트랜지스터(J1)의 전류가 2배로 되는 반면, 입력 트랜지스터(Q4) 및 트랜지스터(J2)는 오프이다. 입력 트랜지스터(Q3, Q4)의 베이스 전압은 더 이상 서로 같지 않으며, 그 대신에, 이들은 입력 차분 전압의 거의 전부를 흡수하는 분리기 트랜지스터(J3)에 의해 분리되어 있다. 실제로, 트랜지스터(Q4, Q4)의 전류 이득(베타)은 이들의 이미터-베이스 접합과 병렬로 연결된 부가적인 순방향 바이어스된 다이오드에 의해 감소되며, 그에 따라 전류 미러 회로를 형성하고, 이 때 전류 이득은, 이후에 기술되는 도 5에 도시된 바와 같이, 트랜지스터/다이오드 면적비에 의해 결정된다.
분리기 트랜지스터(J3)의 게이트 전압이 처음에 도 4c의 트랜지스터(Q4)의 베이스 전압과 같기 때문에, 분리기 트랜지스터(J3)의 소스 전압이 핀치-오프 전압(Vp)만큼 상승할 때, 트랜지스터(Q4)의 이미터-베이스 접합이 Vp-VBE 전압에 의해 역방향 바이어스된다[Vp 및 VBE는 각각 분리기 트랜지스터(J3) 및 트랜지스터(Q4)의 핀치-오프 전압 및 베이스-이미터 전압임]. 핀치-오프 전압(Vp)의 통상적인 값은 1 내지 3 볼트이고, VBE는 대략 0.7 볼트이다. 따라서, 트랜지스터(Q4)의 베이스-이미터 접합은 3 볼트 이하로 역방향 바이어스되고, 이는 대부분의 바이폴라 집적 회로 트랜지스터의 안전한 동작 영역 내에 있다. 따라서, 트랜지스터(J3)의 드레인-소스 항복 전압이 적어도 최대 공급 전압 VDD만큼 높은 한, 도 4a 내지 도 4c 각각의 차동 스테이지(10A - 10C)는 항상 안전한 동작 상태에 있다.
분리기 트랜지스터(J3)에 의해 제공된 분리의 결과, 큰 차동 입력 전압 조건 하에서, 도 4c의 입력 트랜지스터(J2)의 게이트-소스 접합은 단지 핀치-오프 전압에 의해 역방향 바이어스된 채로 있다. 따라서, 접합 기생 커패시턴스(Cp1, 또는 Cp2)는 하이 전압 레벨로 충전되지 않으며, 이 경우는 종래 기술의 도 3에 도시된 다이오드 클램프 보호가 사용될 때이다. 기생 접합 커패시턴스(Cp1 또는 Cp2)가 높게 사전 충전되어 있지 않기 때문에, 도 4a 내지 도 4C 각각의 입력 스테이지(10A - 10C)는 슬루-변경 기생 전류를 발생하지 않으며, 입력 게이트 노드에 입력 트랜지스터의 소스 또는 이미터 임피던스에 대한 재충전 전류의 반응으로 생기는 과도 오차(transient error)를 유발하는 큰 재충전 전류가 없다.
연산 증폭기의 플러스 방향 슬루 모드(positive direction slewing mode)에서, 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 출력은 도 4c의 입력 트랜지스터(J2)의 소스 전압[도체(4)]을 따라가고, 이 소스 전압은 입력 트랜지스터(J1, J2)의 소스 전압 중 더 낮은 것이다. 트랜지스터(Q4)의 베이스-이미터 접합은 Vp-VBE와 같은 일정 전압에 의해 항상 역방향 바이어스되어 있다.
또한 입력 스테이지(10C)에 더 낮은 전압의 JFET 장치를 사용하는 가능한 방법이 있다. 예를 들어, JFET(J1, J2, J3)의 항복 전압이 20 볼트이고 전원 공급 장치 전압이 +15 볼트 및 -15 볼트인 것으로 가정하자. 입력 전압 Vin+가 +15 볼트이고 입력 전압 Vin-가 -15 볼트인 경우, 분리기 트랜지스터(J3) 양단에 거의 30 볼트가 인가되고, 이는 그의 항복 전압을 초과한다. 그 결과, J3의 게이트 및 소스 전압은 더 이상 최소 전압 레벨 셀렉터 회로(11)에 의해 설정되지 않으며, 단지 그의 드레인 전압(거의 15 볼트임) - JFET 항복 전압(20 볼트임)과 같다. 이것은 최소 전압 레벨 셀렉터 회로(11)를 무력화시키고 분리기 트랜지스터(J3)의 소스 및 게이트에 마이너스 5 볼트가 나타난다. 따라서, 입력 트랜지스터(J2)의 소스-게이트 접합 양단에 단지 10 볼트가 있고 이 트랜지스터는 안전한 동작 모드에 있다. 이와 동시에, 분리기 트랜지스터(J3)를 동작시키는 안전한 항복 모드는 분리기 트랜지스터(J3)의 접합을 통해 흐르는 전류의 양을 안전한 저레벨로 제한함으로써 제공될 수 있다. 이 전류는 최소 전압 레벨 셀렉터 회로(11)에 의해 결정된다. 또한, 트랜지스터(Q3, Q4)의 이미터-베이스 접합은, 분리기 트랜지스터(J3)의 VGS 전압이 잘 결정되지 않은 경우, 다이오드 클램프를 사용하여 큰 역방향 바이어스 전압으로부터 개별적으로 보호되어야만 한다. 이와 같이, 입력 스테이지(10C)는 입력 트랜지스터(J1, J2)의 게이트-소스 접합 양단의 최대 전압을 감소시킴으로써 높은 성능이지만 낮은 항복 전압의 JFET 트랜지스터의 사용을 가능하게 해주면서 여전히 차동 입력 전압 Vin+ - Vin-의 높은(전체 공급 전압과 같음) 절대 최대값을 제공한다.
입력 스테이지(10C)에 의해 제공되는 다른 가능한 방법은 입력 트랜지스터쌍(J1, J2)에 저전압 고성능 JFET를 사용하면서 분리기 트랜지스터(J3)에 고전압 저성능 JFET를 사용하는 것인데, 그 이유는 이 회로에서 트랜지스터(J1, J2)의 최대 게이트-소스 전압이 Vp보다 낮고, 분리기 트랜지스터(J3)가 입력 차동 전압의 거의 전부를 "흡수"하기 때문이다.
도 4a 내지 도 4c 각각의 입력 스테이지(10A - 10C)의 좌/우 대칭으로 인해, 이들 입력 스테이지를 각각 포함하는 연산 증폭기의 "슬루 다운(slewing down)" 모드에 대한 동작 설명이 거의 유사하다.
유의할 점은 도 4a 내지 도 4c의 입력 스테이지(10A - 10C)가 종래 기술의 도 2에 도시된 출력 스테이지(2)를 비롯한 다양한 종래의 출력 스테이지에서 사용될 수 있다는 것이다.
상기한 입력 스테이지(10A - 10C)는 그 안의 어떤 트랜지스터의 이미터-베이스 접합을 보호하는 상기한 문제들에 대한 해결책을 제공한다.
따라서, 도 4a 내지 도 4c에 각각 도시된 입력 회로(10A - 10C)는 차동 입력 전압(Vin)의 크기가 큰 동안 상기한 바와 같이 트랜지스터의 이미터-베이스(게이트-소스) 접합을 보호하며, 입력 스테이지(10A - 10C) 중 임의의 것을 포함하는 연산 증폭기의 슬루율(slew rate)을 변경하지 않고 이것을 달성한다. 도 5에 도시된 회로는 분리기 트랜지스터(J3)를 제어하기 위해 도 4c의 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)가 구현될 수 있는 한 방법의 일례를 제공한다. 도 4c에서와 같이, 입력 트랜지스터쌍은 JFET(J1, J2)를 포함하며, 이들의 소스는 트랜지스터(Q3, Q4)의 이미터에 의해 "추종"된다. 바이어스 전류원(I1A)은 도체(5A)에 의해 트랜지스터(Q3)의 베이스 및 분리기 트랜지스터(J3)의 소스에 연결되어 있고, 바이어스 전류원(I1B)은 도체(5)에 의해 트랜지스터(Q4)의 베이스 및 분리기 트랜지스터(J3)의 드레인에 연결되어 있다. 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)는, 도 4c에서와 같이, 분리기 트랜지스터(J3)를 포함하고 있다. 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)는 또한 컬렉터가 VDD에 연결되어 있고 베이스가 도체(4A)에 연결되어 있으며 이미터가 도체(15A)에 의해 전류원(I4)의 한쪽 단자 및 다이오드(D1)의 캐소드에 연결되어 있는 NPN 트랜지스터(Q15)도 포함하고 있다. 이와 유사하게, NPN 트랜지스터(Q16)는 컬렉터가 VDD에 연결되어 있고 베이스가 도체(4)에 연결되어 있으며 이미터가 도체(15)에 의해 전류원(I5)의 한쪽 단자 및 다이오드(D2)의 캐소드에 연결되어 있다. 트랜지스터(Q15, Q16)는 각각 전류원(I4, I5)에 의해 바이어스된다. 다이오드(D1, D2)의 애노드는 도체(14)에 의해 전류원(I7)의 한쪽 단자 및 NPN 레벨 시프트 트랜지스터(Q7)의 베이스에 연결되어 있고, 이 트랜지스터(Q7)는 컬렉터가 VDD에 연결되어 있고 이미터가 분리기 트랜지스터(J3)의 게이트 및 전류원(I2)의 한쪽 단자에 연결되어 있다. 다이오드(D1, D2)는 전류원(I7)에 의해 바이어스되고, 레벨 시프트 트랜지스터(Q7)는 전류원(I2)에 의해 바이어스된다.
다이오드-접속된 PNP 트랜지스터(Q3B)는 그의 이미터가 도체(4A)에 연결되어 있고 그의 베이스 및 컬렉터가 도체(5A)에 연결되어 있다. 이와 유사하게, 다이오드-접속된 PNP 트랜지스터(Q4B)는 이미터가 도체(4)에 연결되어 있고 베이스 및 컬렉터가 도체(5)에 연결되어 있다. 전류원(I1A, I1B)도 역시 다이오드-접속된 트랜지스터(Q3B, Q4B)를 각각 바이어스시킨다. 트랜지스터(Q3, Q3B)는 전류 미러를 형성하고, 트랜지스터(Q4, Q4B)는 다른 전류 미터를 형성하며, 그에 의해 트랜지스터(Q3B)는 트랜지스터(Q3)의 바이어스를 설정하는 반면, 트랜지스터(Q4B)는 트랜지스터(Q4)를 바이어스시킨다. 전류원(I1A, I1B)은 함께 차동 결합된 입력 트랜지스 터(J1, J2)에 대한 꼬리 전류원(tail current source)을 형성한다.
정상 상태 조건에서, 도 5의 입력 스테이지(10C)의 양측이 평형되고, 입력 트랜지스터(J1, J2)의 소스 전압이 그 각자의 게이트 전압보다 VGS 전압만큼 더 높다. 트랜지스터(Q3, Q4)의 베이스 전압은 입력 트랜지스터(J1 또는 J2) 중 어느 하나의 소스 전압보다 약 0.7 볼트 더 낮다. 전류원(I7)으로부터의 전류는 다이오드(D1, D2)를 통해 똑같이 분할된다. 그 결과, 다이오드(D1, D2)의 애노드[도체(14)]는 대략 입력 트랜지스터(J1, J2)의 소스 전압에 있다. 앞서 언급한 바와 같이, 분리기 트랜지스터(J3)의 게이트는 분리기 트랜지스터(J3)의 채널 저항(RDS)을 최소화시키기 위해 대략 트랜지스터(Q3, Q4)의 베이스 전압과 같을 필요가 있다. 이것을 달성하기 위해, 전압 레벨 시프트가 필요하며, 트랜지스터(Q7) 및 전류원(I2)에 의해 제공된다.
Vin+가 상승할 때, 입력 트랜지스터(J1)의 소스 전압[도체(4A) 상의 Vin++] 및 트랜지스터(Q15)의 이미터 전압[도체(15A)]는 대응하는 전압 시프트를 갖고서 입력 신호(Vin++)를 따라간다. 한편, 트랜지스터(Q16)의 이미터는 반전 입력 신호(Vin-) 및 입력 트랜지스터(G2)의 소스 상의 신호(Vin--)를 따라가고 따라서 비교적 낮은 전압에 있다. 다이오드(D1)의 캐소드는 이어서 비교적 높은 전압을 수신하는 반면, 다이오드(D2)의 캐소드는 비교적 낮은 전압을 수신한다. 이 경우에, 다이오드(D2)는 온되어[그의 애노드(도체(14))가 그의 캐소드보다 대략 0.7 볼트 높음], 전류(I7)의 거의 전부를 도통시키며, 다이오드(D1)는 역방향 바이어스되어 있고 단지 무시할 정도의 역방향-바이어스 누설 전류만을 도통시킨다. 유의할 점은 트랜지스터(Q16) 및 트랜지스터(Q15)가 결코 오프되지 않도록 하기 위해 전류[I5(및 I4)]가 I7보다 클 필요가 있다는 것이다. 이 시점에서, 분리기 트랜지스터(J3)의 게이트는 트랜지스터(Q16), 다이오드(D2) 및 Q7을 통해 반전 입력 신호(Vin-)를 따라간다. 분리기 트랜지스터(J3)의 우측 노드 도체(5)는 그의 게이트보다 대략 Vp 볼트 더 높으며 또한 로우 전압에 있고, 이 경우 분리기 트랜지스터(J3)의 소스로서 기능한다. 분리기 트랜지스터(J3)의 좌측 노드(5A)는 비반전 입력(Vin+)을 따라가고 하이 전압 레벨에 있으며, 이 경우에 분리기 트랜지스터(J3)의 드레인으로서 기능한다. 입력 트랜지스터쌍(J1, J2)의 비반전측 및 반전측이 분리되어 있고, 트랜지스터(Q4) 또한 트랜지스터(Q4B)는 큰 역방향-바이어스 베이스-이미터 접합 전압으로부터 보호된다.
Vin-가 감소될 때 어떤 일이 일어나는지를 기술하기 위해 유사한 설명이 제공될 수 있다. [다이오드(D1)이 온되어 전류(I7)을 도통시키기 때문에] 다이오드(D1)의 애노드는 로우에 있는 반면, 다이오드(D2)는 역방향 바이어스되어 있다. 분리기 트랜지스터(J3)의 게이트는 Vin+보다 낮은 비반전 입력 신호(Vin+)를 따라간다. 분리기 트랜지스터(J3)의 좌측 노드[도체(5A)]는 그의 게이트 전압보다 대략 Vp 볼트 더 높은 반면, 분리기 트랜지스터(J3)의 우측 노드[도체(5)]는 반전 입력(Vin-)을 따라간다. 다시 말하면, 입력 트랜지스터쌍(J1, J2)의 비반전 및 반전 입력은 분리되어 있고, 트랜지스터(Q3) 및 다이오드-접속된 트랜지스터(Q3B)는 큰 이미터-베이스 접합 역방향 바이어스 전압으로부터 보호된다.
도 5에 도시된 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11)의 다른 가능한 구현이 도 6의 입력 스테이지(10D)에서 최소 전압 레벨 셀렉터 및 레벨 시프트 회로(11A)로서 도시되어 있다. 도 6에서, 도 5의 분리기 트랜지스터(J3)는 2개의 분리기 트랜지스터(J3, J4)로 분리되어 있는 것으로 생각될 수 있는 반면, 도 5의 바이어스 전류원(I1A, I1B)은 분리기 트랜지스터(J3, J4) 간의 중간 접합(6)에 연결되어 있는 단일의 바이어스 전류원(I1)으로 결합되어 있는 것으로 생각될 수 있다. 이것에 의해 분리기 트랜지스터(J3, J4)가 개별적으로 제어될 수 있으며, 따라서 도 5의 다이오드(D1, D2)는 더 이상 필요하지 않다. 이 구성에서, 최소 셀렉터 기능은 JFET(J3, J4) 자신들에 의해 수행된다. 또한, 도 6의 입력 스테이지(10D)에서, 트랜지스터(Q7)의 전압 레벨 시프트가 필요하지 않으며, 따라서 분리기 트랜지스터(J3)의 게이트가 트랜지스터(Q15)의 이미터에 직접 연결되어 있고, 분리기 트랜지스터(J4)의 게이트는 트랜지스터(Q16)의 이미터에 직접 연결되어 있다. 유의할 점은, 평형된 정상-상태 조건에서, 전류(I1)의 절반이 분리기 트랜지스터(J3)를 통해 흐르고, 나머지 절반은 다른 분리기 트랜지스터(J4)를 통해 흐른다. 이로 인해, 분리기 트랜지스터(J3, J4)는 플리커 노이즈에 기여할 수 있지만, 전류(I1)은 공통-모드 소스이며, 따라서 실제로 어떤 노이즈에도 기여하지 않는다.
도 7은, 바이어스 전류원(I1A, I1B) 및 다이오드-접속된 트랜지스터(Q3B, Q4B) 둘다를 사용하면서, 도 5의 분리기 트랜지스터(J3)가 2개의 분리기 트랜지스터(J3, J4)로 분리되어 있는 다른 입력 스테이지를 나타낸 것이다. 도 6의 입력 회로(10D)와 달리, 정상 상태 조건 하에서 분리기 트랜지스터(J3, J4)를 통해 큰 전류가 흐르지 않으며, 이들이 플리커 노이즈에 기여하지 않는다. 그렇지만, 전류원(I1A, I1B)이 노이즈 발생기인데, 그 이유는 이들이 공통-모드 소스가 아니기 때문이다. 다행히도, 플리커 노이즈를 감소시키기 위한 이미터/소스 축퇴(emitter/source degeneration) 또는 긴 채널의 MOSFET의 사용 등의, 이들 전류원의 노이즈 기여를 최소화하는 데 사용될 수 있는 다양한 설계 기법들이 있다.
본 발명이 몇가지 특정의 예시적인 실시예들을 참조하여 기술되어 있지만, 당업자라면 청구된 발명의 범위 내에서 많은 다른 실시예 및 변형례가 존재한다는 것을 잘 알 것이다. 또한, 청구항에 언급된 것과 약간 다르지만 청구된 것과 동일한 결과를 달성하기 위해 거의 동일한 방식으로 거의 동일한 기능을 각각 수행하는 모든 요소 또는 단계가 본 발명의 범위 내에 있는 것으로 보아야 한다. 예를 들어, 기술된 실시예들이 연산 증폭기이지만, 본 발명은 일반적으로 다른 종류의 차동 증폭기에 적용가능하다. 예를 들어, 다양한 기술된 최소 전압 레벨 셀렉터 회로는 기술된 입력 스테이지 중 임의의 것과 관련하여 사용하기 위해 용이하게 개조될 수 있다.

Claims (12)

  1. 입력 스테이지를 포함하는 증폭기 회로로서,
    상기 입력 스테이지는,
    (a) 각각이 제1, 제2 및 제3 전극을 갖는 제1 및 제2 트랜지스터 - 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제1 신호를 수신하기 위해 연결되어 있고, 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제2 신호를 수신하기 위해 연결되어 있음 -,
    (b) 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제1 전류-전달 전극 및 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제2 전류-전달 전극을 갖는 제1 분리기 트랜지스터,
    (c) 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결된 제1 입력, 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결된 제2 입력, 및 상기 제1 및 제2 트랜지스터 중 하나의 PN 접합 양단의 역방향 바이어스 전압을 제한하기 위해 상기 제1 및 제2 신호에 응답하여 상기 제1 분리기 트랜지스터를 제어하는, 상기 제1 분리기 트랜지스터의 게이트에 연결된 출력을 갖는 제어 회로, 및
    (d) 상기 제1 및 제2 트랜지스터를 각각 바이어스시키기 위해 연결된 바이어스 전류 회로를 포함하는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는 제1 및 제2 NPN 입력 트랜지스터이고,
    상기 제1 및 제2 트랜지스터의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 베이스이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 베이스이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 이미터이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 이미터인 것인, 입력 스테이지를 포함하는 증폭기 회로.
  3. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는 제1 및 제2 PNP 입력 트랜지스터이고,
    상기 제1 및 제2 트랜지스터의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이 스이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스인 것인, 입력 스테이지를 포함하는 증폭기 회로.
  4. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는 제1 및 제2 PNP 입력 트랜지스터이고,
    상기 제1 및 제2 트랜지스터의 상기 제1, 제2 및 제3 전극은 각각 베이스, 이미터 및 컬렉터이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것은 그의 이미터이며,
    상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이고 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제2의 것은 그의 베이스이며,
    상기 입력 스테이지는 각각이 게이트, 소스 및 드레인을 갖는 제1 및 제2 전계 효과 트랜지스터를 포함하며,
    상기 제1 및 제2 전계 효과 트랜지스터의 게이트는 각각 상기 제1 및 제2 입력 신호를 수신하기 위해 연결되어 있고,
    상기 제1 및 제2 신호는 각각 상기 제1 및 제2 입력 신호에 응답하여 상기 제1 및 제2 전계 효과 트랜지스터의 소스에 생성되며,
    상기 제1 및 제2 전계 효과 트랜지스터의 소스는 각각 상기 제1 및 제2 PNP 트랜지스터의 이미터에 연결되어 있는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  5. 제4항에 있어서, 상기 바이어스 전류 회로는 상기 제1 분리기 트랜지스터의 소스에 연결된 제1 전류원 및 상기 제1 분리기 트랜지스터의 드레인에 연결된 제2 전류원을 포함하는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 베이스 및 컬렉터가 상기 제1 트랜지스터의 상기 제3 전극에 연결되어 있는 다이오드-접속된 제3 트랜지스터, 및 베이스가 상기 제3 트랜지스터의 베이스에 연결되어 있고 컬렉터가 상기 제2 트랜지스터의 상기 제3 전극에 연결되어 있는 제4 트랜지스터를 포함하는 부하 회로를 포함하는, 입력 스테이지를 포함하는 증폭기 회로.
  7. 제1항에 있어서, 상기 바이어스 전류 회로는 제1 전류원과 이미터 및 베이스가 각각 상기 제1 트랜지스터의 이미터 및 베이스에 연결되어 있고 컬렉터가 상기 제1 전류원 및 제2 전류원에 연결되어 있는 제1 다이오드-접속된 트랜지스터, 및
    이미터 및 베이스가 각각 상기 제2 트랜지스터의 이미터 및 베이스에 연결되어 있고 컬렉터가 상기 제2 전류원에 연결되어 있는 제1 다이오드-접속 트랜지스터를 포함하는, 입력 스테이지를 포함하는 증폭기 회로.
  8. 제7항에 있어서, 상기 제어 회로는 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것과 상기 제2 입력 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것 중 어느 것이 더 낮은 크기의 전압을 갖는지를 검출하고 상기 제어 회로의 출력이 상기 더 낮은 크기의 전압을 따라가게 하는 셀렉터 회로를 포함하는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  9. 제1항 내지 제5항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 제어 회로는 제2 분리기 트랜지스터를 포함하며,
    상기 제1 분리기 트랜지스터의 게이트는 베이스가 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 상기 제1 분리기 트랜지스터의 게이트에 연결되어 있는 제1 이미터-폴로워 트랜지스터를 포함하는 제1 이미터 폴로워에 의해 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고,
    상기 제2 분리기 트랜지스터의 게이트는 베이스가 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있고 이미터가 상기 제2 분리기 트랜지스터의 게이트에 연결되어 있는 제2 이미터-폴로워 트랜지스터를 포함하는 제2 이미터 폴로워에 의해 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  10. 제9항에 있어서, 제1 다이오드-접속된 트랜지스터의 베이스가 상기 제1 분리 기 트랜지스터에 의해 상기 제1 전류원에 연결되어 있고,
    상기 제2 다이오드-접속된 트랜지스터의 베이스가 상기 제2 분리기 트랜지스터에 의해 상기 제2 전류원에 연결되어 있는 것인, 입력 스테이지를 포함하는 증폭기 회로.
  11. 내부 과전압 상태 동안 집적 회로의 증폭기 회로 내의 바이폴라 트랜지스터에 대한 손상을 방지하는 방법으로서,
    (a) 각각이 제1, 제2 및 제3 전극을 갖는 제1 및 제2 트랜지스터를 제공하는 단계 - 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제1 신호를 수신하기 위해 연결되어 있고, 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제2 신호를 수신하기 위해 연결되어 있음 -,
    (b) 상기 제1 및 제2 트랜지스터 중 하나의 PN 접합 양단의 역방향 바이어스 전압을 제한하기 위해 상기 제1 및 제2 신호에 응답하여 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것을 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것으로부터 제어가능하게 전기적으로 격리시키기 위해, 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제1 전류-전달 전극 및 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제2 전류-전달 전극을 갖는 제1 분리기 트랜지스터를 제어하는 단계를 포함하는, 내부 과전압 상태 동안 집적 회로의 증폭기 회로 내의 바이폴라 트랜지스터에 대한 손상을 방지하는 방법.
  12. 슬루-제한된 동작 동안 집적 회로의 증폭기 회로 내의 바이폴라 트랜지스터의 손상을 방지하는 회로로서,
    (a) 각각이 제1, 제2 및 제3 전극을 갖는 제1 및 제2 트랜지스터 - 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제1 신호를 수신하기 위해 연결되어 있고, 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 제1의 것은 제2 신호를 수신하기 위해 연결되어 있음 -,
    (b) 상기 제1 및 제2 트랜지스터 중 하나의 PN 접합 양단의 역방향 바이어스 전압을 제한하기 위해 상기 제1 및 제2 신호에 응답하여 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것을 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것으로부터 제어가능하게 전기적으로 격리시키기 위해, 상기 제1 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제1 전류-전달 전극 및 상기 제2 트랜지스터의 상기 제1 및 제2 전극 중 상기 제1의 것에 연결되어 있는 제2 전류-전달 전극을 갖는 제1 분리기 트랜지스터를 제어하는 수단을 포함하는, 슬루-제한된 동작 동안 집적 회로의 증폭기 회로 내의 바이폴라 트랜지스터의 손상을 방지하는 회로.
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