JP2005252682A

JP2005252682A - アナログスイッチ回路及びこのアナログスイッチ回路を用いたシステム

Info

Publication number: JP2005252682A
Application number: JP2004060750A
Authority: JP
Inventors: Takumi Tsukasaki; 拓実塚崎
Original assignee: Toshiba Corp; Toshiba Memory Systems Co Ltd
Current assignee: Toshiba Corp; Kioxia Systems Co Ltd
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2005-09-15

Abstract

【課題】入力電圧と出力電圧が同じ入出力特性と、入力電圧に対してレベル変換された出力電圧を得る入出力特性とを切り換えることができるアナログスイッチ回路を提供する。
【解決手段】アナログスイッチ回路は、第１導電型の第１ＭＯＳトランジスタＱ４、第２導電型の第２ＭＯＳトランジスタＱ５及び選択回路ＮＡＮＤを備える。第１，第２ＭＯＳトランジスタの電流通路の一端は第１の端子Ａに接続され、他端は第２の端子Ｂに接続される。第２ＭＯＳトランジスタのゲートは第３の端子ＯＥＢに接続される。選択回路は、第１の入力端子が前記第３の端子に接続され、第２の入力端子が第４の端子ＬＥＶに接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３，第４の端子のレベルに応じて前記第１ＭＯＳトランジスタをオン／オフ制御する。
【選択図】図１

Description

この発明は、例えば異なる電源電圧で動作する回路や装置間で信号の伝達を行うためのアナログスイッチ回路、及びこのアナログスイッチ回路を用いたシステムに関する。

従来、アナログスイッチ回路は、例えば図４あるいは図５に示すように構成されている。図４に示す回路については例えば特許文献１に記載されている。

図４に示すアナログスイッチ回路は、Ｐチャネル型ＭＯＳトランジスタＱ１、Ｎチャネル型ＭＯＳトランジスタＱ２及びインバータＩＮＶで構成される。すなわち、２つの端子Ａ，Ｂ間にＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の電流通路が並列接続される。上記ＭＯＳトランジスタＱ１のゲートはインバータＩＮＶの出力端子に接続され、バックゲートは電源ＶＤＤに接続される。また、上記ＭＯＳトランジスタＱ２のゲートは制御端子ＯＥＢに接続され、バックゲートは接地点ＧＮＤに接続される。そして、上記インバータＩＮＶの入力端子が上記制御端子ＯＥＢに接続される。

一方、図５に示すアナログスイッチ回路は、Ｎチャネル型ＭＯＳトランジスタＱ３で構成される。このＭＯＳトランジスタＱ３の電流通路は端子Ａ，Ｂ間に接続され、ゲートが制御端子ＯＥＢに接続され、バックゲートは接地点ＧＮＤに接続される。

上記図４に示したアナログスイッチ回路は、制御端子ＯＥＢが“Ｈ”レベルの時にはＭＯＳトランジスタＱ１，Ｑ２がともにオン状態となるので、図６に示すように端子Ａ，Ｂ間が導通状態（Ａｐｏｒｔ＝Ｂｐｏｒｔ）となり、端子Ａ，Ｂ間を信号が伝達される。この伝達される信号のレベルは０．０Ｖ〜ＶＤＤである。これに対し、制御端子ＯＥＢが“Ｌ”レベルの時にはＭＯＳトランジスタＱ１，Ｑ２がともにオフ状態となるので、端子Ａ，Ｂ間が遮断状態（Ｄｉｓｃｏｎｎｅｃｔ）となり、信号は伝達されない（Ｎｏｎ）。

また、上記図５に示したアナログスイッチ回路は、制御端子ＯＥＢが“Ｈ”レベルの時にはＭＯＳトランジスタＱ３がオン状態となるので、図７に示すように端子Ａ，Ｂ間が導通状態（Ａｐｏｒｔ＝Ｂｐｏｒｔ）となり、端子Ａ，Ｂ間を信号が伝達される。この伝達される信号のレベルは０．０Ｖ〜“ＶＤＤ−α”となる。但し、αはプロセス、電源電圧によって決定されるレベル変換定数である。これに対し、制御端子ＯＥＢが“Ｌ”レベルの時にはＭＯＳトランジスタＱ３がオフ状態となるので、端子Ａ，Ｂ間が遮断状態（Ｄｉｓｃｏｎｎｅｃｔ）となり、信号は伝達されない（Ｎｏｎ）。

図８は、上記図４及び図５に示したアナログスイッチ回路の入出力特性（Ｖｉｎ（Ａ）−Ｖｏｕｔ（Ｂ）特性）を示している。制御端子ＯＥＢが“Ｈ”レベルの時に、図４に示した回路は、端子Ａから入力される電圧Ｖｉｎ（Ａ）と端子Ｂから出力される電圧Ｖｏｕｔ（Ｂ）が等しく、Ｖｉｎ（Ａ）＝Ｖｏｕｔ（Ｂ）の特性を持っている。

これに対し、図５に示した回路は、端子Ａから入力される電圧Ｖｉｎ（Ａ）に対して端子Ｂから出力される電圧Ｖｏｕｔ（Ｂ）がＶｏｕｔ（Ｂ）＝Ｖｉｎ（Ａ）−αの特性を持っている。

従って、図４に示した回路は入力電圧と同じ電圧を出力させることができるものの、端子Ａ，Ｂ間でレベル変換を行うことはできず、図５に示した回路は端子Ａ，Ｂ間でレベル変換を行うことができるものの、入力電圧と同じ電圧を出力させたい場合には用いることはできない。このため、従来は必要とする入出力特性に応じて図４に示した回路と図５に示した回路を使い分けている。

ところで、異なる電源電圧で動作する回路や装置間で信号の授受を行う場合、例えばメモリとＣＰＵとの間でデータのやり取りを行う際には、上記図４に示した回路の特性と上記図５に示した回路の両方の入出力特性が要求される。すなわち、例えばメモリが３．６Ｖの電源電圧で動作し、ＣＰＵが１．２Ｖの電源電圧で動作しているものとすると、メモリからＣＰＵへ転送する信号は３．６Ｖから１．２Ｖにレベル変換し、ＣＰＵからメモリへ転送する信号は１．２Ｖのレベルを維持する（レベルを低下させない）ことが好ましい。

しかしながら、上述したように、従来のアナログスイッチ回路は、どちらか一方の入出力特性を選択することしかできない。このため、１つの回路で上記図４に示した回路の特性と上記図５に示した回路の両方の入出力特性が得られるアナログスイッチ回路が望まれている。

また、異なる電源電圧で動作する回路や装置間で信号の授受を行うのに好適なアナログスイッチ回路を備えたシステムの構築が望まれている。
特開平９−２５２２４１号公報、図５

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、入力電圧と出力電圧が同じ入出力特性と、入力電圧に対してレベル変換された出力電圧を得る入出力特性とを切り換えることができるアナログスイッチ回路を提供することにある。

また、この発明の別の目的は、異なる電源電圧で動作する回路や装置間で信号の授受を行うのに好適なアナログスイッチ回路を備えたシステムを提供することにある。

この発明の一態様によると、電流通路の一端が第１端子に接続され、電流通路の他端が第２端子に接続された第１導電型の第１ＭＯＳトランジスタと、電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続され、ゲートが第３端子に接続され、前記第３端子が第１レベルのときにオフ状態となり、第２レベルのときにオン状態となる第２導電型の第２ＭＯＳトランジスタと、第１入力端子が前記第３端子に接続され、第２入力端子が第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３端子及び前記第４端子が前記第２レベルのときに前記第１ＭＯＳトランジスタをオン状態にし、前記第３端子及び前記第４端子の少なくとも一方が第１レベルのときに前記第１ＭＯＳトランジスタをオフ状態にする選択回路とを具備するアナログスイッチ回路が提供される。

また、この発明の他の一態様によると、第１の電源電圧で動作し、第１端子を有する第１の回路と、前記第１の電源電圧と異なる第２の電源電圧で動作し、第２端子を有する第２の回路と、前記第１の回路と前記第２の回路との間で信号の授受を行うためのアナログスイッチ回路とを具備し、前記アナログスイッチ回路は、電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続された第１導電型の第１ＭＯＳトランジスタと、電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続され、ゲートが第３端子に接続され、前記第３端子が第１レベルのときにオフ状態となり、第２レベルのときにオン状態となる第２導電型の第２ＭＯＳトランジスタと、第１入力端子が前記第３端子に接続され、第２入力端子が第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３端子及び前記第４端子が前記第２レベルのときに前記第１ＭＯＳトランジスタをオン状態にし、前記第３端子及び前記第４端子の少なくとも一方が第１レベルのときに前記第１ＭＯＳトランジスタをオフ状態にする選択回路とを備えるシステムが提供される。

この発明によれば、入力電圧と出力電圧が同じ入出力特性と、入力電圧に対してレベル変換された出力電圧を得る入出力特性とを切り換えることができるアナログスイッチ回路が得られる。

また、異なる電源電圧で動作する回路や装置間で信号の授受を行うのに好適なアナログスイッチ回路を備えたシステムが得られる。

以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の実施の形態に係るアナログスイッチ回路を示す回路図である。この回路は、Ｐチャネル型ＭＯＳトランジスタＱ４、Ｎチャネル型ＭＯＳトランジスタＱ５及びナンドゲートＮＡＮＤを含んで構成されている。上記ＭＯＳトランジスタＱ４と上記ＭＯＳトランジスタＱ５の電流通路は、端子Ａ，Ｂ間に並列接続される。端子Ａには例えばメモリが接続され、端子Ｂには例えばＣＰＵが接続される。上記メモリとＣＰＵは異なる電源電圧で動作し、例えばメモリの電源電圧が３．６Ｖ、ＣＰＵの電源電圧が１．２Ｖである。上記ＭＯＳトランジスタＱ４のゲートはナンドゲートＮＡＮＤの出力端子に接続され、バックゲートは電源ＶＤＤに接続される。また、上記ＭＯＳトランジスタＱ５のゲートは制御端子ＯＥＢに接続され、バックゲートは接地点ＧＮＤに接続される。上記ナンドゲートＮＡＮＤの第１入力端子は上記制御端子ＯＥＢに接続され、第２入力端子は特性切換端子ＬＥＶに接続されている。

上記のような構成において、図２に示すように、特性切換端子ＬＥＶが“Ｌ”レベルで且つ制御端子ＯＥＢが“Ｈ”レベルの時には、ナンドゲートＮＡＮＤの出力が“Ｈ”レベルとなってＭＯＳトランジスタＱ４がオフ状態となり、ＭＯＳトランジスタＱ５がオン状態となる。よって、実質的に図５に示した回路と等価になり、図３に示すように端子Ａ，Ｂ間が導通状態（Ａｐｏｒｔ＝Ｂｐｏｒｔ）となり、伝達される信号のレベルは０．０Ｖ〜“ＶＤＤ−α”となる。よって、上記制御端子ＯＥＢの“Ｈ”レベルの電圧を調整することにより、端子Ａに供給されるメモリから読み出された３．６Ｖの電圧を１．２Ｖにレベルシフトして端子Ｂに接続されたＣＰＵに伝達できる。

特性切換端子ＬＥＶが“Ｌ”レベルで且つ制御端子ＯＥＢが“Ｌ”レベルの場合には、ＭＯＳトランジスタＱ４，Ｑ５がオフ状態となるので、端子Ａ，Ｂ間が遮断状態（Ｄｉｓｃｏｎｎｅｃｔ）となり、信号は伝達されない（Ｎｏｎ）。

これに対し、特性切換端子ＬＥＶが“Ｈ”レベルで且つ制御端子ＯＥＢが“Ｈ”レベルの時には、ナンドゲートＮＡＮＤの出力が“Ｌ”レベルとなってＭＯＳトランジスタＱ４がオン状態となり、ＭＯＳトランジスタＱ５もオン状態となる。よって、実質的に図４に示した回路と等価になり、図３に示すように端子Ａ，Ｂ間が導通状態（Ａｐｏｒｔ＝Ｂｐｏｒｔ）となり、伝達される信号レベルは０．０Ｖ〜ＶＤＤとなる。これによって、ＣＰＵから端子Ｂに供給された１．２Ｖの信号は、そのまま端子Ａに伝達され、メモリ内で３．６Ｖにレベルシフトされて記憶される。

特性切換端子ＬＥＶが“Ｈ”レベルで且つ制御端子ＯＥＢが“Ｌ”レベルでは、ＭＯＳトランジスタＱ４，Ｑ５がともにオフ状態となるので、端子Ａ，Ｂ間が遮断状態（Ｄｉｓｃｏｎｎｅｃｔ）となり、信号は伝達されない（Ｎｏｎ）。

つまり、ナンドゲートＮＡＮＤは、特性切換端子ＬＥＶ及び制御端子ＯＥＢが“Ｈ”レベルのときにＭＯＳトランジスタＱ４をオン状態にし、特性切換端子ＬＥＶ及び制御端子ＯＥＢの少なくとも一方が“Ｌ”レベルのときにＭＯＳトランジスタＱ４をオフ状態にする選択回路として働く。また、制御端子ＯＥＢが“Ｌ”レベルでは、特性切換端子ＬＥＶのレベルに関係なく端子Ａ，Ｂ間が遮断状態となり、信号は伝達されない。

上記のような構成によれば、特性切換端子ＬＥＶのレベルに応じて、入力電圧と出力電圧が同じ入出力特性と、入力電圧に対してレベル変換された出力電圧を得る入出力特性とを切り換えることができる。よって、このアナログスイッチ回路は、メモリとＣＰＵとの間で信号の授受を行うシステム等のように、異なる電源電圧で動作する回路や装置間で信号の授受を行うのに好適である。

なお、上記実施の形態では、ナンドゲートＮＡＮＤを用いてＭＯＳトランジスタＱ４をオン／オフ制御する場合を例に取って説明したが、同様な動作を行うものであれば他の論理回路や切換回路でも実現できるのはもちろんである。

また、端子Ａにメモリが接続され、端子ＢにＣＰＵが接続されるシステムを例に取って説明したが、異なる電源電圧で動作する回路や装置で信号の授受を行うものであれば適用できる。

以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の実施の形態に係るアナログスイッチ回路を示す回路図。図１に示したアナログスイッチ回路の動作について説明するための図。図１に示したアナログスイッチ回路の入出力特性を示す図。従来のアナログスイッチ回路を示す回路図。従来の他のアナログスイッチ回路を示す回路図。図４に示したアナログスイッチ回路の動作について説明するための図。図５に示したアナログスイッチ回路の動作について説明するための図。図４及び図５に示したアナログスイッチ回路の入出力特性を示す図。

符号の説明

Ａ…端子（第１端子）、Ｂ…端子（第２端子）、ＯＥＢ…制御端子（第３端子）、ＬＥＶ…特性切換端子（第４端子）、Ｑ４…Ｐチャネル型ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、Ｑ５…Ｎチャネル型ＭＯＳトランジスタ（第２ＭＯＳトランジスタ）、ＮＡＮＤ…ナンドゲート（選択回路）、ＶＤＤ…電源（第１の電位供給源）、ＧＮＤ…接地点（第２の電位供給源）。

Claims

電流通路の一端が第１端子に接続され、電流通路の他端が第２端子に接続された第１導電型の第１ＭＯＳトランジスタと、
電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続され、ゲートが第３端子に接続され、前記第３端子が第１レベルのときにオフ状態となり、第２レベルのときにオン状態となる第２導電型の第２ＭＯＳトランジスタと、
第１入力端子が前記第３端子に接続され、第２入力端子が第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３端子及び前記第４端子が前記第２レベルのときに前記第１ＭＯＳトランジスタをオン状態にし、前記第３端子及び前記第４端子の少なくとも一方が第１レベルのときに前記第１ＭＯＳトランジスタをオフ状態にする選択回路と
を具備することを特徴とするアナログスイッチ回路。
前記選択回路は、第１入力端子が前記第３端子に接続され、第２入力端子が前記第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続されたナンドゲートであることを特徴とする請求項１に記載のアナログスイッチ回路。
前記第１ＭＯＳトランジスタのバックゲートは第１の電位供給源に接続され、前記第２ＭＯＳトランジスタのバックゲートは第２の電位供給源に接続されることを特徴とする請求項１または２に記載のアナログスイッチ回路。
第１の電源電圧で動作し、第１端子を有する第１の回路と、
前記第１の電源電圧と異なる第２の電源電圧で動作し、第２端子を有する第２の回路と、
前記第１の回路と前記第２の回路との間で信号の授受を行うためのアナログスイッチ回路とを具備し、
前記アナログスイッチ回路は、
電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続された第１導電型の第１ＭＯＳトランジスタと、
電流通路の一端が前記第１端子に接続され、電流通路の他端が前記第２端子に接続され、ゲートが第３端子に接続され、前記第３端子が第１レベルのときにオフ状態となり、第２レベルのときにオン状態となる第２導電型の第２ＭＯＳトランジスタと、
第１入力端子が前記第３端子に接続され、第２入力端子が第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続され、前記第３端子及び前記第４端子が前記第２レベルのときに前記第１ＭＯＳトランジスタをオン状態にし、前記第３端子及び前記第４端子の少なくとも一方が第１レベルのときに前記第１ＭＯＳトランジスタをオフ状態にする選択回路と
を備えることを特徴とするシステム。
前記選択回路は第１入力端子が前記第３端子に接続され、第２入力端子が前記第４端子に接続され、出力端子が前記第１ＭＯＳトランジスタのゲートに接続されたナンドゲートであり、前記第１ＭＯＳトランジスタのバックゲートは第１の電位供給源に接続され、前記第２ＭＯＳトランジスタのバックゲートは第２の電位供給源に接続されることを特徴とする請求項４に記載のシステム。