JP2008131305A

JP2008131305A - 半導体スイッチ回路

Info

Publication number: JP2008131305A
Application number: JP2006313475A
Authority: JP
Inventors: Hideyuki Kihara; 秀之木原; Tomohiro Ukai; 友弘鵜飼; Seiki Inagaki; 清貴稲垣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-11-20
Filing date: 2006-11-20
Publication date: 2008-06-05
Anticipated expiration: 2026-11-20
Also published as: JP4902323B2; CN101188414A; US20080116751A1; US20100219878A1; US7741895B2; US7961031B2

Abstract

【課題】導通状態においても消費電流を低減することができる半導体スイッチ回路を提供すること。
【解決手段】半導体スイッチ回路１００は、入出力端子１０１と入出力端子１０２間に、ソースを共有し、直列接続される導通用のＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２と、Ｑ１０１のゲートにドレインが接続されたＰ型ＭＯＳトランジスタＱ１０３及びＮ型ＭＯＳトランジスタＱ１０５と、Ｑ１０２のゲートにドレインが接続されたＰ型ＭＯＳトランジスタＱ１０４及びＮ型ＭＯＳトランジスタＱ１０６と、各トランジスタのゲートに接続された制御端子１０３とを備え、Ｑ１０３，Ｑ１０４のソース及びバックゲートはＱ１０１，Ｑ１０２のソースに接続される構成とし、制御端子１０３に印加する制御信号の電圧値Ｖｃｏｎｔによる電圧制御により、入出力端子１０１と入出力端子１０２間を導通／非導通に切り替える。
【選択図】図１

Description

本発明は、半導体集積回路に使用する半導体スイッチ回路に関し、特に、低消費電流で導通状態、非導通状態を制御する半導体スイッチ回路に関する。

パーソナルコンピュータと周辺機器を接続するインターフェース規格としてＵＳＢ（Universal Serial Bus）が注目を集めている。ＵＳＢは２本の信号線を用いて、シリアルデータを電送する方式であり、ＵＳＢコネクタはデータのシリアル伝送用の第１及び第２の信号線と電力供給用の電源ＩＣに接続される。

ＵＳＢコネクタ等に用いられる半導体集積回路には半導体スイッチ回路が使用される。アナログ信号のスイッチ手段としてはＭＯＳトランジスタを用いた半導体スイッチ回路が代表的である。従来の半導体スイッチ回路として、特許文献１に記載の半導体スイッチ回路がある。

図５は、特許文献１に記載の半導体スイッチ回路の回路図であり、電源ＩＣに使われるアナログスイッチ回路である。

図５において、半導体スイッチ回路１０は、スイッチ端子１１，１２と、制御端子１３，１４と、ソースが接地されＮ型ＭＯＳトランジスタＱ２０ａ及びＮ型ＭＯＳトランジスタＱ２０ｂから成るカレントミラー回路Ｑ２０と、カレントミラー回路Ｑ２０を通電制御する電流供給用のＰ型ＭＯＳトランジスタＱ２１と、スイッチ端子１１，１２間に直列接続されるＰ型ＭＯＳトランジスタＱ２２，Ｑ２３と、Ｐ型ＭＯＳトランジスタＱ２２及びＱ２３のゲート・ソース間に接続される抵抗２４とを備えて構成される。

以上のように構成された半導体スイッチ回路１０の動作について説明する。

Ｐ型ＭＯＳトランジスタＱ２１及びカレントミラー回路Ｑ２０は、スイッチ端子１１と１２間に直列接続されたＰ型ＭＯＳトランジスタＱ２２及びＱ２３の導通状態／非導通状態を制御する制御系である。スイッチ端子１１と１２間を導通したい場合には、Ｐ型ＭＯＳトランジスタＱ２１のゲートの制御端子１４に印加する制御信号をローレベルにする。これにより、Ｐ型ＭＯＳトランジスタＱ２１がオンし、ドレイン電流が流れ始め、このドレイン電流はＮ型ＭＯＳトランジスタＱ２０ａ，Ｑ２０ｂにより構成されるカレントミラー回路Ｑ２０によってミラーされる。Ｎ型ＭＯＳトランジスタＱ２０ｂのドレイン電位は抵抗２４を介してＰ型ＭＯＳトランジスタＱ２２とＱ２３の接続点の電流を引き込もうとするので、Ｐ型ＭＯＳトランジスタＱ２２及びＱ２３のゲート電位が０Ｖとなる。これにより、Ｐ型ＭＯＳトランジスタＱ２２とＱ２３は導通状態となって、スイッチ端子１１と１２間は信号を通すことができスイッチオンが実現される。

一方、スイッチ端子１１と１２間を非導通状態にしたい場合には、Ｐ型ＭＯＳトランジスタＱ２１のゲートに接続される制御端子１４に印加される制御信号をハイレベルにする。これにより、Ｐ型ＭＯＳトランジスタＱ２１がオフし、Ｐ型ＭＯＳトランジスタＱ２１のドレインに接続されるカレントミラー回路Ｑ２０に電流が流れず、カレントミラー回路Ｑ２０がオフする。スイッチ端子１１と１２間に設けられたＰ型ＭＯＳトランジスタＱ２２及びＱ２３のゲートは抵抗２４を介して共にＮ型ＭＯＳトランジスタＱ２０ｂのソースに接続されているため、Ｐ型ＭＯＳトランジスタＱ２２とＱ２３とは互いに逆向きに直列接続された状態となる。したがって、Ｐ型ＭＯＳトランジスタＱ２２の寄生ダイオードＤ１１とＰ型ＭＯＳトランジスタＱ２３の寄生ダイオードＤ１２とが逆向きに直列接続された状態となるため、スイッチ端子１１と１２間が非導通状態となってスイッチオフが実現される。

抵抗２４を設けない場合には、スイッチオフ時にＰ型ＭＯＳトランジスタＱ２２及びＱ２３のゲートがＮ型ＭＯＳトランジスタＱ２０ｂのソースに同時に接続されず、Ｐ型ＭＯＳトランジスタＱ２２及びＱ２３のゲートが浮いてしまう。つまり、Ｐ型ＭＯＳトランジスタＱ２２及びＱ２３のゲート電位によって、Ｐ型ＭＯＳトランジスタがオンしたりオフしたりしてしまい不定な状態となる。抵抗２４をＰ型ＭＯＳトランジスタＱ２２及びＱ２３のゲートとソースとの間に設けることにより、Ｐ型ＭＯＳトランジスタＱ２２とＱ２３とが逆向きに直列接続された状態、すなわち、寄生オードＤ１１とＤ１２とが逆向きに直列接続された状態を実現し、スイッチオフ時の非導通状態を確実に実現しようとする。
特開昭６３−２２７２１５号公報

しかしながら、このような従来の半導体スイッチ回路にあっては、スイッチ端子１１と１２との間に形成されるＰ型ＭＯＳトランジスタＱ２２及びＱ２３を導通するために、このＰ型ＭＯＳトランジスタＱ２２及びＱ２３のゲート・ソース間に接続された抵抗２４にカレントミラー回路Ｑ２０から電流を流し抵抗２４に電位差を発生させる必要がある。すなわち、半導体スイッチ回路１０を導通状態にするために電流が必要となり、さらにその電流はスイッチ端子から流れるため、スイッチ端子１１又はスイッチ端子１２の電位の高い方から余分なリーク電流が流れ、消費電流が増えてしまうという問題がある。

本発明は、かかる点に鑑みてなされたものであり、導通状態においても消費電流を低減することができる半導体スイッチ回路を提供することを目的とする。

本発明の半導体スイッチ回路は、第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートにドレインが接続された第３及び第５のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲートにドレインが接続された第４及び第６のＭＯＳトランジスタと、前記第３乃至第６のＭＯＳトランジスタのゲートに接続された制御端子と、を備え、前記第３及び第４のＭＯＳトランジスタのソース及びバックゲートは前記第１及び第２のＭＯＳトランジスタのソースに接続される構成を採る。

本発明の半導体スイッチ回路は、第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのゲートの電位を制御するソースフォロアを構成する第３及び第４のＭＯＳトランジスタと、前記第３及び第４のＭＯＳトランジスタのゲートの電位を制御する第５及び第６のＭＯＳトランジスタと、前記第３乃至第６のＭＯＳトランジスタのゲートに接続された制御端子とを備え、前記第３及び第５のＭＯＳトランジスタのドレインは、前記第１のＭＯＳトランジスタのゲートに接続され、前記第４及び第６のＭＯＳトランジスタのドレインは、前記第２のＭＯＳトランジスタのゲートに接続され、前記第３及び第４のＭＯＳトランジスタのソース及びバックゲートは、前記第１及び第２のＭＯＳトランジスタのソースに接続される構成を採る。

本発明の半導体スイッチ回路は、第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース及びバックゲートに高電位側電源が接続され、前記第１のＭＯＳトランジスタのゲートに出力が接続された第１のインバータと、前記第２のＭＯＳトランジスタのソース及びバックゲートに高電位側電源が接続され、前記第２のＭＯＳトランジスタのゲートに出力が接続された第２のインバータと、前記第１及び第２のインバータの入力に接続された制御端子とを備える構成を採る。

本発明によれば、アナログスイッチ素子を導通／非導通に制御する制御回路において、制御電流を不要にすることができ、消費電流を低減することができる。また、制御端子に制御信号が印加されなくなった場合であっても、スイッチ端子間を確実に非導通状態に保つことができる。また、極めて簡易な回路構成で実現でき、部品点数が少なく容易に実施できる効果がある。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体スイッチ回路の構成を示す回路図である。本実施の形態は、ＵＳＢデータを受信する電源ＩＣに接続される半導体スイッチ回路に適用した例である。

図１において、半導体スイッチ回路１００は、入出力端子１０１，１０２と、制御端子１０３と、Ｐ型ＭＯＳトランジスタＱ１０１，Ｑ１０２，Ｑ１０３，Ｑ１０４と、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６とを備えて構成される。

入出力端子１０１，１０２は、半導体スイッチ回路１００のスイッチ端子である。

制御端子１０３は、半導体スイッチ回路１００の導通状態／非導通状態を制御する制御端子である。

入出力端子１０１は、Ｐ型ＭＯＳトランジスタＱ１０１のドレインと接続され、入出力端子１０２はＰ型ＭＯＳトランジスタＱ１０２のドレインと接続されている。Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソース及びバックゲートとＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソース及びバックゲートはそれぞれ共通接続されている。Ｐ型ＭＯＳトランジスタＱ１０１のゲートとＰ型ＭＯＳトランジスタＱ１０３のドレインとＮ型ＭＯＳトランジスタＱ１０５のドレインとは共通接続され、且つＰ型ＭＯＳトランジスタＱ１０２のゲートとＰ型ＭＯＳトランジスタＱ１０４のドレインとＮ型ＭＯＳトランジスタＱ１０６のドレインとは共通接続されている。さらに、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４とＮ型ＭＯＳトランジスタＱ１０５及びＱ１０６の各ゲートと制御端子とは共通接続されている。また、Ｎ型ＭＯＳトランジスタＱ１０５及びＱ１０６のソース及びバックゲートはそれぞれ接地されている。制御端子１０３は、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲートとＮ型ＭＯＳトランジスタＱ１０５及びＱ１０６のゲートに共通接続されている。

機能的に見ると、半導体スイッチ回路１００は、入出力端子１０１と入出力端子１０２間に直列接続された導通用のＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２と、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲート電位を制御するソースフォロワを構成するＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４と、上記Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲート電位を制御するＮ型ＭＯＳトランジスタＱ１０５及びＱ１０６とを備えて構成される。

制御端子１０３は、上記ソースフォロワを構成するＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲートとＮ型ＭＯＳトランジスタＱ１０５及びＱ１０６のゲートとに接続され、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソース及びバックゲートは、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソース及びバックゲートに接続されている。

また、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４と、Ｎ型ＭＯＳトランジスタＱ１０５及びＱ１０６は、導通用のＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２の接続点から見た場合、Ｐ型ＭＯＳトランジスタＱ１０３とＱ１０４と、Ｎ型ＭＯＳトランジスタＱ１０５とＱ１０６とがそれぞれ対称に配置される構成となっている。

さらに別の見方をすると、Ｐ型ＭＯＳトランジスタＱ１０３とＮ型ＭＯＳトランジスタＱ１０５と、またＰ型ＭＯＳトランジスタＱ１０４とＮ型ＭＯＳトランジスタＱ１０６とは、それぞれＣＭＯＳ構造のインバータゲートＩＮＶ１及びＩＮＶ２を構成しており、このインバータゲートＩＮＶ１及びＩＮＶ２は、入力が互いに共通に接続され、且つこの共通入力端子に制御端子１０３が接続される。

図２は、図１に示す半導体スイッチ回路１００をインバータゲートにより構成した場合の半導体スイッチ回路の構成を示す回路図である。

図２において、半導体スイッチ回路１００は、入出力端子１０１，１０２と、入出力端子１０１と入出力端子１０２間にソースを共有し直列接続されるＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２と、インバータゲートＩＮＶ１及びＩＮＶ２と、インバータゲートＩＮＶ１及びＩＮＶ２の入力に接続される制御端子１０３とを備えて構成される。

インバータゲートＩＮＶ１は、Ｐ型ＭＯＳトランジスタＱ１０３及びＮ型ＭＯＳトランジスタＱ１０５のドレイン及びゲートがそれぞれ共通接続された１段のＣＭＯＳゲートであり、インバータゲートＩＮＶ２はＰ型ＭＯＳトランジスタＱ１０４及びＮ型ＭＯＳトランジスタＱ１０６のドレイン及びゲートがそれぞれ共通接続された１段のＣＭＯＳゲートである。

インバータゲートＩＮＶ１の出力は、Ｐ型ＭＯＳトランジスタＱ１０１のゲートに接続され、インバータゲートＩＮＶ２の出力はＰ型ＭＯＳトランジスタＱ１０２のゲートに接続される。また、インバータゲートＩＮＶ１の高電位側電源は、Ｐ型ＭＯＳトランジスタＱ１０１のソースに接続され、インバータゲートＩＮＶ２の高電位側電源は、Ｐ型ＭＯＳトランジスタＱ１０２のソースに接続され、インバータゲートＩＮＶ１及びＩＮＶ２の低電位側電源は接地される。制御端子１０３は、インバータゲートＩＮＶ１及びインバータゲートＩＮＶ２の入力に接続される。

以下、上述のように構成された半導体スイッチ回路１００の動作について説明する。まず、図１に示す半導体スイッチ回路１００の動作について説明する。

まず、入出力端子１０１に電圧が印加され、入出力端子１０２が無入力の場合、共通接続されているＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソース電位は、入出力端子１０１の電位からＰ型ＭＯＳトランジスタＱ１０１の寄生ダイオードＤ１０１分の電圧降下した値となる。

この状態で制御端子１０３に０Ｖが印加された場合、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４はオンし、また、Ｎ型ＭＯＳトランジスタＱ１０５及びＱ１０６のソースは接地されているため、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６はオフする。このとき、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソースとゲートとはそれぞれ短絡された状態となるため、入出力端子１０１と１０２間は非導通状態となりスイッチオフの状態が実現される。特に、この状態では、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４とＮ型ＭＯＳトランジスタＱ１０５，Ｑ１０６には制御電流が流れない。したがって、不測の事態等により制御端子１０３に制御信号が印加されなくなった場合等にも、入出力端子１０１と１０２間を確実に非導通状態にすることができる。

一方、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６のしきい値電圧Ｖｔ_Ｑ１０５，Ｖｔ_Ｑ１０６以上の電圧が制御端子１０３に印加されると、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６はオンし、ドレイン電流がＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲートに流れ出す。これにより、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲートの電位がローレベルになり、Ｐ型ＭＯＳトランジスタＱ１０１，Ｑ１０２がオンし、入出力端子１０１と１０２間が導通状態となってスイッチオンの状態が実現される。

上記導通状態において、次式（１）に示すように、入出力端子１０１と１０２間に、制御端子１０３にＰ型ＭＯＳトランジスタＱ１０３，Ｑ１０４のしきい値電圧Ｖｔ_Ｑ１０３，Ｖｔ_Ｑ１０４を加えた値を超える電圧が印加されない限り、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４がオンした場合でも制御電流が流れるパスが発生しないため、リーク電流が流れず無駄な消費電力が生じない。式（１）において、Ｖｉｎは、入出力端子１０１と１０２間の電位差を示し、Ｖｃｏｎｔは制御端子１０３に印加される制御信号の電圧を示す。
Ｖｉｎ＞Ｖｃｏｎｔ＋Ｖｔ_Ｑ１０３，Ｖｉｎ＞Ｖｃｏｎｔ＋Ｖｔ_Ｑ１０４ …（１）

換言すると、制御端子１０３に印加される電圧Ｖｃｏｎｔが０Ｖであっても、入出力端子１０１と１０２間の電位差ＶｉｎがＰ型ＭＯＳトランジスタＱ１０３，Ｑ１０４のしきい値電圧Ｖｔ_Ｑ１０３，Ｖｔ_Ｑ１０４を超えない限り入出力端子１０１と１０２間をリーク電流が流れることがない。

つまり、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４は、ソースフォロワを構成しており、ソースフォロワは入力電圧に依存しない。このソースフォロワを構成するＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲート電位をＮ型ＭＯＳトランジスタＱ１０５，Ｑ１０６により制御するため、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソース電位を超えるような制御信号がＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲートに接続される制御端子１０３に印加されない限り、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４に制御電流が流れずに消費電流を抑えることが可能となる。

ここで、図１に示すように本実施の形態に係る半導体スイッチ回路１００は、入出力端子１０１と入出力端子１０２間にＰ型ＭＯＳトランジスタＱ１０１とＱ１０２とが逆方向に直列接続されているので、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２の寄生ダイオードＤ１０１とＤ１０２とが逆方向に直列接続される構成となっている。この寄生ダイオードＤ１０１，１０２により、入力端子１０１から流れ込む逆流電流、及び入力端子１０２から流れ込む逆流電流を防止することが可能となる。

次に、図２に示す半導体スイッチ回路１００の動作について説明する。

図１に示す半導体スイッチ回路１００の場合と同様に、入出力端子１０１に電圧が印加され、入出力端子１０２が無入力の場合、共通接続されているＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２のソース電位は、入出力端子１０１の電位からＰ型ＭＯＳトランジスタＱ１０１の寄生ダイオードＤ１０１分の電圧降下した値となる。

この状態で制御端子１０３に０Ｖが印加された場合、インバータゲートＩＮＶ１は、インバータゲートＩＮＶ１の高電位側電源に接続されるＰ型ＭＯＳトランジスタＱ１０１のソース電位に等しい電圧をＰ型ＭＯＳトランジスタＱ１０１のゲートに出力する。同様に、インバータゲートＩＮＶ２は、インバータゲートＩＮＶ２の高電位側電源に接続されるＰ型ＭＯＳトランジスタＱ１０２のソース電位に等しい電圧をＰ型ＭＯＳトランジスタＱ１０２のゲートに出力する。これにより、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソース電位とゲート電位とがともに等しくなり、ソースとゲートとがそれぞれ短絡された状態となるため、入出力端子１０１と１０２間が非導通状態となってスイッチオフの状態が実現される。

一方、制御端子１０３に正の電圧が印加された場合、インバータゲートＩＮＶ１，ＩＮＶ２からＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２にそれぞれ０Ｖが出力される。Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲート電位がソース電位に比べともに低くなり、Ｐ型ＭＯＳトランジスタＱ１０１，Ｑ１０２がオンし、入出力端子１０１と１０２間が導通状態となってスイッチオンの状態が実現される。

以上のように、本実施の形態によれば、半導体スイッチ回路１００は、第１の入出力端子１０１と第２の入出力端子１０２間に、ソースを共有し、直列接続される導通用の第１及び第２のＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２と、第１のＰ型ＭＯＳトランジスタＱ１０１のゲートにドレインが接続された第３のＰ型ＭＯＳトランジスタＱ１０３及び第５のＮ型ＭＯＳトランジスタＱ１０５と、第２のＰ型ＭＯＳトランジスタＱ１０２のゲートにドレインが接続された第４のＰ型ＭＯＳトランジスタＱ１０４及び第６のＮ型ＭＯＳトランジスタＱ１０６と、第３乃至第６の各ＭＯＳトランジスタのゲートに接続された制御端子１０３とを備え、第３及び第４のＰ型ＭＯＳトランジスタＱ１０３，Ｑ１０４のソース及びバックゲートは、第１及び第２のＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２のソースに接続される構成としたので、制御端子１０３に印加する制御信号の電圧値Ｖｃｏｎｔによる電圧制御により、入出力端子１０１と入出力端子１０２間を導通／非導通に切り替えることができる。

すなわち、従来例では、導通時の制御トランジスタの動作を安定に保つため抵抗２４が設けられ、これが消費電流を増大していた。これに対し、本実施の形態では、電圧制御により半導体スイッチ回路の導通／非導通状態を制御するため、消費電力を低減することができる。また、従来例と同様に、制御端子１０３に制御信号が印加されなくなった場合においても、入出力端子１０１と入出力端子１０２間を確実に非導通状態に保つことができる。

また、本実施の形態に係る半導体スイッチ回路１００は、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４と、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６という極めて簡易な回路構成であるため、部品点数が少なく容易に実施できる効果がある。

また、制御端子１０３に印可される制御信号について更に説明すると、半導体スイッチ回路１００は、入出力端子１０１と入出力端子１０２間に直列接続されたＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２と、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲート電位を制御するソースフォロワを構成するＰ型ＭＯＳトランジスタＱ１０３，Ｑ１０４と、上記Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲート電位を制御するＮ型ＭＯＳトランジスタＱ１０５，Ｑ１０６とを備え、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソース電位を超えるような制御信号がＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲートに接続される制御端子１０３に印加されない限り、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４に制御電流が流れずに消費電流を抑えることができる。また、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のゲート電位がＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソース電位を超えない限り、制御端子１０３に印加される制御信号が変動しても、入出力端子１０１と入出力端子１０２間を導通／非導通状態に安定して保つことができる。

また、ＣＭＯＳインバータゲート構造について更に説明すると、半導体スイッチ回路１００は、入出力端子１０１と１０２間に直列接続されたＰ型ＭＯＳトランジスタＱ１０１，Ｑ１０２と、Ｐ型ＭＯＳトランジスタＱ１０３及びＮ型ＭＯＳトランジスタＱ１０５から成るＣＭＯＳ構造のインバータゲートＩＮＶ１と、Ｐ型ＭＯＳトランジスタＱ１０４及びＮ型ＭＯＳトランジスタＱ１０６から成るＣＭＯＳ構造のインバータゲートＩＮＶ２とを備え、インバータゲートＩＮＶ１及びＩＮＶ２の入力端子に接続される制御端子１０３に制御信号を印加しインバータゲートＩＮＶ１及びＩＮＶ２を制御することにより、入出力端子１０１と１０２間に直列接続されるＰ型ＭＯＳトランジスタＱ１０１及びＱ１０２のゲート電位を制御し、入出力端子１０１と１０２間を導通／非導通に切り替える。つまり、制御系は、全てＣＭＯＳインバータゲート構造であるため、極めて消費電流が低い半導体スイッチ回路を実現することができる。

なお、以上ではインバータゲートＩＮＶ１及びＩＮＶ２がＣＭＯＳゲート１段構成される場合について説明したが、制御端子１０３に対してインバータゲートとして機能する構成であればＣＭＯＳゲートの段数及び種類に関して特に制限はない。例えばＮＯＲゲートやＮＡＮＤゲート等によりインバータゲートＩＮＶ１及びＩＮＶ２を構成しても同等の動作が可能である。

（実施の形態２）
図３は、本発明の実施の形態２に係る半導体スイッチ回路の構成を示す回路図である。本実施の形態の説明に当たり、図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。

図３において、半導体スイッチ回路２００は、入出力端子１０１，１０２と、制御端子１０３と、Ｐ型ＭＯＳトランジスタＱ１０１，Ｑ１０２，Ｑ１０３，Ｑ１０４と、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６と、抵抗体Ｒ１０１とを備えて構成される。

抵抗体Ｒ１０１の一端には、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のバックゲート及びソースとＰ型ＭＯＳトランジスタＱ１０３及びＱ１０４のバックゲートとが共通接続され、抵抗体Ｒ１０１の他端には、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソースが共通接続されている。

以下、上述のように構成された半導体スイッチ回路２００の動作について説明する。半導体スイッチ回路２００の動作は、半導体スイッチ回路１００の動作と基本的に同様である。抵抗体Ｒ１０１の追加によって次のような動作となる。

制御端子１０３に、式（２）に示すように、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６のしきい値電圧Ｖｔ_Ｑ１０５，Ｖｔ_Ｑ１０６を超える制御信号Ｖｃｏｎｔが入力されると、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６はオンする。
Ｖｃｏｎｔ＞Ｖｔ_Ｑ１０５，Ｖｃｏｎｔ＞Ｖｔ_Ｑ１０６ …（２）

また、Ｖｉｎ，Ｖｃｏｎｔ，Ｖｔ_Ｑ１０３，Ｖｔ_Ｑ１０４が式（３）の関係を満たす場合に、Ｐ型ＭＯＳトランジスタＱ１０３，Ｑ１０４がオンする。
Ｖｉｎ−Ｖｃｏｎｔ＞Ｖｔ_Ｑ１０３，Ｖｉｎ−Ｖｃｏｎｔ＞Ｖｔ_Ｑ１０４ …（３）

つまり、Ｖｉｎ，Ｖｃｏｎｔ，Ｖｔ_Ｑ１０３，Ｖｔ_Ｑ１０４，Ｖｔ_Ｑ１０５，及びＶｔ_Ｑ１０６が式（４）の関係を満たす場合、半導体スイッチ回路２００を構成する全てのＭＯＳトランジスタがオンする。このとき、半導体スイッチ回路２００が抵抗体Ｒ１０１を備えない場合には、不定領域となる可能性がある。
ｍａｘ（Ｖｔ_Ｑ１０５，Ｖｔ_Ｑ１０６）＜Ｖｃｏｎｔ
＜Ｖｉｎ−ｍａｘ（Ｖｔ_Ｑ１０３，Ｖｔ_Ｑ１０４） …（４）

一方、半導体スイッチ回路２００が抵抗体Ｒ１０１を備えて構成される場合、抵抗体Ｒ１０１を介し、Ｐ型ＭＯＳトランジスタＱ１０３からＮ型ＭＯＳトランジスタＱ１０５に流れる電流Ｉ_{Ｑ１０３−Ｑ１０５}、及びＰ型ＭＯＳトランジスタＱ１０４からＮ型ＭＯＳトランジスタＱ１０６に流れる電流Ｉ_{Ｑ１０４−Ｑ１０６}は、式（５），式（６）のようにされる。
Ｉ_{Ｑ１０３−Ｑ１０５}＝（Ｖｉｎ−Ｖｃｏｎｔ−Ｖｔ_Ｑ１０３）／Ｒ …（５）
Ｉ_{Ｑ１０４−Ｑ１０６}＝（Ｖｉｎ−Ｖｃｏｎｔ−Ｖｔ_Ｑ１０４）／Ｒ …（６）
式（５），式（６）においてＲはＲ１０１の抵抗値を示す。

これにより、導通状態時に全てのＭＯＳトランジスタがオンする場合、式（５）又は式（６）で示すような電流Ｉ_{Ｑ１０３−Ｑ１０５}，Ｉ_{Ｑ１０４−Ｑ１０６}がＰ型ＭＯＳトランジスタＱ１０３，Ｑ１０４から、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６へ流れるようになるため、導通状態が安定し上記不定領域が解消されるようになる。

以上のように、本実施の形態によれば、半導体スイッチ回路２００は、Ｐ型ＭＯＳトランジスタＱ１０１及びＱ１０２のソースと、Ｐ型ＭＯＳトランジスタＱ１０３及びＱ１０４のソースとの間に抵抗体Ｒ１０１が付加される構成としたので、Ｐ型ＭＯＳトランジスタＱ１０１〜Ｑ１０４、及びＮ型ＭＯＳトランジスタＱ１０５，Ｑ１０６が全てオンする場合、不定領域となるのを回避し、安定した導通状態を作り出すことが可能となる。

（実施の形態３）
図４は、本発明の実施の形態３に係る半導体スイッチ回路の構成を示す回路図である。本実施の形態は、例えばオペアンプの電源側など負論理を用いる半導体スイッチ回路に適用することができる。本実施の形態の説明に当たり、図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。

図４において、半導体スイッチ回路３００は、入出力端子１０１と入出力端子１０２間に直列接続された導通用のＮ型ＭＯＳトランジスタＱ３０１及びＱ３０２と、Ｎ型ＭＯＳトランジスタＱ３０１及びＱ３０２のゲート電位を制御するＮ型ＭＯＳトランジスタＱ３０３及びＱ３０４と、上記Ｎ型ＭＯＳトランジスタＱ３０３及びＱ３０４のゲート電位を制御するＰ型ＭＯＳトランジスタＱ３０５及びＱ３０６と、抵抗体Ｒ１０１とを備えて構成される。

つまり、半導体スイッチ回路３００は、半導体スイッチ回路２００のＰ型ＭＯＳトランジスタＱ１０１〜Ｑ１０４をＮ型ＭＯＳトランジスタＱ３０１〜Ｑ３０４に置き替え、Ｎ型ＭＯＳトランジスタＱ１０５，Ｑ１０６をＰ型ＭＯＳトランジスタＱ３０５，Ｑ３０６に置き替えて構成される。

入出力端子１０１，１０２は、半導体スイッチ回路３００のスイッチ端子である。

制御端子１０３は、半導体スイッチ回路３００の導通状態／非導通状態を制御する制御端子である。

電源端子１０５，１０６は、Ｐ型ＭＯＳトランジスタＱ３０５，Ｑ３０６のソース電位を制御する電源端子である。

入出力端子１０１は、Ｎ型ＭＯＳトランジスタＱ３０１のドレインと接続され、入出力端子１０２はＮ型ＭＯＳトランジスタＱ３０２のドレインと接続されている。Ｎ型ＭＯＳトランジスタＱ３０１及びＱ３０２のソース及びバックゲートとＮ型ＭＯＳトランジスタＱ３０３及びＱ３０４のソース及びバックゲートはそれぞれ共通接続されている。Ｎ型ＭＯＳトランジスタＱ３０１のゲートとＮ型ＭＯＳトランジスタＱ３０３のドレインとＰ型ＭＯＳトランジスタＱ３０５のドレインとは共通接続され、且つＮ型ＭＯＳトランジスタＱ３０２のゲートとＮ型ＭＯＳトランジスタＱ３０４のドレインとＰ型ＭＯＳトランジスタＱ３０６のドレインとは共通接続されている。さらに、Ｎ型ＭＯＳトランジスタＱ３０３及びＱ３０４とＰ型ＭＯＳトランジスタＱ３０５及びＱ３０６の各ゲートと制御端子とは共通接続されている。また、Ｐ型ＭＯＳトランジスタＱ３０５及びＱ３０６のソース及びバックゲートはそれぞれ接地されている。制御端子１０３は、Ｎ型ＭＯＳトランジスタＱ３０３及びＱ３０４のゲートとＰ型ＭＯＳトランジスタＱ３０５及びＱ３０６のゲートに共通接続されている。また、抵抗体Ｒ１０１は、Ｎ型ＭＯＳトランジスタＱ３０１及びＱ３０２のソースと、Ｎ型ＭＯＳトランジスタＱ３０３及びＱ３０４のソースとの間に設けられている。

上述のように構成された半導体スイッチ回路３００の動作は、半導体スイッチ回路２００の動作と基本的に同様である。半導体スイッチ回路２００は、制御端子への正電圧の印加により入出力端子１０１と入出力端子１０２間を導通状態とするのに対し、半導体スイッチ回路３００は、制御端子への負電圧の印加により入出力端子１０１と入出力端子１０２間を導通状態とする。

以上のように、本実施の形態によれば、半導体スイッチ回路３００は、第１の入出力端子１０１と第２の入出力端子１０２間に、ソースを共有し、直列接続される導通用の第１及び第２のＮ型ＭＯＳトランジスタＱ３０１，Ｑ３０２と、第１のＮ型ＭＯＳトランジスタＱ３０１のゲートにドレインが接続された第３のＮ型ＭＯＳトランジスタＱ３０３及び第５のＰ型ＭＯＳトランジスタＱ３０５と、第２のＮ型ＭＯＳトランジスタＱ３０２のゲートにドレインが接続された第４のＮ型ＭＯＳトランジスタＱ３０４及び第６のＰ型ＭＯＳトランジスタＱ３０６と、Ｎ型ＭＯＳトランジスタＱ３０１及びＱ３０２のソースと、Ｎ型ＭＯＳトランジスタＱ３０３及びＱ３０４のソースとの間に抵抗体Ｒ１０１と、第３乃至第６の各ＭＯＳトランジスタのゲートに接続された制御端子１０３と、第５及び第６のＰ型ＭＯＳトランジスタＱ３０５，Ｑ３０６にそれぞれ接続される電源端子１０５，１０６とを備え、第３及び第４のＮ型ＭＯＳトランジスタＱ３０３，Ｑ３０４のソース及びバックゲートは、第１及び第２のＮ型ＭＯＳトランジスタＱ３０１，Ｑ３０２のソースに接続される構成としたので、制御端子１０３に印加する制御信号の電圧値Ｖｃｏｎｔによる電圧制御により、入出力端子１０１と入出力端子１０２間を導通／非導通に切り替えることができる。これにより、Ｎ型ＭＯＳトランジスタＱ３０１〜Ｑ３０４、及びＰ型ＭＯＳトランジスタＱ３０５，Ｑ３０６が全てオンする場合、不定領域となるのを回避し、安定した導通状態を作り出すことが可能となる。

実施の形態１及び実施の形態２は、制御端子１０３に正電圧の印加することにより入出力端子１０１と入出力端子１０２間を導通状態にして消費電流に優れた半導体スイッチ回路を提供する。実施の形態３では、制御端子１０３に負電圧の印加することにより入出力端子１０１と入出力端子１０２間とを導通状態にする。制御端子１０３に負電圧の印加することにより入出力端子１０１と入出力端子１０２間とを導通状態とする負論理の半導体スイッチ回路３００も容易に実施することができる。

このような負論理の半導体スイッチ回路３００は、例えば、オペアンプ等のように出力のローレベルをゼロ近辺にするのが難しく±５Ｖのプラス電源とマイナス電源を持つような場合に用いるアナログスイッチ回路に好適である。

さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体スイッチ回路に対しても、実施することができる。

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態では、ＭＯＳトランジスタを使用した例について説明したが、どのようなＭＯＳトランジスタでもよく、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳ、又はこれらの組み合わせであってもよい。但し、ＭＯＳトランジスタが消費電力の点で有利であることは言うまでもない。

また、上記各実施の形態は、ＵＳＢデータを受信する電源ＩＣに接続される半導体スイッチ回路に適用した例であるが、スイッチオン／オフする半導体集積回路であってもよい。例えば、前記図５の従来の半導体スイッチ回路に代えて適用することができ、あらゆるアナログスイッチ回路に汎用に適用可能である。

また、上記各実施の形態では半導体スイッチ回路という名称を用いたが、これは説明の便宜上であり、アナログスイッチ回路、スイッチ素子等であってもよいことは勿論である。

さらに、上記半導体スイッチ回路を構成する各回路部、例えばインバータゲートの段数、種類などは前述した実施の形態に限られない。当然のことながら、本半導体スイッチ回路に、各種補償用のトランジスタを付加してもよいことは言うまでもない。

本発明に係る半導体スイッチ回路は、消費電流を低減することができ、アナログスイッチ回路として半導体集積回路全般に適用できる。

本発明の実施の形態１に係る半導体スイッチ回路の構成を示す回路図実施の形態１に係る他の半導体スイッチ回路の構成を示す回路図本発明の実施の形態２に係る半導体スイッチ回路の構成を示す回路図実施の形態２に係る他の半導体スイッチ回路の構成を示す回路図従来の半導体スイッチ回路の構成を示す回路

符号の説明

１０１，１０２入出力端子
１０３制御端子
Ｒ１０１抵抗体
Ｑ１０１〜Ｑ１０４，Ｑ３０５，Ｑ３０６Ｐ型ＭＯＳトランジスタ
Ｑ１０５，Ｑ１０６，Ｑ３０１〜Ｑ３０４Ｎ型ＭＯＳトランジスタ
１０５，１０６電源端子
ＩＮＶ１，ＩＮＶ２インバータゲート

Claims

第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートにドレインが接続された第３及び第５のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートにドレインが接続された第４及び第６のＭＯＳトランジスタと、
前記第３乃至第６のＭＯＳトランジスタのゲートに接続された制御端子とを備え、
前記第３及び第４のＭＯＳトランジスタのソース及びバックゲートは、前記第１及び第２のＭＯＳトランジスタのソースに接続されることを特徴とする半導体スイッチ回路。
第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのゲートの電位を制御するソースフォロアを構成する第３及び第４のＭＯＳトランジスタと、
前記第３及び第４のＭＯＳトランジスタのゲートの電位を制御する第５及び第６のＭＯＳトランジスタと、
前記第３乃至第６のＭＯＳトランジスタのゲートに接続された制御端子とを備え、
前記第３及び第５のＭＯＳトランジスタのドレインは、前記第１のＭＯＳトランジスタのゲートに接続され、前記第４及び第６のＭＯＳトランジスタのドレインは、前記第２のＭＯＳトランジスタのゲートに接続され、前記第３及び第４のＭＯＳトランジスタのソース及びバックゲートは、前記第１及び第２のＭＯＳトランジスタのソースに接続されることを特徴とする半導体スイッチ回路。
第１の入出力端子と第２の入出力端子間に、ソースを共有し、直列接続される導通用の第１及び第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース及びバックゲートに高電位側電源が接続され、前記第１のＭＯＳトランジスタのゲートに出力が接続された第１のインバータと、
前記第２のＭＯＳトランジスタのソース及びバックゲートに高電位側電源が接続され、前記第２のＭＯＳトランジスタのゲートに出力が接続された第２のインバータと、
前記第１及び第２のインバータの入力に接続された制御端子と
を備えることを特徴とする半導体スイッチ回路。
前記第１及び第２のインバータは、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタからなるＣＭＯＳインバータ構造であることを特徴とする請求項３に記載の半導体スイッチ回路。
前記第３及び第４のＭＯＳトランジスタのソースは、抵抗を介して前記第１及び第２のＭＯＳトランジスタのソースに接続されることを特徴とする請求項１又は請求項２に記載の半導体スイッチ回路。
前記第１乃至第４のＭＯＳトランジスタは、Ｐ型のＭＯＳトランジスタにより構成し、前記第５及び第６のＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタにより構成し、前記制御端子への正電圧の印加により前記第１の入出力端子と前記第２の入出力端子間を導通状態とすることを特徴とする請求項１又は請求項２に記載の半導体スイッチ回路。
前記第１乃至第４のＭＯＳトランジスタは、Ｎ型のＭＯＳトランジスタにより構成し、前記第５及び第６のＭＯＳトランジスタは、Ｐ型のＭＯＳトランジスタにより構成し、前記制御端子への負電圧の印加により前記第１の入出力端子と前記第２の入出力端子間を導通状態とすることを特徴とする請求項１又は請求項２に記載の半導体スイッチ回路。