JP2002135099A - トレラント機能付きアナログスイッチ回路 - Google Patents
トレラント機能付きアナログスイッチ回路Info
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Abstract
(57)【要約】
【課題】 この発明は、アナログスイッチのオフ時に、
消費電流の増加ならびにアナログスイッチ端子間の電流
を防止することを課題とする。 【解決手段】 この発明は、アナログスイッチのオフ時
に高位電源電圧以上の電圧がアナログスイッチ端子に印
加されると、印加電圧をアナログスイッチのＰチャネル
のトランジスタのゲート端子ならびにウェルに与えるよ
うに構成される。
消費電流の増加ならびにアナログスイッチ端子間の電流
を防止することを課題とする。 【解決手段】 この発明は、アナログスイッチのオフ時
に高位電源電圧以上の電圧がアナログスイッチ端子に印
加されると、印加電圧をアナログスイッチのＰチャネル
のトランジスタのゲート端子ならびにウェルに与えるよ
うに構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、高位電源電圧以
上、低位電源電圧以下の入力電圧に対して耐性を有する
トレラント機能付きアナログスイッチ回路に関する。
上、低位電源電圧以下の入力電圧に対して耐性を有する
トレラント機能付きアナログスイッチ回路に関する。
【０００２】
【従来の技術】従来、例えば図１０に示すようなアナロ
グスイッチが知られている。図１０において、アナログ
スイッチ１１は、ＰチャネルのトランジスタＴＲ１とＮ
チャネルのトランジスタＴＲ２が並列接続され、トラン
ジスタＴＲ２のゲート端子に与えられるスイッチ開閉制
御信号ＧとトランジスタＴＲ１のゲート端子に与えられ
るスイッチ開閉制御信号Ｇを反転したスイッチ開閉制御
信号ＧＢとに基づいて、Ｉ／Ｏピン（アナログスイッチ
端子）Ａ、Ｂ間の信号をスイッチング制御している。
グスイッチが知られている。図１０において、アナログ
スイッチ１１は、ＰチャネルのトランジスタＴＲ１とＮ
チャネルのトランジスタＴＲ２が並列接続され、トラン
ジスタＴＲ２のゲート端子に与えられるスイッチ開閉制
御信号ＧとトランジスタＴＲ１のゲート端子に与えられ
るスイッチ開閉制御信号Ｇを反転したスイッチ開閉制御
信号ＧＢとに基づいて、Ｉ／Ｏピン（アナログスイッチ
端子）Ａ、Ｂ間の信号をスイッチング制御している。
【０００３】このようなアナログスイッチ１１におい
て、トランジスタＴＲ１では、Ｎ型の基板又はウェルと
この基板又はウェル内に形成されるトランジスタのソー
ス、ドレイン領域をなすＰ型の拡散層との間で寄生ダイ
オードが形成される。この寄生ダイオードＤ１、Ｄ２
は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又は
Ｎウェルをバイアスする高位電源ＶＤＤとの間でＩ／Ｏ
ピンＡ、Ｂから高位電源ＶＤＤ方向が順方向となるよう
に接続形成される。また、トランジスタＴＲ２では、Ｐ
型の基板又はウェルとこの基板又はウェル内に形成され
るトランジスタのソース、ドレイン領域をなすＮ型の拡
散層との間で寄生ダイオードが形成される。この寄生ダ
イオードＤ３、Ｄ４は、図１１に示すように、Ｉ／Ｏピ
ンＡ、Ｂと基板又はＰウェルをバイアスする低位電源と
なるグランドＧＮＤとの間でグランドＧＮＤからＩ／Ｏ
ピンＡ、Ｂの方向が順方向となるように接続形成され
る。
て、トランジスタＴＲ１では、Ｎ型の基板又はウェルと
この基板又はウェル内に形成されるトランジスタのソー
ス、ドレイン領域をなすＰ型の拡散層との間で寄生ダイ
オードが形成される。この寄生ダイオードＤ１、Ｄ２
は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又は
Ｎウェルをバイアスする高位電源ＶＤＤとの間でＩ／Ｏ
ピンＡ、Ｂから高位電源ＶＤＤ方向が順方向となるよう
に接続形成される。また、トランジスタＴＲ２では、Ｐ
型の基板又はウェルとこの基板又はウェル内に形成され
るトランジスタのソース、ドレイン領域をなすＮ型の拡
散層との間で寄生ダイオードが形成される。この寄生ダ
イオードＤ３、Ｄ４は、図１１に示すように、Ｉ／Ｏピ
ンＡ、Ｂと基板又はＰウェルをバイアスする低位電源と
なるグランドＧＮＤとの間でグランドＧＮＤからＩ／Ｏ
ピンＡ、Ｂの方向が順方向となるように接続形成され
る。
【０００４】このような寄生ダイオードＤ１、Ｄ２、Ｄ
３、Ｄ４が形成されるアナログスイッチ１１において、
アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢ
に高位電源電圧以上の電圧が印加された場合には、寄生
ダイオードＤ１が順方向にバイアスされ、順方向にバイ
アスされた寄生ダイオードＤ１を介してＩ／ＯピンＢか
ら高位電源ＶＤＤに電流が流れることになる。このた
め、アナログスイッチ１１がオフして非導通状態であっ
てもアナログスイッチ１１で電流が消費され、このアナ
ログスイッチ１１を含む装置における消費電流の増加を
招いていた。
３、Ｄ４が形成されるアナログスイッチ１１において、
アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢ
に高位電源電圧以上の電圧が印加された場合には、寄生
ダイオードＤ１が順方向にバイアスされ、順方向にバイ
アスされた寄生ダイオードＤ１を介してＩ／ＯピンＢか
ら高位電源ＶＤＤに電流が流れることになる。このた
め、アナログスイッチ１１がオフして非導通状態であっ
てもアナログスイッチ１１で電流が消費され、このアナ
ログスイッチ１１を含む装置における消費電流の増加を
招いていた。
【０００５】また、例えばＩ／ＯピンＢに高位電源電圧
以上の電圧が印加された場合には、トランジスタＴＲ１
をオフ状態するために高位電源電圧が印加されたゲート
端子の電圧よりもソース又はドレイン電圧が高くなるた
め、トランジスタＴＲ１が導通状態となりソース、ドレ
イン間で電流が流れることになる。このため、アナログ
スイッチ１１のトランジスタＴＲ１を介してＩ／Ｏピン
Ｂに印加された電圧がＩ／ＯピンＡに伝達され、Ｉ／Ｏ
ピンＡに接続された回路の誤動作を招くおそれがあっ
た。
以上の電圧が印加された場合には、トランジスタＴＲ１
をオフ状態するために高位電源電圧が印加されたゲート
端子の電圧よりもソース又はドレイン電圧が高くなるた
め、トランジスタＴＲ１が導通状態となりソース、ドレ
イン間で電流が流れることになる。このため、アナログ
スイッチ１１のトランジスタＴＲ１を介してＩ／Ｏピン
Ｂに印加された電圧がＩ／ＯピンＡに伝達され、Ｉ／Ｏ
ピンＡに接続された回路の誤動作を招くおそれがあっ
た。
【０００６】一方、アナログスイッチ１１がオフ時に、
例えばＩ／ＯピンＢにグランド電圧以下の負の電圧が印
加された場合には、寄生ダイオードＤ３が順方向にバイ
アスされ、上述したと同様な現象が生じて消費電流の増
加ならびに回路の誤動作を招くおそれがあった。また、
Ｉ／ＯピンＡにグランド電圧以下の負の電圧が印加され
た場合には、寄生ダイオードＤ４が順方向にバイアスさ
れ、上述したと同様な現象が生じて消費電流の増加なら
びに回路の誤動作を招くおそれがあった。
例えばＩ／ＯピンＢにグランド電圧以下の負の電圧が印
加された場合には、寄生ダイオードＤ３が順方向にバイ
アスされ、上述したと同様な現象が生じて消費電流の増
加ならびに回路の誤動作を招くおそれがあった。また、
Ｉ／ＯピンＡにグランド電圧以下の負の電圧が印加され
た場合には、寄生ダイオードＤ４が順方向にバイアスさ
れ、上述したと同様な現象が生じて消費電流の増加なら
びに回路の誤動作を招くおそれがあった。
【０００７】
【発明が解決しようとする課題】以上説明したように、
ＰチャネルのトランジスタとＮチャネルのトランジスタ
が並列接続されてなる従来のアナログスイッチにおいて
は、寄生ダイオードが形成されるため、高位電源電圧以
上、又は低位電源電圧以下の電圧が両トランジスタの接
続点に繋がるＩ／Ｏピンに印加されると、寄生ダイオー
ドを介してＩ／Ｏピンと高位電源又は低位電源間に電流
が流れ、消費電流が増加するといった不具合を招いてい
た。
ＰチャネルのトランジスタとＮチャネルのトランジスタ
が並列接続されてなる従来のアナログスイッチにおいて
は、寄生ダイオードが形成されるため、高位電源電圧以
上、又は低位電源電圧以下の電圧が両トランジスタの接
続点に繋がるＩ／Ｏピンに印加されると、寄生ダイオー
ドを介してＩ／Ｏピンと高位電源又は低位電源間に電流
が流れ、消費電流が増加するといった不具合を招いてい
た。
【０００８】さらに、アナログスイッチを構成する一方
のトランジスタが導通状態となり電流が流れ、アナログ
スイッチを構成する一方のトランジスタを介して一方の
Ｉ／Ｏピンに印加された電圧が他方のＩ／Ｏピンに伝達
され、他方のＩ／Ｏピンに接続された回路の誤動作を招
くといった不具合を招いていた。
のトランジスタが導通状態となり電流が流れ、アナログ
スイッチを構成する一方のトランジスタを介して一方の
Ｉ／Ｏピンに印加された電圧が他方のＩ／Ｏピンに伝達
され、他方のＩ／Ｏピンに接続された回路の誤動作を招
くといった不具合を招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、アナログスイ
ッチのオフ時に、消費電流の増加ならびにアナログスイ
ッチ端子間の電流を防止したトレラント機能付きアナロ
グスイッチ回路を提供することにある。
たものであり、その目的とするところは、アナログスイ
ッチのオフ時に、消費電流の増加ならびにアナログスイ
ッチ端子間の電流を防止したトレラント機能付きアナロ
グスイッチ回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、Ｐチャネルのトラン
ジスタとＮチャネルのトランジスタがアナログスイッチ
端子間に並列接続され、スイッチ開閉制御信号が前記Ｎ
チャネルのトランジスタのゲート端子に与えられ、前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記アナログスイッチ端子に与えられる信号な
らびに前記スイッチ開閉制御信号を受けて、前記スイッ
チ開閉制御信号とともに前記アナログスイッチを開閉制
御し、前記アナログスイッチがオフ時に、前記アナログ
スイッチ端子の少なくとも一方のアナログスイッチ端子
に高位電源電圧以上の電圧が印加されると、印加電圧を
前記アナログスイッチのＰチャネルのトランジスタのゲ
ート端子ならびにウェルに供給するバイアス回路とを具
備し、前記アナログスイッチがオフ時に前記アナログス
イッチ端子に印加される高位電源電圧以上の電圧に対し
て耐性を有することを特徴とする。
に、課題を解決する第１の手段は、Ｐチャネルのトラン
ジスタとＮチャネルのトランジスタがアナログスイッチ
端子間に並列接続され、スイッチ開閉制御信号が前記Ｎ
チャネルのトランジスタのゲート端子に与えられ、前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記アナログスイッチ端子に与えられる信号な
らびに前記スイッチ開閉制御信号を受けて、前記スイッ
チ開閉制御信号とともに前記アナログスイッチを開閉制
御し、前記アナログスイッチがオフ時に、前記アナログ
スイッチ端子の少なくとも一方のアナログスイッチ端子
に高位電源電圧以上の電圧が印加されると、印加電圧を
前記アナログスイッチのＰチャネルのトランジスタのゲ
ート端子ならびにウェルに供給するバイアス回路とを具
備し、前記アナログスイッチがオフ時に前記アナログス
イッチ端子に印加される高位電源電圧以上の電圧に対し
て耐性を有することを特徴とする。
【００１１】第２の手段は、前記バイアス回路は、前記
スイッチ開閉制御信号ならびに駆動制御信号を受けて、
前記アナログスイッチのＰチャネルのトランジスタのゲ
ート端子に駆動信号を供給する駆動部と、前記アナログ
スイッチ端子に印加された信号を受けて、両信号の電圧
を比較し、前記アナログスイッチ端子に与えられた高い
方の電圧を出力する比較部と、前記アナログスイッチ端
子の少なくとも一方のアナログスイッチ端子に印加され
た高位電源電圧以上の印加電圧が前記比較部から出力さ
れて、前記比較部から出力された印加電圧を前記アナロ
グスイッチのＰチャネルのトランジスタのウェルに与
え、ウェルノードに伝達する伝達部と、前記スイッチ開
閉制御信号ならびに前記比較部の出力を受けて、前記駆
動部に駆動制御信号を与える駆動制御部と、前記スイッ
チ開閉制御信号ならびに前記伝達部から前記ウェルノー
ドに伝達された前記印加電圧を受けて、前記スイッチ開
閉制御信号に基づいて前記印加電圧を前記アナログスイ
ッチのＰチャネルのトランジスタのゲート端子に与える
ゲートバイアス部と、前記アナログスイッチがオン状態
の時に、前記アナログスイッチのＰチャネルのトランジ
スタのウェルに高位電源電圧のウェルバイアスを与える
ウェルバイアス部とを有することを特徴とする。
スイッチ開閉制御信号ならびに駆動制御信号を受けて、
前記アナログスイッチのＰチャネルのトランジスタのゲ
ート端子に駆動信号を供給する駆動部と、前記アナログ
スイッチ端子に印加された信号を受けて、両信号の電圧
を比較し、前記アナログスイッチ端子に与えられた高い
方の電圧を出力する比較部と、前記アナログスイッチ端
子の少なくとも一方のアナログスイッチ端子に印加され
た高位電源電圧以上の印加電圧が前記比較部から出力さ
れて、前記比較部から出力された印加電圧を前記アナロ
グスイッチのＰチャネルのトランジスタのウェルに与
え、ウェルノードに伝達する伝達部と、前記スイッチ開
閉制御信号ならびに前記比較部の出力を受けて、前記駆
動部に駆動制御信号を与える駆動制御部と、前記スイッ
チ開閉制御信号ならびに前記伝達部から前記ウェルノー
ドに伝達された前記印加電圧を受けて、前記スイッチ開
閉制御信号に基づいて前記印加電圧を前記アナログスイ
ッチのＰチャネルのトランジスタのゲート端子に与える
ゲートバイアス部と、前記アナログスイッチがオン状態
の時に、前記アナログスイッチのＰチャネルのトランジ
スタのウェルに高位電源電圧のウェルバイアスを与える
ウェルバイアス部とを有することを特徴とする。
【００１２】第３の手段は、前記第１の手段において、
前記バイアス回路は、前記スイッチ開閉制御信号ならび
にウェルバイアス信号を受けて、スイッチ開閉制御信号
に基づいて前記アナログスイッチのＰチャネルのトラン
ジスタのゲート端子にウェルバイアス信号又はロウレベ
ルの駆動信号を供給するゲートバイアス部と、前記アナ
ログスイッチ端子に印加された信号を受けて、両信号の
電圧を比較し、前記アナログスイッチ端子に与えられた
高い方の電圧をウェルバイアス信号として、前記Ｐチャ
ネルのトランジスタのウェルならびに前記ゲートバイア
ス部に与える比較／ウェルバイアス部とを有することを
特徴とする。
前記バイアス回路は、前記スイッチ開閉制御信号ならび
にウェルバイアス信号を受けて、スイッチ開閉制御信号
に基づいて前記アナログスイッチのＰチャネルのトラン
ジスタのゲート端子にウェルバイアス信号又はロウレベ
ルの駆動信号を供給するゲートバイアス部と、前記アナ
ログスイッチ端子に印加された信号を受けて、両信号の
電圧を比較し、前記アナログスイッチ端子に与えられた
高い方の電圧をウェルバイアス信号として、前記Ｐチャ
ネルのトランジスタのウェルならびに前記ゲートバイア
ス部に与える比較／ウェルバイアス部とを有することを
特徴とする。
【００１３】第４の手段は、Ｐチャネルのトランジスタ
とＮチャネルのトランジスタがアナログスイッチ端子間
に並列接続され、スイッチ開閉制御信号に基づいて前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記スイッチ開閉制御信号を受けて、前記Ｐチ
ャネルのトランジスタに駆動制御信号を与える第１のゲ
ートバイアス回路と、前記第１のゲートバイアス部の出
力ならびにウェルバイアス信号を受けて、前記Ｎチャネ
ルのトランジスタにウェルバイアス信号又はハイレベル
の駆動制御信号を供給する第２のゲートバイアス回路
と、前記アナログスイッチ端子に印加された信号を受け
て、両信号の電圧を比較し、前記アナログスイッチ端子
に与えられた低い方の電圧をウェルバイアス信号とし
て、前記Ｎチャネルのトランジスタのウェルならびに前
記ゲートバイアス回路に与え、前記アナログスイッチが
オフ時に、前記アナログスイッチ端子の少なくとも一方
のアナログスイッチ端子に低位電源電圧以下の電圧が印
加されると、印加電圧を前記アナログスイッチのＮチャ
ネルのトランジスタのゲート端子ならびにウェルに供給
する比較／ウェルバイアス部とを具備し、前記アナログ
スイッチがオフ時に前記アナログスイッチ端子に印加さ
れる低位電源電圧以下の電圧に対して耐性を有すること
を特徴とする。
とＮチャネルのトランジスタがアナログスイッチ端子間
に並列接続され、スイッチ開閉制御信号に基づいて前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記スイッチ開閉制御信号を受けて、前記Ｐチ
ャネルのトランジスタに駆動制御信号を与える第１のゲ
ートバイアス回路と、前記第１のゲートバイアス部の出
力ならびにウェルバイアス信号を受けて、前記Ｎチャネ
ルのトランジスタにウェルバイアス信号又はハイレベル
の駆動制御信号を供給する第２のゲートバイアス回路
と、前記アナログスイッチ端子に印加された信号を受け
て、両信号の電圧を比較し、前記アナログスイッチ端子
に与えられた低い方の電圧をウェルバイアス信号とし
て、前記Ｎチャネルのトランジスタのウェルならびに前
記ゲートバイアス回路に与え、前記アナログスイッチが
オフ時に、前記アナログスイッチ端子の少なくとも一方
のアナログスイッチ端子に低位電源電圧以下の電圧が印
加されると、印加電圧を前記アナログスイッチのＮチャ
ネルのトランジスタのゲート端子ならびにウェルに供給
する比較／ウェルバイアス部とを具備し、前記アナログ
スイッチがオフ時に前記アナログスイッチ端子に印加さ
れる低位電源電圧以下の電圧に対して耐性を有すること
を特徴とする。
【００１４】第５の手段は、Ｐチャネルのトランジスタ
とＮチャネルのトランジスタがアナログスイッチ端子間
に並列接続され、スイッチ開閉制御信号に基づいて前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記アナログスイッチ端子に与えられる信号な
らびに前記スイッチ開閉制御信号を受けて、前記スイッ
チ開閉制御信号に基づいて前記Ｐチャネルのトランジス
タを導通制御し、前記アナログスイッチがオフ時に、前
記アナログスイッチ端子の少なくとも一方のアナログス
イッチ端子に高位電源電圧以上の電圧が印加されると、
印加電圧を前記アナログスイッチのＰチャネルのトラン
ジスタのゲート端子ならびにウェルに供給する第１のコ
ントロール回路と、前記アナログスイッチ端子に与えら
れる信号ならびに前記スイッチ開閉制御信号の反転信号
を受けて、前記スイッチ開閉制御信号に基づいて前記Ｎ
チャネルトランジスタを導通制御し、前記アナログスイ
ッチがオフ時に、前記アナログスイッチ端子の少なくと
も一方のアナログスイッチ端子に低位電源電圧以下の電
圧が印加されると、印加電圧を前記アナログスイッチの
Ｎチャネルのトランジスタのゲート端子ならびにウェル
に供給する第２のコントロール回路とを具備し、前記ア
ナログスイッチがオフ時に前記アナログスイッチ端子に
印加される高位電源電圧以上又は低位電源電圧以下の電
圧に対して耐性を有することを特徴とする。
とＮチャネルのトランジスタがアナログスイッチ端子間
に並列接続され、スイッチ開閉制御信号に基づいて前記
アナログスイッチ端子間が開閉制御されるアナログスイ
ッチと、前記アナログスイッチ端子に与えられる信号な
らびに前記スイッチ開閉制御信号を受けて、前記スイッ
チ開閉制御信号に基づいて前記Ｐチャネルのトランジス
タを導通制御し、前記アナログスイッチがオフ時に、前
記アナログスイッチ端子の少なくとも一方のアナログス
イッチ端子に高位電源電圧以上の電圧が印加されると、
印加電圧を前記アナログスイッチのＰチャネルのトラン
ジスタのゲート端子ならびにウェルに供給する第１のコ
ントロール回路と、前記アナログスイッチ端子に与えら
れる信号ならびに前記スイッチ開閉制御信号の反転信号
を受けて、前記スイッチ開閉制御信号に基づいて前記Ｎ
チャネルトランジスタを導通制御し、前記アナログスイ
ッチがオフ時に、前記アナログスイッチ端子の少なくと
も一方のアナログスイッチ端子に低位電源電圧以下の電
圧が印加されると、印加電圧を前記アナログスイッチの
Ｎチャネルのトランジスタのゲート端子ならびにウェル
に供給する第２のコントロール回路とを具備し、前記ア
ナログスイッチがオフ時に前記アナログスイッチ端子に
印加される高位電源電圧以上又は低位電源電圧以下の電
圧に対して耐性を有することを特徴とする。
【００１５】第６の手段は、前記第５の手段において、
前記第１のコントロール回路は、前記スイッチ開閉制御
信号ならびにＮウェルバイアス信号を受けて、前記アナ
ログスイッチのＰチャネルのトランジスタのゲート端子
にＮウェルバイアス信号又はロウレベルの駆動信号を供
給するゲートバイアス部と、前記アナログスイッチ端子
に印加された信号を受けて、両信号の電圧を比較し、前
記アナログスイッチ端子に与えられた高い方の電圧をＮ
ウェルバイアス信号として、前記Ｐチャネルのトランジ
スタのウェルならびに前記ゲートバイアス部に与える比
較／ウェルバイアス部とを備えて構成され、前記第２の
コントロール回路は、前記スイッチ開閉制御信号の反転
信号ならびにＰウェルバイアス信号を受けて、前記Ｎチ
ャネルのトランジスタにＰウェルバイアス信号又はハイ
レベルの駆動制御信号を供給するゲートバイアス部と、
前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた低い方の電圧をＰウェルバイアス信号として、
前記Ｎチャネルのトランジスタのウェルならびに前記ゲ
ートバイアス部に与える比較／ウェルバイアス部とを備
えて構成されることを特徴とする。
前記第１のコントロール回路は、前記スイッチ開閉制御
信号ならびにＮウェルバイアス信号を受けて、前記アナ
ログスイッチのＰチャネルのトランジスタのゲート端子
にＮウェルバイアス信号又はロウレベルの駆動信号を供
給するゲートバイアス部と、前記アナログスイッチ端子
に印加された信号を受けて、両信号の電圧を比較し、前
記アナログスイッチ端子に与えられた高い方の電圧をＮ
ウェルバイアス信号として、前記Ｐチャネルのトランジ
スタのウェルならびに前記ゲートバイアス部に与える比
較／ウェルバイアス部とを備えて構成され、前記第２の
コントロール回路は、前記スイッチ開閉制御信号の反転
信号ならびにＰウェルバイアス信号を受けて、前記Ｎチ
ャネルのトランジスタにＰウェルバイアス信号又はハイ
レベルの駆動制御信号を供給するゲートバイアス部と、
前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた低い方の電圧をＰウェルバイアス信号として、
前記Ｎチャネルのトランジスタのウェルならびに前記ゲ
ートバイアス部に与える比較／ウェルバイアス部とを備
えて構成されることを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１７】図１はこの発明の一実施形態に係るトレラ
ント機能付きアナログスイッチ回路の構成を示す図であ
る。図１において、アナログスイッチ回路は、Ｐチャネ
ルのトランジスタＴＲ１とＮチャネルのトランジスタＴ
Ｒ２が並列接続されてなるアナログスイッチ１１と、ト
ランジスタＴＲ１のゲート電圧と、トランジスタＴＲ１
のソース、ドレイン領域が形成されるウェルにウェルバ
イアスを供給制御するバイアス回路１２を備えて構成さ
れている。
ント機能付きアナログスイッチ回路の構成を示す図であ
る。図１において、アナログスイッチ回路は、Ｐチャネ
ルのトランジスタＴＲ１とＮチャネルのトランジスタＴ
Ｒ２が並列接続されてなるアナログスイッチ１１と、ト
ランジスタＴＲ１のゲート電圧と、トランジスタＴＲ１
のソース、ドレイン領域が形成されるウェルにウェルバ
イアスを供給制御するバイアス回路１２を備えて構成さ
れている。
【００１８】バイアス回路１２は、アナログスイッチ１
１を構成するトランジスタＴＲ１とＴＲ２の並列接続点
の一方に接続されたアナログスイッチ端子（Ｉ／Ｏピ
ン）Ａに印加される電圧と、トランジスタＴＲ１とＴＲ
２の並列接続点の他方に接続されたアナログスイッチ端
子（Ｉ／Ｏピン）Ｂに印加される電圧と、トランジスタ
ＴＲ２のゲート端子に与えられてアナログスイッチ１１
のスイッチングを制御するスイッチ開閉制御信号Ｇを受
けて、トランジスタＴＲ１のゲート電圧とウェルバイア
スを供給制御する。バイアス回路１２は、アナログスイ
ッチ１１がオフ時に、高位電源電圧よりも高い電圧が少
なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された
場合に、印加電圧をトランジスタＴＲ１のゲート端子に
供給し、かつ印加電圧をウェルバイアスとしてトランジ
スタＴＲ１に供給する。また、バイアス回路１２は、ア
ナログスイッチ１１がオフ時に、高位電源電圧よりも低
い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に
印加された場合には、高位電源電圧をトランジスタＴＲ
１のゲート端子に供給し、かつ高位電源電圧をウェルバ
イアスとしてトランジスタＴＲ１に供給する。一方、バ
イアス回路１２は、アナログスイッチ１１がオン時に
は、グランド電位をトランジスタＴＲ１のゲート端子に
供給し、かつ高位電源電圧をウェルバイアスとしてトラ
ンジスタＴＲ１に供給する。
１を構成するトランジスタＴＲ１とＴＲ２の並列接続点
の一方に接続されたアナログスイッチ端子（Ｉ／Ｏピ
ン）Ａに印加される電圧と、トランジスタＴＲ１とＴＲ
２の並列接続点の他方に接続されたアナログスイッチ端
子（Ｉ／Ｏピン）Ｂに印加される電圧と、トランジスタ
ＴＲ２のゲート端子に与えられてアナログスイッチ１１
のスイッチングを制御するスイッチ開閉制御信号Ｇを受
けて、トランジスタＴＲ１のゲート電圧とウェルバイア
スを供給制御する。バイアス回路１２は、アナログスイ
ッチ１１がオフ時に、高位電源電圧よりも高い電圧が少
なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された
場合に、印加電圧をトランジスタＴＲ１のゲート端子に
供給し、かつ印加電圧をウェルバイアスとしてトランジ
スタＴＲ１に供給する。また、バイアス回路１２は、ア
ナログスイッチ１１がオフ時に、高位電源電圧よりも低
い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に
印加された場合には、高位電源電圧をトランジスタＴＲ
１のゲート端子に供給し、かつ高位電源電圧をウェルバ
イアスとしてトランジスタＴＲ１に供給する。一方、バ
イアス回路１２は、アナログスイッチ１１がオン時に
は、グランド電位をトランジスタＴＲ１のゲート端子に
供給し、かつ高位電源電圧をウェルバイアスとしてトラ
ンジスタＴＲ１に供給する。
【００１９】このような機能を備えたバイアス回路１２
を設けることにより、アナログスイッチ１１がオフ時
に、少なくともＩ／ＯピンＡ、Ｂのいずれか一方に高位
電源電圧以上の電圧が印加された場合であっても、トラ
ンジスタＴＲ１のウェルは高位電源電圧以上の印加電圧
にバイアスされるので、図２に示すように、従来のよう
に寄生ダイオードＤ１、Ｄ２を介してＩ／ＯピンＡ、Ｂ
から高位電源ＶＤＤに電流が流れることは防止される。
また、トランジスタＴＲ１のゲート端子に高位電源電圧
以上の印加電圧が供給されるので、トランジスタＴＲ１
のソース、ドレイン間に電流が流れることは防止され
る。これにより、高位電源電圧以上の電圧が印加された
一方のＩ／Ｏピンから他方のＩ／Ｏピンに印加電圧が伝
達されることは回避され、他方のＩ／Ｏピンに接続され
た回路の誤動作を防止することができる。
を設けることにより、アナログスイッチ１１がオフ時
に、少なくともＩ／ＯピンＡ、Ｂのいずれか一方に高位
電源電圧以上の電圧が印加された場合であっても、トラ
ンジスタＴＲ１のウェルは高位電源電圧以上の印加電圧
にバイアスされるので、図２に示すように、従来のよう
に寄生ダイオードＤ１、Ｄ２を介してＩ／ＯピンＡ、Ｂ
から高位電源ＶＤＤに電流が流れることは防止される。
また、トランジスタＴＲ１のゲート端子に高位電源電圧
以上の印加電圧が供給されるので、トランジスタＴＲ１
のソース、ドレイン間に電流が流れることは防止され
る。これにより、高位電源電圧以上の電圧が印加された
一方のＩ／Ｏピンから他方のＩ／Ｏピンに印加電圧が伝
達されることは回避され、他方のＩ／Ｏピンに接続され
た回路の誤動作を防止することができる。
【００２０】図３は図１に示すバイアス回路１２の一実
施形態を示す回路図である。
施形態を示す回路図である。
【００２１】図３において、図１に示すものと同様なア
ナログスイッチ３１に対して、バイアス回路１２は、ア
ナログスイッチ３１を構成するトランジスタＴＲ１のゲ
ート端子に駆動信号（PGATE ）を供給して駆動制御する
駆動部３２と、Ｉ／ＯピンＡ、Ｂに印加される電圧を受
けて両者を比較し、比較結果に応じてＩ／ＯピンＡ、Ｂ
に与えられた高い方の電圧を出力するする比較部３３
と、少なくともＩ／ＯピンＡ、Ｂの一方に印加された高
位電源電圧以上の印加電圧をウェルバイアスとしてウェ
ルノードNWELL に伝達出力する伝達部３４と、トランジ
スタＴＲ２のゲート端子に与えられるスイッチ開閉制御
信号Ｇに基づいて駆動部３２のトランジスタＴＲ３を導
通制御する駆動制御部３５と、トランジスタＴＲ１のゲ
ート端子に駆動信号（PGATE ）としてウェルノードNWEL
L に与えられた印加電圧を供給制御するゲートバイアス
部３６と、トランジスタＴＲ１に高位電源電圧のウェル
バイアスを供給するウェルバイアス部３７を備えて構成
されている。
ナログスイッチ３１に対して、バイアス回路１２は、ア
ナログスイッチ３１を構成するトランジスタＴＲ１のゲ
ート端子に駆動信号（PGATE ）を供給して駆動制御する
駆動部３２と、Ｉ／ＯピンＡ、Ｂに印加される電圧を受
けて両者を比較し、比較結果に応じてＩ／ＯピンＡ、Ｂ
に与えられた高い方の電圧を出力するする比較部３３
と、少なくともＩ／ＯピンＡ、Ｂの一方に印加された高
位電源電圧以上の印加電圧をウェルバイアスとしてウェ
ルノードNWELL に伝達出力する伝達部３４と、トランジ
スタＴＲ２のゲート端子に与えられるスイッチ開閉制御
信号Ｇに基づいて駆動部３２のトランジスタＴＲ３を導
通制御する駆動制御部３５と、トランジスタＴＲ１のゲ
ート端子に駆動信号（PGATE ）としてウェルノードNWEL
L に与えられた印加電圧を供給制御するゲートバイアス
部３６と、トランジスタＴＲ１に高位電源電圧のウェル
バイアスを供給するウェルバイアス部３７を備えて構成
されている。
【００２２】アナログスイッチ３１は、Ｉ／ＯピンＡ、
Ｂとの間に接続され、トランジスタＴＲ１のゲート端子
には駆動信号（PGATE ）が与えられ、トランジスタＴＲ
１のウェルはウェルバイアスを与えるウェルノードNWEL
L が接続され、トランジスタＴＲ２のゲート端子にはス
イッチ開閉制御信号Ｇが与えられている。
Ｂとの間に接続され、トランジスタＴＲ１のゲート端子
には駆動信号（PGATE ）が与えられ、トランジスタＴＲ
１のウェルはウェルバイアスを与えるウェルノードNWEL
L が接続され、トランジスタＴＲ２のゲート端子にはス
イッチ開閉制御信号Ｇが与えられている。
【００２３】駆動部３２は、Ｐチャネルのトランジスタ
ＴＲ３、ＴＲ４とＮチャネルのトランジスタＴＲ５が高
位電源ＶＤＤとグランドＧＮＤ間で直列に接続され、ト
ランジスタＴＲ３のゲート端子が駆動制御部３５の出力
ノードP1に接続され、トランジスタＴＲ４、ＴＲ５のゲ
ート端子にスイッチ開閉制御信号Ｇが与えられ、トラン
ジスタＴＲ３、ＴＲ４のウェルにはウェルバイアスが与
えられている。なお、以下に示すＰチャネルのトランジ
スタのウェルには、ウェルノードNWELL を介してウェル
バイアスが与えられている。
ＴＲ３、ＴＲ４とＮチャネルのトランジスタＴＲ５が高
位電源ＶＤＤとグランドＧＮＤ間で直列に接続され、ト
ランジスタＴＲ３のゲート端子が駆動制御部３５の出力
ノードP1に接続され、トランジスタＴＲ４、ＴＲ５のゲ
ート端子にスイッチ開閉制御信号Ｇが与えられ、トラン
ジスタＴＲ３、ＴＲ４のウェルにはウェルバイアスが与
えられている。なお、以下に示すＰチャネルのトランジ
スタのウェルには、ウェルノードNWELL を介してウェル
バイアスが与えられている。
【００２４】比較部３３は、ゲート端子がＩ／ＯピンＢ
に接続されたトランジスタＴＲ１４とゲート端子がＩ／
ＯピンＡに接続されたトランジスタＴＲ１５で構成さ
れ、トランジスタＴＲ１４はＩ／ＯピンＡとノードP3と
の間に接続され、トランジスタＴＲ１５はＩ／ＯピンＢ
とノードP2との間に接続されている。
に接続されたトランジスタＴＲ１４とゲート端子がＩ／
ＯピンＡに接続されたトランジスタＴＲ１５で構成さ
れ、トランジスタＴＲ１４はＩ／ＯピンＡとノードP3と
の間に接続され、トランジスタＴＲ１５はＩ／ＯピンＢ
とノードP2との間に接続されている。
【００２５】伝達部３４は、ゲート端子が高位電源ＶＤ
Ｄに接続されたＰチャネルのトランジスタＴＲ１２とゲ
ート端子が高位電源ＶＤＤに接続されたＰチャネルのト
ランジスタＴＲ１３で構成され、トランジスタＴＲ１２
はノードP3とウェルノードNWELL との間に接続され、ト
ランジスタＴＲ１３はノードP2とウェルノードNWELLと
の間に接続されている。
Ｄに接続されたＰチャネルのトランジスタＴＲ１２とゲ
ート端子が高位電源ＶＤＤに接続されたＰチャネルのト
ランジスタＴＲ１３で構成され、トランジスタＴＲ１２
はノードP3とウェルノードNWELL との間に接続され、ト
ランジスタＴＲ１３はノードP2とウェルノードNWELLと
の間に接続されている。
【００２６】駆動制御部３５は、ゲート端子にスイッチ
開閉制御信号Ｇが与えられたＰチャネルのトランジスタ
ＴＲ８、ＴＲ９とゲート端子にスイッチ開閉制御信号Ｇ
が与えられたＮチャネルのトランジスタＴＲ１０、ＴＲ
１１で構成され、トランジスタＴＲ８とトランジスタＴ
Ｒ１０がノードP3とグランドＧＮＤとの間に接続され、
トランジスタＴＲ９とトランジスタＴＲ１１がノードP2
とグランドとの間に接続され、トランジスタＴＲ８、Ｔ
Ｒ１０の接続点とトランジスタＴＲ９、ＴＲ１１の接続
点が接続され、この接続点を駆動制御部３５の出力ノー
ドP1としている。
開閉制御信号Ｇが与えられたＰチャネルのトランジスタ
ＴＲ８、ＴＲ９とゲート端子にスイッチ開閉制御信号Ｇ
が与えられたＮチャネルのトランジスタＴＲ１０、ＴＲ
１１で構成され、トランジスタＴＲ８とトランジスタＴ
Ｒ１０がノードP3とグランドＧＮＤとの間に接続され、
トランジスタＴＲ９とトランジスタＴＲ１１がノードP2
とグランドとの間に接続され、トランジスタＴＲ８、Ｔ
Ｒ１０の接続点とトランジスタＴＲ９、ＴＲ１１の接続
点が接続され、この接続点を駆動制御部３５の出力ノー
ドP1としている。
【００２７】ゲートバイアス部３６は、ゲート端子にス
イッチ開閉制御信号Ｇが与えられたＰチャネルのトラン
ジスタＴＲ６で構成され、トランジスタＴＲ６はトラン
ジスタＴＲ１のゲート端子とウェルノードNWELL との間
に接続されている。
イッチ開閉制御信号Ｇが与えられたＰチャネルのトラン
ジスタＴＲ６で構成され、トランジスタＴＲ６はトラン
ジスタＴＲ１のゲート端子とウェルノードNWELL との間
に接続されている。
【００２８】ウェルバイアス部３７は、ゲート端子がト
ランジスタＴＲ４とＴＲ５の接続点、及びトランジスタ
ＴＲ１のゲート端子に接続されたＰチャネルのトランジ
スタＴＲ７で構成され、トランジスタＴＲ７は高位電源
ＶＤＤとウェルノードNWELLとの間に接続されている。
ランジスタＴＲ４とＴＲ５の接続点、及びトランジスタ
ＴＲ１のゲート端子に接続されたＰチャネルのトランジ
スタＴＲ７で構成され、トランジスタＴＲ７は高位電源
ＶＤＤとウェルノードNWELLとの間に接続されている。
【００２９】このような構成において、通常の動作状態
の高位電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ
開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ
開閉制御信号Ｇ＝０Ｖでアナログスイッチ３１がオフし
てアナログスイッチ回路がディセーブル状態では、Ｉ／
ＯピンＡ、Ｂに与えられている高位電源電圧以下の高い
方の電圧が比較部３３のトランジスタＴＲ１４又はＴＲ
１５を介してノードP2、又はノードP3に与えられ、ノー
ドP2又はP3に与えられた電圧は駆動制御部３５の導通状
態のトランジスタＴＲ８又はＴＲ９を介して駆動制御部
３５の出力ノードP1に与えられ、これにより駆動部３２
のトランジスタＴＲ３は導通状態となる。さらに、ロウ
レベルのスイッチ開閉制御信号Ｇにより駆動部３２のト
ランジスタＴＲ４が導通状態、トランジスタＴＲ５が非
導通状態となり、またゲートバイアス部３６のトランジ
スタＴＲ６は導通状態となる。これにより、高位電源電
圧が駆動信号（PGATE ）としてトランジスタＴＲ３、Ｔ
Ｒ４を介してアナログスイッチ３１のトランジスタＴＲ
１のゲート端子に与えられ、また高位電源電圧がウェル
バイアスとしてゲートバイアス部３６のトランジスタＴ
Ｒ６を介してアナログスイッチ３１のトランジスタＴＲ
１のウェルに供給される。したがって、トランジスタＴ
Ｒ１は非導通状態となり、アナログスイッチ３１はオフ
しアナログスイッチ回路はディセーブル状態となる。
の高位電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ
開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ
開閉制御信号Ｇ＝０Ｖでアナログスイッチ３１がオフし
てアナログスイッチ回路がディセーブル状態では、Ｉ／
ＯピンＡ、Ｂに与えられている高位電源電圧以下の高い
方の電圧が比較部３３のトランジスタＴＲ１４又はＴＲ
１５を介してノードP2、又はノードP3に与えられ、ノー
ドP2又はP3に与えられた電圧は駆動制御部３５の導通状
態のトランジスタＴＲ８又はＴＲ９を介して駆動制御部
３５の出力ノードP1に与えられ、これにより駆動部３２
のトランジスタＴＲ３は導通状態となる。さらに、ロウ
レベルのスイッチ開閉制御信号Ｇにより駆動部３２のト
ランジスタＴＲ４が導通状態、トランジスタＴＲ５が非
導通状態となり、またゲートバイアス部３６のトランジ
スタＴＲ６は導通状態となる。これにより、高位電源電
圧が駆動信号（PGATE ）としてトランジスタＴＲ３、Ｔ
Ｒ４を介してアナログスイッチ３１のトランジスタＴＲ
１のゲート端子に与えられ、また高位電源電圧がウェル
バイアスとしてゲートバイアス部３６のトランジスタＴ
Ｒ６を介してアナログスイッチ３１のトランジスタＴＲ
１のウェルに供給される。したがって、トランジスタＴ
Ｒ１は非導通状態となり、アナログスイッチ３１はオフ
しアナログスイッチ回路はディセーブル状態となる。
【００３０】このような状態において、例えばＩ／Ｏピ
ンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印
加されると、比較部３３のトランジスタＴＲ１４が導通
状態となり、ノードP3に印加電圧が与えられ、導通状態
のトランジスタＴＲ８を介して印加電圧が駆動制御部３
５の出力ノードP1に与えられ、駆動部３２のトランジス
タＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＡに与
えられた印加電圧は導通状態のトランジスタＴＲ１４な
らびに伝達部３４のトランジスタＴＲ１２を介してウェ
ルノードNWELL に与えられる。これにより、ウェルノー
ドNWELL に与えられた印加電圧は、アナログスイッチ３
１のトランジスタＴＲ１のウェルにウェルバイアスとし
て供給される。さらに、ウェルノードNWELL に与えられ
た印加電圧は、ゲートバイアス部３６の導通状態のトラ
ンジスタＴＲ６を介してトランジスタＴＲ１のゲート端
子に与えられる。したがって、Ｉ／ＯピンＡに高位電源
電圧以上の電圧が印加された場合には、この印加電圧が
アナログスイッチ３１のＰチャネルのトランジスタＴＲ
１のゲート端子ならびにウェルに供給されることにな
り、アナログスイッチ３１はオフ状態を維持継続するこ
とになる。
ンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印
加されると、比較部３３のトランジスタＴＲ１４が導通
状態となり、ノードP3に印加電圧が与えられ、導通状態
のトランジスタＴＲ８を介して印加電圧が駆動制御部３
５の出力ノードP1に与えられ、駆動部３２のトランジス
タＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＡに与
えられた印加電圧は導通状態のトランジスタＴＲ１４な
らびに伝達部３４のトランジスタＴＲ１２を介してウェ
ルノードNWELL に与えられる。これにより、ウェルノー
ドNWELL に与えられた印加電圧は、アナログスイッチ３
１のトランジスタＴＲ１のウェルにウェルバイアスとし
て供給される。さらに、ウェルノードNWELL に与えられ
た印加電圧は、ゲートバイアス部３６の導通状態のトラ
ンジスタＴＲ６を介してトランジスタＴＲ１のゲート端
子に与えられる。したがって、Ｉ／ＯピンＡに高位電源
電圧以上の電圧が印加された場合には、この印加電圧が
アナログスイッチ３１のＰチャネルのトランジスタＴＲ
１のゲート端子ならびにウェルに供給されることにな
り、アナログスイッチ３１はオフ状態を維持継続するこ
とになる。
【００３１】次に、Ｉ／ＯピンＢに高位電源電圧以上の
電圧、例えば５Ｖの電圧が印加されると、比較部３３の
トランジスタＴＲ１５が導通状態となり、ノードP2に印
加電圧が与えられ、導通状態のトランジスタＴＲ９を介
して印加電圧が駆動制御部３５の出力ノードP1に与えら
れ、駆動部３２のトランジスタＴＲ３が非導通状態とな
る。一方、Ｉ／ＯピンＢに与えられた印加電圧は導通状
態のトランジスタＴＲ１５ならびに伝達部３４のトラン
ジスタＴＲ１３を介してウェルノードNWELL に与えられ
る。これにより、ウェルノードNWELL に与えられた印加
電圧は、アナログスイッチ３１のトランジスタＴＲ１の
ウェルにウェルバイアスとして供給される。さらに、ウ
ェルノードNWELL に与えられた印加電圧は、ゲートバイ
アス部３６の導通状態のトランジスタＴＲ６を介してト
ランジスタＴＲ１のゲート端子に与えられる。したがっ
て、Ｉ／ＯピンＢに高位電源電圧以上の電圧が印加され
た場合であっても、この印加電圧がアナログスイッチ３
１のＰチャネルのトランジスタＴＲ１のゲート端子なら
びにウェルに供給されることになり、アナログスイッチ
３１はオフ状態を維持継続することになる。
電圧、例えば５Ｖの電圧が印加されると、比較部３３の
トランジスタＴＲ１５が導通状態となり、ノードP2に印
加電圧が与えられ、導通状態のトランジスタＴＲ９を介
して印加電圧が駆動制御部３５の出力ノードP1に与えら
れ、駆動部３２のトランジスタＴＲ３が非導通状態とな
る。一方、Ｉ／ＯピンＢに与えられた印加電圧は導通状
態のトランジスタＴＲ１５ならびに伝達部３４のトラン
ジスタＴＲ１３を介してウェルノードNWELL に与えられ
る。これにより、ウェルノードNWELL に与えられた印加
電圧は、アナログスイッチ３１のトランジスタＴＲ１の
ウェルにウェルバイアスとして供給される。さらに、ウ
ェルノードNWELL に与えられた印加電圧は、ゲートバイ
アス部３６の導通状態のトランジスタＴＲ６を介してト
ランジスタＴＲ１のゲート端子に与えられる。したがっ
て、Ｉ／ＯピンＢに高位電源電圧以上の電圧が印加され
た場合であっても、この印加電圧がアナログスイッチ３
１のＰチャネルのトランジスタＴＲ１のゲート端子なら
びにウェルに供給されることになり、アナログスイッチ
３１はオフ状態を維持継続することになる。
【００３２】一方、通常の動作状態の電源電圧におい
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、駆動部３２のトランジスタＴＲ４が
非導通状態、トランジスタＴＲ５が導通状態となる。こ
れにより、グランド電位がトランジスタＴＲ５を介して
アナログスイッチ３１のトランジスタＴＲ１のゲート端
子ならびにウェルバイアス部３７のトランジスタＴＲ７
のゲート端子に与えられる。したがって、トランジスタ
ＴＲ１は、ウェルバイアス部３７の導通状態のトランジ
スタＴＲ７を介して高位電源電圧のウェルバイアスが与
えられて導通状態となり、アナログスイッチ３１はオン
して、アナログスイッチ回路はイネーブル状態となる。
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、駆動部３２のトランジスタＴＲ４が
非導通状態、トランジスタＴＲ５が導通状態となる。こ
れにより、グランド電位がトランジスタＴＲ５を介して
アナログスイッチ３１のトランジスタＴＲ１のゲート端
子ならびにウェルバイアス部３７のトランジスタＴＲ７
のゲート端子に与えられる。したがって、トランジスタ
ＴＲ１は、ウェルバイアス部３７の導通状態のトランジ
スタＴＲ７を介して高位電源電圧のウェルバイアスが与
えられて導通状態となり、アナログスイッチ３１はオン
して、アナログスイッチ回路はイネーブル状態となる。
【００３３】このように、図３に示す回路構成において
図１に示すバイアス回路１２の機能を実現することがで
きる。
図１に示すバイアス回路１２の機能を実現することがで
きる。
【００３４】図４は図１に示すバイアス回路１２の他の
実施形態を示す回路図である。図４において、バイアス
回路１２は、ＰチャネルのトランジスタＴＲ１６とＮチ
ャネルのトランジスタＴＲ１７とで構成されスイッチ開
閉制御信号Ｇならびにウェルバイアス信号を入力してト
ランジスタＴＲ１にゲート電圧として駆動信号（GBP）
を供給するゲートバイアス部と、Ｐチャネルのトランジ
スタＴＲ１８、ＴＲ１９とで構成されＩ／ＯピンＡ、Ｂ
に印加された電位の内高い方の電位をウェルバイアス信
号としてトランジスタＴＲ１のウェルならびにゲートバ
イアス部に供給する比較／ウェルバイアス部とを備えて
構成されている。トランジスタＴＲ１８とＴＲ１９のド
レイン端子は接続され、その接続点（NEWLL ）はトラン
ジスタＴＲ１、ＴＲ１６、ＴＲ１８、ＴＲ１９のウェル
ならびにトランジスタＴＲ１６のソース端子に接続さ
れ、トランジスタＴＲ１８のソース端子はＩ／ＯピンＡ
ならびにトランジスタＴＲ１９のゲート端子に接続さ
れ、トランジスタＴＲ１９のソース端子はＩ／ＯピンＢ
ならびにトランジスタＴＲ１８のゲート端子に接続され
ている。
実施形態を示す回路図である。図４において、バイアス
回路１２は、ＰチャネルのトランジスタＴＲ１６とＮチ
ャネルのトランジスタＴＲ１７とで構成されスイッチ開
閉制御信号Ｇならびにウェルバイアス信号を入力してト
ランジスタＴＲ１にゲート電圧として駆動信号（GBP）
を供給するゲートバイアス部と、Ｐチャネルのトランジ
スタＴＲ１８、ＴＲ１９とで構成されＩ／ＯピンＡ、Ｂ
に印加された電位の内高い方の電位をウェルバイアス信
号としてトランジスタＴＲ１のウェルならびにゲートバ
イアス部に供給する比較／ウェルバイアス部とを備えて
構成されている。トランジスタＴＲ１８とＴＲ１９のド
レイン端子は接続され、その接続点（NEWLL ）はトラン
ジスタＴＲ１、ＴＲ１６、ＴＲ１８、ＴＲ１９のウェル
ならびにトランジスタＴＲ１６のソース端子に接続さ
れ、トランジスタＴＲ１８のソース端子はＩ／ＯピンＡ
ならびにトランジスタＴＲ１９のゲート端子に接続さ
れ、トランジスタＴＲ１９のソース端子はＩ／ＯピンＢ
ならびにトランジスタＴＲ１８のゲート端子に接続され
ている。
【００３５】このような構成において、通常の動作状態
の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉
制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉
制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてア
ナログスイッチ回路がディセーブル状態で、例えばＩ／
ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢに高位電
源電圧以上の電圧、例えば５Ｖの電圧が印加されると、
トランジスタＴＲ１８は非導通状態、トランジスタＴＲ
１９は導通状態となり、Ｉ／ＯピンＢに印加された印加
電圧は、トランジスタＴＲ１９を介してトランジスタＴ
Ｒ１のウェルにウェルバイアス信号として供給され、か
つ導通状態のトランジスタＴＲ１６を介してトランジス
タＴＲ１のゲート端子に駆動信号（GPB ）として供給さ
れる。これにより、トランジスタＴＲ１は、ゲート電
位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印
加された５Ｖとなり、非導通状態となる。また、トラン
ジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の
０Ｖ、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状
態となる。したがって、アナログスイッチ１１はオフ状
態を維持継続することになる。また、トランジスタＴＲ
１のウェルとソース又はドレイン間のダイオードＤ１、
Ｄ２が順バイアスされることはなく、高位電源ＶＤＤと
Ｉ／ＯピンＢ間に電流が流れることは防止される。
の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉
制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉
制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてア
ナログスイッチ回路がディセーブル状態で、例えばＩ／
ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢに高位電
源電圧以上の電圧、例えば５Ｖの電圧が印加されると、
トランジスタＴＲ１８は非導通状態、トランジスタＴＲ
１９は導通状態となり、Ｉ／ＯピンＢに印加された印加
電圧は、トランジスタＴＲ１９を介してトランジスタＴ
Ｒ１のウェルにウェルバイアス信号として供給され、か
つ導通状態のトランジスタＴＲ１６を介してトランジス
タＴＲ１のゲート端子に駆動信号（GPB ）として供給さ
れる。これにより、トランジスタＴＲ１は、ゲート電
位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印
加された５Ｖとなり、非導通状態となる。また、トラン
ジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の
０Ｖ、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状
態となる。したがって、アナログスイッチ１１はオフ状
態を維持継続することになる。また、トランジスタＴＲ
１のウェルとソース又はドレイン間のダイオードＤ１、
Ｄ２が順バイアスされることはなく、高位電源ＶＤＤと
Ｉ／ＯピンＢ間に電流が流れることは防止される。
【００３６】次に、Ｉ／ＯピンＡに高位電源電圧以上の
電圧、例えば５Ｖの電圧が印加され、Ｉ／ＯピンＢに０
Ｖが印加された場合には、トランジスタＴＲ１８は導通
状態、トランジスタＴＲ１９は非導通状態となり、Ｉ／
ＯピンＡに印加された印加電圧は、トランジスタＴＲ１
８を介してトランジスタＴＲ１のウェルに供給され、か
つ導通状態のトランジスタＴＲ１６を介してトランジス
タＴＲ１のゲート端子に供給される。これにより、トラ
ンジスタＴＲ１は、ゲート電位、ウェル電位ならびにソ
ース電位がＩ／ＯピンＡに印加された５Ｖとなり、非導
通状態となる。また、トランジスタＴＲ２は、ゲート電
位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／Ｏ
ピンＢの０Ｖとなり非導通状態となる。したがって、ア
ナログスイッチ１１はオフ状態を維持継続することにな
る。また、トランジスタＴＲ１のウェルとソース又はド
レイン間のダイオードＤ１、Ｄ２が順バイアスされるこ
とはなく、高位電源ＶＤＤとＩ／ＯピンＡ間に電流が流
れることは防止される。
電圧、例えば５Ｖの電圧が印加され、Ｉ／ＯピンＢに０
Ｖが印加された場合には、トランジスタＴＲ１８は導通
状態、トランジスタＴＲ１９は非導通状態となり、Ｉ／
ＯピンＡに印加された印加電圧は、トランジスタＴＲ１
８を介してトランジスタＴＲ１のウェルに供給され、か
つ導通状態のトランジスタＴＲ１６を介してトランジス
タＴＲ１のゲート端子に供給される。これにより、トラ
ンジスタＴＲ１は、ゲート電位、ウェル電位ならびにソ
ース電位がＩ／ＯピンＡに印加された５Ｖとなり、非導
通状態となる。また、トランジスタＴＲ２は、ゲート電
位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／Ｏ
ピンＢの０Ｖとなり非導通状態となる。したがって、ア
ナログスイッチ１１はオフ状態を維持継続することにな
る。また、トランジスタＴＲ１のウェルとソース又はド
レイン間のダイオードＤ１、Ｄ２が順バイアスされるこ
とはなく、高位電源ＶＤＤとＩ／ＯピンＡ間に電流が流
れることは防止される。
【００３７】一方、通常の動作状態の電源電圧におい
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、トランジスタＴＲ１７は導通状態と
なり、グランド電位の０ＶがトランジスタＴＲ１のゲー
ト端子に供給され、かつＩ／ＯピンＡ又はＢに印加され
た高い方の電位（但し高位電源電圧以下の電位）が導通
状態となるトランジスタＴＲ１８又はＴＲ１９を介して
トランジスタＴＲ１のウェルに供給され、トランジスタ
ＴＲ１は導通状態となり、またトランジスタＴＲ２は導
通状態となる。これにより、アナログスイッチ１１はオ
ンして、アナログスイッチ回路はイネーブル状態とな
る。なお、トランジスタＴＲ１６は非導通状態となるの
で、ウェルノード（NWELL ）からグランドＧＮＤに電流
が流れることはない。
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、トランジスタＴＲ１７は導通状態と
なり、グランド電位の０ＶがトランジスタＴＲ１のゲー
ト端子に供給され、かつＩ／ＯピンＡ又はＢに印加され
た高い方の電位（但し高位電源電圧以下の電位）が導通
状態となるトランジスタＴＲ１８又はＴＲ１９を介して
トランジスタＴＲ１のウェルに供給され、トランジスタ
ＴＲ１は導通状態となり、またトランジスタＴＲ２は導
通状態となる。これにより、アナログスイッチ１１はオ
ンして、アナログスイッチ回路はイネーブル状態とな
る。なお、トランジスタＴＲ１６は非導通状態となるの
で、ウェルノード（NWELL ）からグランドＧＮＤに電流
が流れることはない。
【００３８】このように、図４に示す簡単で小型な回路
構成において図１に示すバイアス回路１２の機能を実現
することができる。
構成において図１に示すバイアス回路１２の機能を実現
することができる。
【００３９】図５ならびに図６はこの発明の他の実施形
態に係るトレラント機能付きアナログスイッチ回路の構
成を示す図であり、この実施形態の特徴とするところ
は、図５に示すように、アナログスイッチ１１がオフ時
にＩ／ＯピンＡ又はＢにグランド電位以下の電位が印加
された場合に、アナログスイッチ１１に形成されるダイ
オードＤ３、Ｄ４が順バイアスされることを回避して、
グランドＧＮＤからＩ／ＯピンＡ，Ｂに電流が流れるこ
とを防止したことにある。このような特徴を実現するた
めの具体的な回路構成を図６に示す。
態に係るトレラント機能付きアナログスイッチ回路の構
成を示す図であり、この実施形態の特徴とするところ
は、図５に示すように、アナログスイッチ１１がオフ時
にＩ／ＯピンＡ又はＢにグランド電位以下の電位が印加
された場合に、アナログスイッチ１１に形成されるダイ
オードＤ３、Ｄ４が順バイアスされることを回避して、
グランドＧＮＤからＩ／ＯピンＡ，Ｂに電流が流れるこ
とを防止したことにある。このような特徴を実現するた
めの具体的な回路構成を図６に示す。
【００４０】図６において、アナログスイッチ回路は、
ＰチャネルのトランジスタＴＲ１とＮチャネルのトラン
ジスタＴＲ２からなるアナログスイッチ１１に対して、
スイッチ開閉制御信号Ｇを入力するＰチャネルのトラン
ジスタＴＲ２０とＮチャネルのトランジスタＴＲ２１と
で構成された反転回路でトランジスタＴＲ１のゲート端
子に駆動信号（GBP ）を供給する第１のゲートバイアス
部と、ＰチャネルのトランジスタＴＲ２３ならびにＮチ
ャネルのトランジスタＴＲ２２とで構成され駆動信号
（GBP ）ならびにウェルバイアス信号を入力して両トラ
ンジスタの接続点からトランジスタＴＲ２のゲート端子
に駆動信号（GBN ）を供給する第２のゲートバイアス部
と、ＮチャネルのトランジスタＴＲ２４、ＴＲ２５とで
構成されＩ／ＯピンＡ、Ｂに印加された電位の内低い方
の電位をトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、Ｔ
Ｒ２５のウェルならびにトランジスタＴＲ２２のソース
端子に供給する比較／ウェルバイアス部とを備えて構成
されている。トランジスタＴＲ２４とＴＲ２５のドレイ
ン端子は接続され、その接続点（PEWLL ）はトランジス
タＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルなら
びにトランジスタＴＲ２２のソース端子に接続され、ト
ランジスタＴＲ２４のソース端子はＩ／ＯピンＡならび
にトランジスタＴＲ２５のゲート端子に接続され、トラ
ンジスタＴＲ２５のソース端子はＩ／ＯピンＢならびに
トランジスタＴＲ２４のゲート端子に接続されている。
ＰチャネルのトランジスタＴＲ１とＮチャネルのトラン
ジスタＴＲ２からなるアナログスイッチ１１に対して、
スイッチ開閉制御信号Ｇを入力するＰチャネルのトラン
ジスタＴＲ２０とＮチャネルのトランジスタＴＲ２１と
で構成された反転回路でトランジスタＴＲ１のゲート端
子に駆動信号（GBP ）を供給する第１のゲートバイアス
部と、ＰチャネルのトランジスタＴＲ２３ならびにＮチ
ャネルのトランジスタＴＲ２２とで構成され駆動信号
（GBP ）ならびにウェルバイアス信号を入力して両トラ
ンジスタの接続点からトランジスタＴＲ２のゲート端子
に駆動信号（GBN ）を供給する第２のゲートバイアス部
と、ＮチャネルのトランジスタＴＲ２４、ＴＲ２５とで
構成されＩ／ＯピンＡ、Ｂに印加された電位の内低い方
の電位をトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、Ｔ
Ｒ２５のウェルならびにトランジスタＴＲ２２のソース
端子に供給する比較／ウェルバイアス部とを備えて構成
されている。トランジスタＴＲ２４とＴＲ２５のドレイ
ン端子は接続され、その接続点（PEWLL ）はトランジス
タＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルなら
びにトランジスタＴＲ２２のソース端子に接続され、ト
ランジスタＴＲ２４のソース端子はＩ／ＯピンＡならび
にトランジスタＴＲ２５のゲート端子に接続され、トラ
ンジスタＴＲ２５のソース端子はＩ／ＯピンＢならびに
トランジスタＴＲ２４のゲート端子に接続されている。
【００４１】このような構成において、通常の動作状態
の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉
制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉
制御信号Ｇ＝０Ｖでアナログスイッチ回路がディセーブ
ル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、
Ｉ／ＯピンＢにグランド電位以下の電圧、例えば−５Ｖ
の負の電圧が印加されると、トランジスタＴＲ２４は非
導通状態、トランジスタＴＲ２５は導通状態となり、Ｉ
／ＯピンＢに印加された印加電圧は、トランジスタＴＲ
２５を介してトランジスタＴＲ２のウェルにウェルバイ
アス信号として供給され、かつ導通状態のトランジスタ
ＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆
動信号（GPN ）として供給される。これにより、トラン
ジスタＴＲ２は、ゲート電位、ウェル電位ならびにソー
ス電位がＩ／ＯピンＢに印加された−５Ｖとなり、非導
通状態となる。また、トランジスタＴＲ１は、ゲート電
位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／Ｏピン
Ａの０Ｖとなり非導通状態となる。したがって、アナロ
グスイッチ１１はオフ状態を維持継続することになる。
また、トランジスタＴＲ２のウェルとソース又はドレイ
ン間のダイオードＤ３が順バイアスされることはなく、
グランドＧＮＤとＩ／ＯピンＢ間に電流が流れることは
防止される。
の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉
制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉
制御信号Ｇ＝０Ｖでアナログスイッチ回路がディセーブ
ル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、
Ｉ／ＯピンＢにグランド電位以下の電圧、例えば−５Ｖ
の負の電圧が印加されると、トランジスタＴＲ２４は非
導通状態、トランジスタＴＲ２５は導通状態となり、Ｉ
／ＯピンＢに印加された印加電圧は、トランジスタＴＲ
２５を介してトランジスタＴＲ２のウェルにウェルバイ
アス信号として供給され、かつ導通状態のトランジスタ
ＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆
動信号（GPN ）として供給される。これにより、トラン
ジスタＴＲ２は、ゲート電位、ウェル電位ならびにソー
ス電位がＩ／ＯピンＢに印加された−５Ｖとなり、非導
通状態となる。また、トランジスタＴＲ１は、ゲート電
位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／Ｏピン
Ａの０Ｖとなり非導通状態となる。したがって、アナロ
グスイッチ１１はオフ状態を維持継続することになる。
また、トランジスタＴＲ２のウェルとソース又はドレイ
ン間のダイオードＤ３が順バイアスされることはなく、
グランドＧＮＤとＩ／ＯピンＢ間に電流が流れることは
防止される。
【００４２】次に、Ｉ／ＯピンＡにグランド電位以下の
電圧、例えば−５Ｖの負の電圧が印加され、Ｉ／Ｏピン
Ｂにグランド電位の０Ｖが印加された場合には、トラン
ジスタＴＲ２４は導通状態、トランジスタＴＲ２５は非
導通状態となり、Ｉ／ＯピンＡに印加された印加電圧
は、トランジスタＴＲ２４を介してトランジスタＴＲ２
のウェルに供給され、かつ導通状態のトランジスタＴＲ
２２を介してトランジスタＴＲ２のゲート端子に駆動信
号（GPN ）として供給される。これにより、トランジス
タＴＲ２は、ゲート電位、ウェル電位ならびにソース電
位がＩ／ＯピンＡに印加された−５Ｖとなり、非導通状
態となる。また、トランジスタＴＲ１は、ゲート電位が
３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＢの
０Ｖとなり非導通状態となる。したがって、アナログス
イッチはオフ状態を維持継続することになる。また、ト
ランジスタＴＲ２のウェルとソース又はドレイン間のダ
イオードＤ４が順バイアスされることはなく、グランド
ＧＮＤとＩ／ＯピンＡ間に電流が流れることは防止され
る。また、上記入力条件において、高位電源電圧がアナ
ログスイッチ回路に供給されていない場合にあっても、
同様な効果を得ることが可能である。
電圧、例えば−５Ｖの負の電圧が印加され、Ｉ／Ｏピン
Ｂにグランド電位の０Ｖが印加された場合には、トラン
ジスタＴＲ２４は導通状態、トランジスタＴＲ２５は非
導通状態となり、Ｉ／ＯピンＡに印加された印加電圧
は、トランジスタＴＲ２４を介してトランジスタＴＲ２
のウェルに供給され、かつ導通状態のトランジスタＴＲ
２２を介してトランジスタＴＲ２のゲート端子に駆動信
号（GPN ）として供給される。これにより、トランジス
タＴＲ２は、ゲート電位、ウェル電位ならびにソース電
位がＩ／ＯピンＡに印加された−５Ｖとなり、非導通状
態となる。また、トランジスタＴＲ１は、ゲート電位が
３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＢの
０Ｖとなり非導通状態となる。したがって、アナログス
イッチはオフ状態を維持継続することになる。また、ト
ランジスタＴＲ２のウェルとソース又はドレイン間のダ
イオードＤ４が順バイアスされることはなく、グランド
ＧＮＤとＩ／ＯピンＡ間に電流が流れることは防止され
る。また、上記入力条件において、高位電源電圧がアナ
ログスイッチ回路に供給されていない場合にあっても、
同様な効果を得ることが可能である。
【００４３】一方、通常の動作状態の電源電圧におい
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、トランジスタＴＲ２３は導通状態と
なり、高位電源電圧の３ＶがトランジスタＴＲ２のゲー
ト端子に供給され、かつＩ／ＯピンＡ又はＢに印加され
た低い方の電位（但しグランド電位以上の電位）が導通
状態となるトランジスタＴＲ２４又はＴＲ２５を介して
トランジスタＴＲ２のウェルに供給され、トランジスタ
ＴＲ２は導通状態となり、またトランジスタＴＲ１は導
通状態となる。これにより、アナログスイッチはオンし
て、アナログスイッチ回路はイネーブル状態となる。な
お、トランジスタＴＲ２２は非導通状態となるので、高
位電源ＶＤＤからウェルノード（PWELL ）に電流が流れ
ることはない。
て、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハ
イレベルになると、トランジスタＴＲ２３は導通状態と
なり、高位電源電圧の３ＶがトランジスタＴＲ２のゲー
ト端子に供給され、かつＩ／ＯピンＡ又はＢに印加され
た低い方の電位（但しグランド電位以上の電位）が導通
状態となるトランジスタＴＲ２４又はＴＲ２５を介して
トランジスタＴＲ２のウェルに供給され、トランジスタ
ＴＲ２は導通状態となり、またトランジスタＴＲ１は導
通状態となる。これにより、アナログスイッチはオンし
て、アナログスイッチ回路はイネーブル状態となる。な
お、トランジスタＴＲ２２は非導通状態となるので、高
位電源ＶＤＤからウェルノード（PWELL ）に電流が流れ
ることはない。
【００４４】このように、図６に示す簡単で小型な回路
構成において図５に示す機能を実現することができる。
構成において図５に示す機能を実現することができる。
【００４５】図７及び図８はこの発明の他の実施形態に
係るトレラント機能付きアナログスイッチ回路の構成を
示す図であり、この実施形態の特徴は、図７に示すよう
に、図２に示す高位電源電圧以上の電圧に対するトレラ
ント機能と図５に示す低位電源電圧以下の電圧に対する
トレラント機能の双方のトレラント機能を兼ね備えたこ
とにあり、これを実現するために、図８に示すようにト
ランジスタＴＲ１とＴＲ２からなるアナログスイッチ１
１に対してコントロール回路８１、８２を設けている。
コントロール回路８１、８２の具体的な回路構成を図９
に示す。
係るトレラント機能付きアナログスイッチ回路の構成を
示す図であり、この実施形態の特徴は、図７に示すよう
に、図２に示す高位電源電圧以上の電圧に対するトレラ
ント機能と図５に示す低位電源電圧以下の電圧に対する
トレラント機能の双方のトレラント機能を兼ね備えたこ
とにあり、これを実現するために、図８に示すようにト
ランジスタＴＲ１とＴＲ２からなるアナログスイッチ１
１に対してコントロール回路８１、８２を設けている。
コントロール回路８１、８２の具体的な回路構成を図９
に示す。
【００４６】図９において、コントロール回路８１は、
図４に示す構成を採用しており、トランジスタＴＲ１６
とＴＲ１７とからなりスイッチ開閉制御信号Ｇを入力す
るゲートバイアス部と、トランジスタＴＲ１８、ＴＲ１
９とからなる比較／ウェルバイアス部とを備えて構成さ
れ、コントロール回路８２は、図６に示す構成を採用し
ており、トランジスタＴＲ２２とＴＲ２３とからなるゲ
ートバイアス部と、トランジスタＴＲ２４、ＴＲ２５と
からなる比較／ウェルバイアス部とを備えて構成されて
いる。また、スイッチ開閉制御信号Ｇを入力とするＰチ
ャネルのトランジスタＴＲ２６とＮチャネルのトランジ
スタＴＲ２７とで構成され出力をトランジスタＴＲ２
２、ＴＲ２３のゲートバイアス回路の入力に与える反転
回路からなる入力部を備えている。
図４に示す構成を採用しており、トランジスタＴＲ１６
とＴＲ１７とからなりスイッチ開閉制御信号Ｇを入力す
るゲートバイアス部と、トランジスタＴＲ１８、ＴＲ１
９とからなる比較／ウェルバイアス部とを備えて構成さ
れ、コントロール回路８２は、図６に示す構成を採用し
ており、トランジスタＴＲ２２とＴＲ２３とからなるゲ
ートバイアス部と、トランジスタＴＲ２４、ＴＲ２５と
からなる比較／ウェルバイアス部とを備えて構成されて
いる。また、スイッチ開閉制御信号Ｇを入力とするＰチ
ャネルのトランジスタＴＲ２６とＮチャネルのトランジ
スタＴＲ２７とで構成され出力をトランジスタＴＲ２
２、ＴＲ２３のゲートバイアス回路の入力に与える反転
回路からなる入力部を備えている。
【００４７】このような構成において、通常の動作状態
の電源電圧（例えば電源電圧＝３Ｖ、スイッチ開閉制御
信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御
信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナロ
グスイッチ回路がディセーブル状態で、Ｉ／ＯピンＡ又
はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡに電源
電圧以上の電圧、例えば５Ｖの電圧が印加された場合に
は、コントロール回路８１は図４に示す構成と同様に作
用し、コントロール回路８２はアナログスイッチ１１の
トランジスタＴＲ２を非導通状態に制御し、またＩ／Ｏ
ピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又は
Ａにグランド電位以下の電圧、例えば−５Ｖの負の電圧
が印加された場合には、コントロール回路８２は図６に
示す構成と同様に作用し、コントロール回路８１はアナ
ログスイッチ１１のトランジスタＴＲ１を非導通状態に
制御し、通常の動作状態の場合にはコントロール回路８
１、８２は図４、図６に示す構成と同様に作用する。こ
れにより、図４ならびに図６に示す実施形態の機能を実
現することが可能となり、図４ならびに図６に示す実施
形態で得られる効果を達成することができる。
の電源電圧（例えば電源電圧＝３Ｖ、スイッチ開閉制御
信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御
信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナロ
グスイッチ回路がディセーブル状態で、Ｉ／ＯピンＡ又
はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡに電源
電圧以上の電圧、例えば５Ｖの電圧が印加された場合に
は、コントロール回路８１は図４に示す構成と同様に作
用し、コントロール回路８２はアナログスイッチ１１の
トランジスタＴＲ２を非導通状態に制御し、またＩ／Ｏ
ピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又は
Ａにグランド電位以下の電圧、例えば−５Ｖの負の電圧
が印加された場合には、コントロール回路８２は図６に
示す構成と同様に作用し、コントロール回路８１はアナ
ログスイッチ１１のトランジスタＴＲ１を非導通状態に
制御し、通常の動作状態の場合にはコントロール回路８
１、８２は図４、図６に示す構成と同様に作用する。こ
れにより、図４ならびに図６に示す実施形態の機能を実
現することが可能となり、図４ならびに図６に示す実施
形態で得られる効果を達成することができる。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、アナログスイッチのオフ時に高位電源電圧以上又は
低位電源電圧以下の電圧がアナログスイッチ端子に印加
されると、印加電圧をアナログスイッチの一方のトラン
ジスタのゲート端子ならびにウェルに与えるようにした
ので、アナログスイッチのオフ時にアナログスイッチを
構成する一方のトランジスタのウェルとアナログスイッ
チ端子間に電流が流れることは防止され、消費電流の増
加を抑えることができる。さらに、アナログスイッチを
構成するトランジスタに電流が流れることは防止され、
アナログスイッチを確実にオフ状態に維持継続して誤動
作を防止することができる。
ば、アナログスイッチのオフ時に高位電源電圧以上又は
低位電源電圧以下の電圧がアナログスイッチ端子に印加
されると、印加電圧をアナログスイッチの一方のトラン
ジスタのゲート端子ならびにウェルに与えるようにした
ので、アナログスイッチのオフ時にアナログスイッチを
構成する一方のトランジスタのウェルとアナログスイッ
チ端子間に電流が流れることは防止され、消費電流の増
加を抑えることができる。さらに、アナログスイッチを
構成するトランジスタに電流が流れることは防止され、
アナログスイッチを確実にオフ状態に維持継続して誤動
作を防止することができる。
【図１】この発明の一実施形態に係るトレラント機能付
きアナログスイッチ回路の構成を示す図である。
きアナログスイッチ回路の構成を示す図である。
【図２】この発明が適用されたアナログスイッチにおい
て寄生ダイオードが形成されない様子を示す図である。
て寄生ダイオードが形成されない様子を示す図である。
【図３】図１に示すバイアス回路の一実施形態の回路構
成を示す図である。
成を示す図である。
【図４】図１に示すバイアス回路の他の実施形態の回路
構成を示す図である。
構成を示す図である。
【図５】この発明の他の実施形態に係るトレラント機能
付きアナログスイッチ回路における寄生ダイオードが形
成されない様子を示す図である。
付きアナログスイッチ回路における寄生ダイオードが形
成されない様子を示す図である。
【図６】この発明の他の実施形態に係るトレラント機能
付きアナログスイッチ回路の構成を示す図である。
付きアナログスイッチ回路の構成を示す図である。
【図７】この発明の他の実施形態に係るトレラント機能
付きアナログスイッチ回路における寄生ダイオードが形
成されない様子を示す図である。
付きアナログスイッチ回路における寄生ダイオードが形
成されない様子を示す図である。
【図８】この発明の他の実施形態に係るトレラント機能
付きアナログスイッチ回路の構成を示す図である。
付きアナログスイッチ回路の構成を示す図である。
【図９】図８に示すトレラント機能付きアナログスイッ
チ回路の具体的な回路構成を示す図である。
チ回路の具体的な回路構成を示す図である。
【図１０】従来のアナログスイッチの一構成を示す図で
ある。
ある。
【図１１】従来のアナログスイッチにおいて寄生ダイオ
ードが形成される様子を示す図である。
ードが形成される様子を示す図である。
１１，３１ アナログスイッチ １２ バイアス回路 ３２ 駆動部 ３３ 比較部 ３４ 伝達部 ３５ 駆動制御部 ３６ ゲートバイアス部 ３７ ウェルバイアス部 ８１，８２ コントロール回路 ＴＲ１〜ＴＲ２７ トランジスタ Ａ，Ｂ Ｉ／Ｏピン Ｄ１〜Ｄ４ ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福岡 正人 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 衣笠 昌典 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5J055 AX34 AX53 AX64 BX17 CX24 DX17 DX53 DX73 DX83 EX07 EX21 EY21 EZ07 EZ12 FX12 FX17 FX35 GX01
Claims (6)
- 【請求項１】 ＰチャネルのトランジスタとＮチャネル
のトランジスタがアナログスイッチ端子間に並列接続さ
れ、スイッチ開閉制御信号が前記Ｎチャネルのトランジ
スタのゲート端子に与えられ、前記アナログスイッチ端
子間が開閉制御されるアナログスイッチと、 前記アナログスイッチ端子に与えられる信号ならびに前
記スイッチ開閉制御信号を受けて、前記スイッチ開閉制
御信号とともに前記アナログスイッチを開閉制御し、前
記アナログスイッチがオフ時に、前記アナログスイッチ
端子の少なくとも一方のアナログスイッチ端子に高位電
源電圧以上の電圧が印加されると、印加電圧を前記アナ
ログスイッチのＰチャネルのトランジスタのゲート端子
ならびにウェルに供給するバイアス回路とを具備し、 前記アナログスイッチがオフ時に前記アナログスイッチ
端子に印加される高位電源電圧以上の電圧に対して耐性
を有することを特徴とするトレラント機能付きアナログ
スイッチ回路。 - 【請求項２】 前記バイアス回路は、前記スイッチ開閉
制御信号ならびに駆動制御信号を受けて、前記アナログ
スイッチのＰチャネルのトランジスタのゲート端子に駆
動信号を供給する駆動部と、 前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた高い方の電圧を出力する比較部と、 前記アナログスイッチ端子の少なくとも一方のアナログ
スイッチ端子に印加された高位電源電圧以上の印加電圧
が前記比較部から出力されて、前記比較部から出力され
た印加電圧を前記アナログスイッチのＰチャネルのトラ
ンジスタのウェルに与え、ウェルノードに伝達する伝達
部と、 前記スイッチ開閉制御信号ならびに前記比較部の出力を
受けて、前記駆動部に駆動制御信号を与える駆動制御部
と、 前記スイッチ開閉制御信号ならびに前記伝達部から前記
ウェルノードに伝達された前記印加電圧を受けて、前記
スイッチ開閉制御信号に基づいて前記印加電圧を前記ア
ナログスイッチのＰチャネルのトランジスタのゲート端
子に与えるゲートバイアス部と、 前記アナログスイッチがオン状態の時に、前記アナログ
スイッチのＰチャネルのトランジスタのウェルに高位電
源電圧のウェルバイアスを与えるウェルバイアス部とを
有することを特徴とする請求項１記載のトレラント機能
付きアナログスイッチ回路。 - 【請求項３】 前記バイアス回路は、 前記スイッチ開閉制御信号ならびにウェルバイアス信号
を受けて、スイッチ開閉制御信号に基づいて前記アナロ
グスイッチのＰチャネルのトランジスタのゲート端子に
ウェルバイアス信号又はロウレベルの駆動信号を供給す
るゲートバイアス部と、 前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた高い方の電圧をウェルバイアス信号として、前
記Ｐチャネルのトランジスタのウェルならびに前記ゲー
トバイアス部に与える比較／ウェルバイアス部とを有す
ることを特徴とする請求項１記載のトレラント機能付き
アナログスイッチ回路。 - 【請求項４】 ＰチャネルのトランジスタとＮチャネル
のトランジスタがアナログスイッチ端子間に並列接続さ
れ、スイッチ開閉制御信号に基づいて前記アナログスイ
ッチ端子間が開閉制御されるアナログスイッチと、 前記スイッチ開閉制御信号を受けて、前記Ｐチャネルの
トランジスタに駆動制御信号を与える第１のゲートバイ
アス回路と、 前記第１のゲートバイアス部の出力ならびにウェルバイ
アス信号を受けて、前記Ｎチャネルのトランジスタにウ
ェルバイアス信号又はハイレベルの駆動制御信号を供給
する第２のゲートバイアス回路と、 前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた低い方の電圧をウェルバイアス信号として、前
記Ｎチャネルのトランジスタのウェルならびに前記ゲー
トバイアス回路に与え、前記アナログスイッチがオフ時
に、前記アナログスイッチ端子の少なくとも一方のアナ
ログスイッチ端子に低位電源電圧以下の電圧が印加され
ると、印加電圧を前記アナログスイッチのＮチャネルの
トランジスタのゲート端子ならびにウェルに供給する比
較／ウェルバイアス部とを具備し、 前記アナログスイッチがオフ時に前記アナログスイッチ
端子に印加される低位電源電圧以下の電圧に対して耐性
を有することを特徴とするトレラント機能付きアナログ
スイッチ回路。 - 【請求項５】 ＰチャネルのトランジスタとＮチャネル
のトランジスタがアナログスイッチ端子間に並列接続さ
れ、スイッチ開閉制御信号に基づいて前記アナログスイ
ッチ端子間が開閉制御されるアナログスイッチと、 前記アナログスイッチ端子に与えられる信号ならびに前
記スイッチ開閉制御信号を受けて、前記スイッチ開閉制
御信号に基づいて前記Ｐチャネルのトランジスタを導通
制御し、前記アナログスイッチがオフ時に、前記アナロ
グスイッチ端子の少なくとも一方のアナログスイッチ端
子に高位電源電圧以上の電圧が印加されると、印加電圧
を前記アナログスイッチのＰチャネルのトランジスタの
ゲート端子ならびにウェルに供給する第１のコントロー
ル回路と、 前記アナログスイッチ端子に与えられる信号ならびに前
記スイッチ開閉制御信号の反転信号を受けて、前記スイ
ッチ開閉制御信号に基づいて前記Ｎチャネルトランジス
タを導通制御し、前記アナログスイッチがオフ時に、前
記アナログスイッチ端子の少なくとも一方のアナログス
イッチ端子に低位電源電圧以下の電圧が印加されると、
印加電圧を前記アナログスイッチのＮチャネルのトラン
ジスタのゲート端子ならびにウェルに供給する第２のコ
ントロール回路とを具備し、 前記アナログスイッチがオフ時に前記アナログスイッチ
端子に印加される高位電源電圧以上又は低位電源電圧以
下の電圧に対して耐性を有することを特徴とするトレラ
ント機能付きアナログスイッチ回路。 - 【請求項６】 前記第１のコントロール回路は、 前記スイッチ開閉制御信号ならびにＮウェルバイアス信
号を受けて、前記アナログスイッチのＰチャネルのトラ
ンジスタのゲート端子にＮウェルバイアス信号又はロウ
レベルの駆動信号を供給するゲートバイアス部と、 前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた高い方の電圧をＮウェルバイアス信号として、
前記Ｐチャネルのトランジスタのウェルならびに前記ゲ
ートバイアス部に与える比較／ウェルバイアス部とを備
えて構成され、 前記第２のコントロール回路は、 前記スイッチ開閉制御信号の反転信号ならびにＰウェル
バイアス信号を受けて、前記Ｎチャネルのトランジスタ
にＰウェルバイアス信号又はハイレベルの駆動制御信号
を供給するゲートバイアス部と、 前記アナログスイッチ端子に印加された信号を受けて、
両信号の電圧を比較し、前記アナログスイッチ端子に与
えられた低い方の電圧をＰウェルバイアス信号として、
前記Ｎチャネルのトランジスタのウェルならびに前記ゲ
ートバイアス部に与える比較／ウェルバイアス部とを備
えて構成されることを特徴とする請求項５記載のトレラ
ント機能付きアナログスイッチ回路。
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