JP2007509562A

JP2007509562A - スイッチ

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Publication number: JP2007509562A
Application number: JP2006536234A
Authority: JP
Inventors: アジャイカポール
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-10-23
Filing date: 2004-10-13
Publication date: 2007-04-12
Also published as: CN1871771A; EP1678828A2; ATE556487T1; TW200524277A; US20070080737A1; CN1871771B; US7304526B2; WO2005041409A2; WO2005041409A3; EP1678828B1

Abstract

第１のトランジスタ（１）及び第２のトランジスタ（２）を有するアナログ双方向スイッチ（２０）は、スイッチ（２０）の入力部又は出力部における信号電圧がスイッチ（２０）を動作するのに使用される供給電圧を超過する場合に悪く機能する。スイッチ（２０）に回路（２１）を設けることにより、第２のトランジスタ（２）に向かうことになる第２の制御信号（“ｆ”）は、もはや第１のトランジスタ（１）に向かうことになる第１の制御信号（“ｅ”）を単に反転することにより生成されないが、第１の制御信号（“ｅ”）に応答してスイッチ（２０）の入出力部における入出力信号（“ｚ”）を考慮することにより生成される。回路（２１）は、固定値又は入出力信号（“ｚ”）の値のいずれかを持つ第２の制御信号（“ｆ”）を生成する生成器（２２）を有し、入出力信号（“ｚ”）を生成器（２２）に供給する検出器（２３）を有する。他の回路（２４）は、第２のトランジスタ（２）に向かうことになるバックゲート信号（“ｂｇ”）を生成する他の生成器を有する。

Description

本発明は、第１及び第２のトランジスタを有するスイッチ並びにこのようなスイッチを有する装置に関する。

このような装置の例は、携帯電話のようなオーディオ／ビデオ送受信器及び他のオーディオ／ビデオ機器である。

従来のスイッチは、日本国特許公開公報第０９２５２２４１Ａ号から既知であり、前記公報は、第５の図において第１及び第２のトランジスタを有するスイッチを開示している。各トランジスタの第１の主電極は、互いに結合されて入力部を構成し、各トランジスタの第２の主電極は、互いに結合されて出力部を構成し、前記第１のトランジスタの制御電極が、前記スイッチをイネーブル又はディスエーブルモードにする前記スイッチの制御入力部を構成する。前記第２のトランジスタの制御電極は、インバータを介して前記第１のトランジスタの制御電極に結合される。

スイッチの入力部又は出力部における信号電圧が前記スイッチを動作するのに使用される供給電圧を超過する場合、複数の問題が起こり得る。第一に、ディスエーブルモードにおいて、電流が前記スイッチのＩ／Ｏライン間で流れ始める可能性がある。第二に、バックゲートダイオードが供給電圧にリークし始める可能性がある。第三に、イネーブルモードにおいて、前記スイッチのＩ／Ｏラインにおける信号電圧がクリップされる可能性がある。

既知のスイッチは、特に、前記スイッチの入力部又は出力部における信号電圧が供給電圧より大きい場合に、比較的悪く機能するために不利である。

本発明の目的は、特に、スイッチの入力部又は出力部における信号電圧が供給電圧より大きい場合に、比較的良く機能する第１及び第２のトランジスタを有するスイッチを提供することである。

本発明の他の目的は、特に、スイッチの入力部又は出力部における信号電圧が供給電圧より大きい場合に、比較的良く機能するこのようなスイッチを有する装置を提供することである。

本発明によるスイッチは、
第１のトランジスタであって、前記スイッチの入出力部を構成する主電極を有し、第１の制御信号に応答して前記第１のトランジスタを制御する前記スイッチの第１の制御入力部を構成する制御電極を有する当該第１のトランジスタと、
第２のトランジスタであって、前記スイッチの前記入出力部を構成する主電極を有し、第２の制御信号に応答して前記第２のトランジスタを制御する前記スイッチの第２の制御入力部を構成する制御電極を有する当該第２のトランジスタと、
前記第１の制御信号及び前記スイッチの入出力部における入出力信号に応答して前記第２の制御信号を生成する回路と、
を有する。

前記スイッチに前記回路を設けることにより、前記第２の制御信号は、もはや前記第１の制御信号を単に反転することにより生成されず、前記第１の制御信号に応答して前記スイッチの入出力部における前記入出力信号を考慮することにより生成される。したがって、前記スイッチの入出力部におけるこの入出力信号の振幅電圧が前記スイッチを動作するのに使用される供給電圧を超過する場合、前記第１の制御信号により規定される前記スイッチのモードに依存して、前記第２の制御信号は適宜に適合されることができる。結果として、不利なクリッピング及びリークが強力に減少される。本発明によるスイッチは、従来のスイッチより前記供給電圧を超過する振幅電圧を持つ入出力信号をうまく処理する。

本発明によるスイッチの第１の実施例は、前記第１の制御信号が第１の値を持つイネーブルモードにおいて、第２の値を持つ前記第２の制御信号を生成する生成器を有する前記回路により規定される。前記イネーブルモードにおいて、前記第２の制御信号は、前記第１の制御信号を有利に単に反転することにより生成される。前記第１の値は、例えば、前記供給電圧に対応し、前記第２の値は、グラウンド電圧に対応する。

本発明によるスイッチの第２の実施例は、前記第１の制御信号が前記第２の値を持つディスエーブルモードにおいて、前記入出力信号の値が前記第１の値より小さい場合には前記第１の値を持ち、前記入出力信号の値が前記第１の値より大きい場合には前記入出力信号の値を持つ前記第２の制御信号を生成する前記生成器に前記入出力信号を供給する検出器を更に有する前記回路により規定される。前記ディスエーブルモードにおいて、前記第２の制御信号は、前記入出力信号の値が前記供給電圧より小さい場合には前記第１の制御信号を有利に単に反転することにより生成され、前記入出力信号の値が前記供給電圧より大きい場合には前記入出力信号の値を有利に選択することにより生成される。

本発明によるスイッチの第３の実施例は、前記第１の制御信号及び前記スイッチの入出力部における入出力信号に応答して前記第２のトランジスタに向かうことになるバックゲート信号を生成する他の回路を更に有することにより規定される。前記ディスエーブルモードにおいて、従来のスイッチでは、前記第２のトランジスタのバックゲートが前記供給電圧に結合されていた。本発明による前記スイッチに前記他の回路を設けることにより、前記バックゲートは、もはや前記供給電圧に固定的に結合されておらず、前記第２のトランジスタのバックゲートに向かうことになるバックゲート信号が、前記第１の制御信号に応答して、前記スイッチの入出力部における前記入出力信号を考慮することにより有利に順応的に生成される。

本発明によるスイッチの第４の実施例は、前記第１の制御信号が第１の値を持つイネーブルモードにおいて、前記入出力信号の値を持つ前記バックゲート信号を生成し、前記第１の制御信号が第２の値を持つディスエーブルモードにおいて、前記入出力信号の値が前記第１の値より小さい場合に前記第１の値を持ち、前記入出力信号の値が前記第１の値より大きい場合には前記入出力信号の値を持つ前記バックゲート信号を生成する他の生成器を有する前記他の回路により規定される。前記イネーブルモードにおいて、前記バックゲート信号は、前記入出力信号を選択することにより生成され、前記ディスエーブルモードにおいて、前記バックゲート信号は、前記入出力信号の値が前記供給電圧より小さい場合には前記バックゲートを前記供給電圧に結合することにより生成され、前記入出力信号の値が前記供給電圧より大きい場合には前記入出力信号を有利に選択することにより生成される。

本発明によるスイッチの第５の実施例は、前記生成器が第３及び第４のトランジスタを有し、前記第３及び第４のトランジスタの第１の主電極が互いに結合され、第２の主電極が互いに結合され、前記第１の主電極が第５のトランジスタの第１の主電極に更に結合され、前記第２の主電極が前記第２の制御信号を生成する第６、第７及び第８のトランジスタの第１の主電極に更に結合され、前記第３のトランジスタの制御電極が第９及び第１０のトランジスタの第１の主電極に結合され、前記第７、第８及び第１０のトランジスタの第２の主電極が互いに結合され、前記第７のトランジスタの制御電極が前記第７のトランジスタの前記第１の主電極に結合され、前記第５、第６、第９及び第１０のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受けることにより規定される。通常は、前記第５、第６及び第９のトランジスタは前記第１の制御信号を受け、前記第１０のトランジスタは前記第１の制御信号の派生（反転）バージョンを受ける。この生成器は、単純で信頼性があり低コストの構成を持つ。

本発明によるスイッチの第６の実施例は、第１１及び第１２のトランジスタを有する検出器により規定され、前記第１１及び第１２のトランジスタの第１の主電極が互いに結合されて前記入出力信号又は前記入出力信号の派生バージョンを受け、前記第１１のトランジスタの第２の主電極が前記第１２のトランジスタの制御電極及び第１３のトランジスタの第１の主電極に結合され、前記第１２のトランジスタの第２の主電極が、前記第１１のトランジスタの制御電極と、第１４のトランジスタの第１の主電極と、前記第７、第８及び第１０のトランジスタの前記第２の主電極とに結合され、前記第１３及び第１４のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受ける。通常は、前記第１４のトランジスタは前記第１の制御信号を受け、前記第１３のトランジスタは前記第１の制御信号の派生（反転）バージョンを受ける。この検出器は、単純で信頼性があり低コストの構成を持つ。

本発明によるスイッチの第７の実施例は、第１５及び第１６のトランジスタを有する他の生成器により規定され、前記第１５及び第１６のトランジスタの第１の主電極が互いに結合されて前記入出力信号又は前記入出力信号の派生バージョンを受け、第２の主電極が互いに且つ第１７のトランジスタの第１の主電極に結合されてバックゲート信号を生成し、前記第１７のトランジスタの第２の主電極が第１８のトランジスタの第１の主電極に結合され、前記第１５、第１６及び第１７のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受け、前記第１８のトランジスタの制御電極が前記入出力信号又は前記入出力信号の派生バージョンを受ける。通常は、前記第１６及び第１７のトランジスタが前記第１の制御信号を受け、前記第１５のトランジスタが前記第１の制御信号の派生（反転）バージョンを受ける。この他の生成器は単純で信頼性があり低コストの構成を持つ。

本発明によるスイッチの第８の実施例は、前記第２のトランジスタが前記バックゲート信号を受けるバックゲートを持つＰＭＯＳであり、前記第３及び第１０のトランジスタが夫々の第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第７及び第８のトランジスタが夫々の第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１１及び第１２のトランジスタが夫々の第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１５及び第１７のトランジスタが夫々の第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１８のトランジスタがこれの第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、他の全てのトランジスタが夫々ＮＭＯＳであることにより規定される。このスイッチは単純で信頼性があり低コストの構成を持つ。

本発明によるスイッチを有する本発明による装置の実施例は、本発明によるスイッチの実施例に対応する。前記スイッチの第１の入出力部に結合された前記装置の第１の段は、例えば、高周波段及び／又は変調／復調段に対応し、前記スイッチの第２の入出力部に結合された前記装置の第２の段は、例えば、低周波段及び／又は増幅段に対応する。

本発明は、特に、前記第２のトランジスタが、前記スイッチの入出力部における前記入出力信号の振幅電圧が前記スイッチを動作するのに使用される前記供給電圧を超過する場合に生じる問題に主に関与するという洞察に基づき、特に、前記第２のトランジスタを制御する前記第２の制御信号が、前記第１の制御信号に応答して前記スイッチの入出力部における前記入出力信号を考慮することにより生成されるべきであるという基本的なアイデアに基づく。

本発明は、特に、スイッチの入出力部における入出力信号の振幅電圧が前記スイッチを動作するのに使用される供給電圧を超過する場合でさえ比較的良く機能するスイッチを提供する問題を解決し、特に、前記スイッチの入出力部における入出力信号より大きな振幅電圧が前記供給電圧を前記入出力信号のレベルまで増加する必要なく処理されることができ、これにより不利なクリッピング及びリークが強力に減少される点で有利である。本発明によるスイッチは、前記供給電圧を超過する振幅電圧を持つ入出力信号を従来のスイッチより良く処理する。これは、電力供給が互いに及び／又は前記スイッチの電力供給と異なる、異なるシステム内の及び異なるシステムの中間のスイッチの移植性に関しても役立つ。

本発明のこれら及び他の態様は、以下に記載される実施例を参照して説明され、明らかになる。

図１に示される本発明によるスイッチ２０は、第１のトランジスタ１を有し、第１のトランジスタ１の第１の主電極は、第１の入出力部Ｙに結合されて第１の入出力信号“ｙ”をガイドし、第２の主電極は、第２の入出力部Ｚに結合されて第２の入出力信号“ｚ”をガイドし、制御電極は第１の制御信号“ｅ”を受ける。スイッチ２０は、第２のトランジスタ２を有し、第２のトランジスタ２の第１の主電極は第１の入出力部Ｙに結合され、第２の主電極は第２の入出力部Ｚに結合され、制御電極は回路２１から第２の制御信号“ｆ”を受け、バックゲートは回路２４からバックゲート信号“ｂｇ”を受ける。回路２１は、第２の入出力信号“ｚ”及び第１の制御信号“ｅ”を受け、これらに応答して第２の制御信号“ｆ”を生成する。回路２４は、第２の入出力信号“ｚ”及び第２の制御信号“ｅ”を受け、これらに応答してバックゲート信号“ｂｇ”を生成する。

図２に示される回路２１は、第１の制御信号“ｅ”及び信号“ｘ”を受け、第２の制御信号“ｆ”を生成する生成器２２を有する。回路２１は、第１の制御信号“ｅ”及び第２の入出力信号“ｚ”を受け、信号“ｘ”を生成する検出器２３を更に有する。

図３に示される生成器２２は、第３及び第４のトランジスタ３及び４を有し、これらの第１の主電極が互いに結合され、第２の主電極が互いに結合され、前記第１の主電極が第５のトランジスタ５の第１の主電極に更に結合され、前記第２の主電極が第６、第７及び第８のトランジスタ６、７及び８の第１の主電極に更に結合されて第２の制御信号“ｆ”を生成し、第３のトランジスタ３の制御電極が第９及び第１０のトランジスタ９及び１０の第１の主電極に結合され、第７、第８及び第１０のトランジスタ７、８及び１０の第２の主電極が互いに結合されて検出器２３から信号“ｘ”を受け、第７のトランジスタ７の制御電極が第７のトランジスタ７の第１の主電極に結合され、第５のトランジスタ５の制御電極が第１の制御信号“ｅ”を受け、第６及び第９のトランジスタ６及び９の制御電極が第１の制御信号“ｅ”を受け、第１０のトランジスタ１０の制御電極が反転された第１の制御信号“

”を受け、第４のトランジスタ４の制御電極、第５のトランジスタ５の第２の主電極及び第８のトランジスタ８の制御電極が電圧電源＋に結合され、第６及び第９のトランジスタ６及び９の第２の主電極がグラウンドに結合される。

図４に示される検出器２３は、第１１及び第１２のトランジスタ１１及び１２を有し、これらの第１の主電極が互いに結合されて第２の入出力信号“ｚ”又は第２の入出力信号“ｚ”の派生バージョン（例えばフィルタリングされたバージョン）を受け、第１１のトランジスタ１１の第２の主電極が第１２のトランジスタ１２の制御電極及び第１３のトランジスタの第１の主電極に結合され、第１２のトランジスタ１２の第２の主電極が第１１のトランジスタ１１の制御電極及び第１４のトランジスタ１４の第１の主電極並びに第７、第８及び第１０のトランジスタ７、８及び１０の第２の主電極に結合されて信号“ｘ”を供給し、第１３のトランジスタ１３の制御電極が反転された第１の制御信号“

”を受け、第１４のトランジスタ１４の制御電極が第１の制御信号“ｅ”を受け、第１３及び第１４のトランジスタ１３及び１４の第２の主電極がグラウンドに結合される。

図５に示される他の回路２４は、第１の制御信号“ｅ”及び第２の入出力信号“ｚ”を受け、バックゲート信号“ｂｇ”を生成する他の生成器２５を有する。他の生成器２５は、第１５及び第１６のトランジスタ１５及び１６を有し、これらの第１の主電極が互いに結合されて第２の入出力信号“ｚ”又は第２の入出力信号“ｚ”の派生バージョン（例えばフィルタリングされたバージョン）を受け、第２の主電極が互いに及び第１７のトランジスタ１７の第１の主電極に結合されてバックゲート信号“ｂｇ”を生成し、第１７のトランジスタ１７の第２の主電極が第１８のトランジスタ１８の第１の主電極に結合され、第１６及び第１５のトランジスタ１６及び１５の制御電極が反転された第１の制御信号“

”を受け、第１７のトランジスタ１７の制御電極が第１の制御信号“ｅ”を受け、第１８のトランジスタ１８の制御電極が第２の入出力信号“ｚ”を受け、第１８のトランジスタ１８の第２の主電極が電圧電源＋に結合される。

第２のトランジスタ２は、バック信号“ｂｇ”を受けるバックゲートを持つＰＭＯＳであり、第３のトランジスタ３は、これの第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、第７及び第８のトランジスタ７及び８は、夫々の第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、第１０のトランジスタ１０は、これの第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、第１１及び第１２のトランジスタ１１及び１２は、夫々の第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、第１５及び第１７のトランジスタ１５及び１７は、夫々の第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、第１８のトランジスタ１８は、これの第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、第５のトランジスタ５は、前記電圧供給源に結合されたバックゲートを持つＰＭＯＳであり、他の全てのトランジスタ１、４、６、９、１３、１４及び１６は、夫々グランドに結合されたバックゲートを持つＮＭＯＳである。

第１の制御信号“ｅ”が例えば前記電圧供給源の電圧に実質的に等しい電圧振幅のような第１の値を持つイネーブルモードにおいて、生成器２２は、例えばグラウンド電圧に実質的に等しい電圧振幅のような第２の値を持つ第２の制御信号“ｆ”を生成する。これは、導通状態である第６のトランジスタ６の結果である。結果として、第１及び第２のトランジスタ１及び２は導通状態であり、したがって、信号はスイッチ２０を介して‘Ｙ’と‘Ｚ’との間で転送されることができる。

第１の制御信号“ｅ”が第２の値を持つディスエーブルモードにおいて、生成器２２は、第２の入出力信号“ｚ”が前記第１の値より小さい場合に前記第１の値を持ち、第２の入出力信号“ｚ”が前記第１の値より大きい場合に第２の入出力信号“ｚ”の値を持つ第２の制御信号“ｆ”を生成する。これは、導通状態である検出器２３内の第１２及び第１３のトランジスタ１２及び１３の結果であり、これは、信号“ｘ”を第２の入出力信号“ｚ”と実質的に等しくする。第２の入出力信号“ｚ”の値が前記第１の値より小さい場合、第７、第８及び第１０のトランジスタ７、８及び１０は非導通状態であり、第２の制御信号“ｆ”は、導通状態である第５のトランジスタ５を介して前記第１の値を得る。第２の入出力信号“ｚ”の値が前記第１の値より大きい場合、第７、第８及び第１０のトランジスタ７、８及び１０は導通状態であり、第２の制御信号“ｆ”は、第７／第８のトランジスタ７、８を介して第２の入出力信号“ｚ”の値を得る。第１０のトランジスタ１０は、第３のトランジスタ３をオフにし、これにより第２の制御信号“ｆ”と前記電圧電源との間の電流経路をブロックする。

第１の制御信号“ｅ”が前記第１の値を持つイネーブルモードにおいて、他の生成器２５は、入出力信号“ｚ”の値を持つバックゲート信号“ｂｇ”を生成する。これは、導通状態である第１５及び第１６のトランジスタ１５及び１６の結果である。第１の制御信号“ｅ”が前記第２の値を持つディスエーブルモードにおいて、他の生成器２５は、入出力信号“ｚ”の値が前記第１の値より小さい場合に前記第１の値を持ち、入出力信号“ｚ”の値が前記第１の値より大きい場合に入出力信号“ｚ”の値を持つバックゲート信号“ｂｇ”を生成する。これは、非導通状態である第１５及び第１６のトランジスタ１５及び１６の結果である。入出力信号“ｚ”の値が前記第１の値より小さい場合、第１７及び第１８のトランジスタ１７及び１８の両方が導通であり、バックゲート信号“ｂｇ”は前記第１の値を得る。入出力信号“ｚ”の値が前記第１の値より大きい場合、第１５のトランジスタ１５のみが導通であるのに対し、第１８のトランジスタ１８は非導通であり、バックゲート信号“ｂｇ”は、入出力信号“ｚ”の値を得る。

本発明による装置３０は、本発明によるスイッチ２０を有し、スイッチ２０の第１の入出力部Ｙに結合された第１の段２６と、スイッチ２０の第２の入出力部Ｚに結合された第２の段２７とを更に有する。このような装置３０の例は、携帯電話のようなオーディオ／ビデオ送受信器及び他のオーディオ／ビデオ機器である。装置３０の第１の段２６は、例えば、高周波段及び／又は変調／復調段に対応し、装置３０の第２の段２７は、例えば低周波段及び／又は増幅段に対応する。第１の入出力部Ｙが入力部であって、第２の入出力部Ｚが出力部であってもよく、又はアナログスイッチ２０がいわゆる双方向スイッチであることにより、逆もまた同様である。

回路２１及び他の回路２４は、第２の入出力信号“ｚ”を受ける。代わりに、第１の入出力信号“ｙ”が、第２の制御信号“ｆ”及びバックゲート信号“ｂｇ”を生成するために使用されてもよい。又は、加えて、４つの回路が使用されてもよく、一方の対が第１及び第２の入出力信号“ｙ”及び“ｚ”並びに第１の制御信号“ｅ”に応答して第２の制御信号“ｆ”を生成し、他方の対が第１及び第２の入出力信号“ｙ”及び“ｚ”並びに第１の制御信号“ｅ”に応答してバックゲート信号“ｂｇ”を生成し、これにより各対の回路の結果を結合するために結合回路が追加される必要がある。

信号及び値の揺らぎは、特に、（寄生又は非寄生の）抵抗、容量、インダクタンスにより、及びトランジスタ損失、インバータ損失等により起こり得る。第７及び第８のトランジスタ７及び８のうち、一方のみで十分であり、したがって一方が削除され、生成器２２が依然として適切に動作することが可能である。通常は、バックゲートに結合されたＰＭＯＳ３、７、８、１０、１１、１２、１５、１７及び１８の主電極はソースと称され、他方の主電極がドレインと称される。前記バックゲートは、寄生バックゲートダイオードが問題を生じないようにＰＭＯＳ３、７、８、１０、１１、１２、１５、１７及び１８の主電極の一方に結合される（これは非導通状態でなければならない）。

上述の実施例は本発明を制限するのではなく説明し、当業者が添付の請求項の範囲から外れることなく多くの代替実施例を設計することができることに注意すべきである。請求項において、括弧の間の参照符号は請求項を制限するように解釈されるべきでない。動詞“有する”及びその活用形の使用は、請求項に記載された要素又はステップ以外の要素又はステップの存在を除外しない。要素に先行する冠詞“１つの”は、複数のこのような要素の存在を除外しない。特定の方策が相互に異なる従属請求項に記載されているという単なる事実は、これらの方策の組み合わせが有利に使用されることができないことを示さない。

本発明は、特に、スイッチの入出力部における入出力信号の振幅電圧が前記スイッチを動作するのに使用される供給電圧を超過するバイイでさえ比較的良く機能するスイッチを提供する問題を解決し、特に、前記スイッチの入出力部における入出力信号より大きな振幅電圧が前記供給電圧を前記入出力信号のレベルまで増加する必要なく処理されることができ、これにより不利なクリッピング及びリークが強力に減少される点で有利である。本発明によるスイッチは、前記供給電圧を超過する振幅電圧を持つ入出力信号を従来のスイッチより良く処理する。これは、電力供給が互いに及び／又は前記スイッチの電力供給と異なる、異なるシステム内の及び異なるシステムの中間のスイッチの移植性に関しても役立つ。

回路及び他の回路を有する本発明によるスイッチをブロック図の形式で示す。本発明によるスイッチ用の回路をブロック図の形式で示す。本発明によるスイッチ用の回路の生成器をブロック図の形式で示す。本発明によるスイッチ用の回路の検出器をブロック図の形式で示す。本発明によるスイッチ用の他の回路の他の生成器をブロック図の形式で示す。本発明によるスイッチを有する本発明による装置をブロック図の形式で示す。

Claims

スイッチにおいて、
第１のトランジスタであって、前記スイッチの入出力部を構成する主電極と、第１の制御信号に応答して前記第１のトランジスタを制御する前記スイッチの第１の制御入力部を構成する制御電極とを有する当該第１のトランジスタと、
第２のトランジスタであって、前記スイッチの前記入出力部を構成する主電極と、第２の制御信号に応答して前記第２のトランジスタを制御する前記スイッチの第２の制御入力部を構成する制御電極とを有する当該第２のトランジスタと、
前記第１の制御信号及び前記スイッチの入出力部における入出力信号に応答して前記第２の制御信号を生成する回路と、
を有するスイッチ。
前記回路が、
前記第１の制御信号が第１の値を持つイネーブルモードにおいて、第２の値を持つ前記第２の制御信号を生成する生成器、
を有する、請求項１に記載のスイッチ。
前記回路が、
前記第１の制御信号が前記第２の値を持つディスエーブルモードにおいて、前記入出力信号の値が前記第１の値より小さい場合に前記第１の値を持ち、前記入出力信号の値が前記第１の値より大きい場合に前記入出力信号の値を持つ前記第２の制御信号を生成するように前記生成器に前記入出力信号を供給する検出器、
を更に有する、請求項２に記載のスイッチ。
前記第１の制御信号及び前記スイッチの入出力部における入出力信号に応答して前記第２のトランジスタに向かうことになるバックゲート信号を生成する他の回路、
を更に有する、請求項１に記載のスイッチ。
前記他の回路が、
前記第１の制御信号が第１の値を持つイネーブルモードにおいて、前記入出力信号の値を持つ前記バックゲート信号を生成し、前記第１の制御信号が第２の値を持つディスエーブルモードにおいて、前記入出力信号の値が前記第１の値より小さい場合に前記第１の値を持ち、前記入出力信号の値が前記第１の値より大きい場合に前記入出力信号の値を持つ前記バックゲート信号を生成する他の生成器、
を有する、請求項４に記載のスイッチ。
前記生成器が第３及び第４のトランジスタを有し、前記第３及び第４のトランジスタの第１の主電極が互いに結合され、前記第３及び第４のトランジスタの第２の主電極が互いに結合され、前記第１の主電極が第５のトランジスタの第１の主電極に更に結合され、前記第２の主電極が第６、第７及び第８のトランジスタの第１の主電極に更に結合されて前記第２の制御信号を生成し、前記第３のトランジスタの制御電極が第９及び第１０のトランジスタの第１の主電極に結合され、前記第７、第８及び第１０のトランジスタの第２の主電極が互いに結合され、前記第７のトランジスタの制御電極が前記第７のトランジスタの前記第１の主電極に結合され、前記第５、第６、第９及び第１０のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受ける、請求項２に記載のスイッチ。
検出器が第１１及び第１２のトランジスタを有し、前記第１１及び第１２のトランジスタの第１の主電極が互いに結合されて前記入出力信号又は前記入出力信号の派生バージョンを受け、前記第１１のトランジスタの第２の主電極が前記第１２のトランジスタの制御電極及び第１３のトランジスタの第１の主電極に結合され、前記第１２のトランジスタの第２の主電極が前記第１１のトランジスタの制御電極及び第１４のトランジスタの第１の主電極並びに前記第７、第８及び第１０のトランジスタの前記第２の主電極に結合され、前記第１３及び第１４のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受ける、請求項６に記載のスイッチ。
他の生成器が第１５及び第１６のトランジスタを有し、前記第１５及び第１６のトランジスタの第１の主電極が互いに結合されて前記入出力信号又は前記入出力信号の派生バージョンを受け、前記第１５及び第１６のトランジスタの第２の主電極が互いに及び第１７のトランジスタの第１の主電極に結合されてバックゲート信号を生成し、前記第１７のトランジスタの第２の主電極が第１８のトランジスタの第１の主電極に結合され、前記第１５、第１６及び第１７のトランジスタの制御電極が前記第１の制御信号又は前記第１の制御信号の派生バージョンを受け、前記第１８のトランジスタの制御電極が前記入出力信号又は前記入出力信号の派生バージョンを受ける、請求項７に記載のスイッチ。
前記第２のトランジスタが前記バックゲート信号を受けるバックゲートを持つＰＭＯＳであり、前記第３のトランジスタが前記第３のトランジスタの前記第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第７及び第８のトランジスタの夫々が夫々の前記第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１０のトランジスタが前記第１０のトランジスタの前記第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１１及び第１２のトランジスタの夫々が夫々の前記第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１５及び第１７のトランジスタの夫々が夫々の前記第２の主電極に結合されたバックゲートを持つＰＭＯＳであり、前記第１８のトランジスタが前記第１８のトランジスタの前記第１の主電極に結合されたバックゲートを持つＰＭＯＳであり、残りの全てのトランジスタが夫々ＮＭＯＳである、請求項８に記載のスイッチ。
請求項１に記載のスイッチを有し、前記スイッチの第１の入出力部に結合された第１の段と、前記スイッチの第２の入出力部に結合された第２の段とを更に有する装置。