JPH06152373A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06152373A JPH06152373A JP4297532A JP29753292A JPH06152373A JP H06152373 A JPH06152373 A JP H06152373A JP 4297532 A JP4297532 A JP 4297532A JP 29753292 A JP29753292 A JP 29753292A JP H06152373 A JPH06152373 A JP H06152373A
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- Japan
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- circuit
- current control
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Abstract
(57)【要約】
【目的】低電圧動作時のデータ出力の遅延を軽減するこ
と。 【構成】出力トランジスタのゲートに接続するノイズ対
策用電流制御素子Ｒ１，Ｒ２に低電圧動作時に動作する
バイパス回路５３，５４を設ける。そうすることによ
り、ノイズは発生しにくいがデータ出力の遅延は大きく
なる低電圧動作時においてデータ出力の遅延の軽減がは
かれる。
と。 【構成】出力トランジスタのゲートに接続するノイズ対
策用電流制御素子Ｒ１，Ｒ２に低電圧動作時に動作する
バイパス回路５３，５４を設ける。そうすることによ
り、ノイズは発生しにくいがデータ出力の遅延は大きく
なる低電圧動作時においてデータ出力の遅延の軽減がは
かれる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
データ出力回路に関する。
データ出力回路に関する。
【０００２】
【従来の技術】図３は従来のデータ出力回路を示す回路
図である。図３において、端子１８には、電源電圧（以
後ＶＣＣ１と略記）を入力し、リードフレーム等の寄生
インダクタンスＬ１を通した後、端子１６に各トランジ
スタの電源電圧（以後ＶＣＣ２と略記）を供給する。
図である。図３において、端子１８には、電源電圧（以
後ＶＣＣ１と略記）を入力し、リードフレーム等の寄生
インダクタンスＬ１を通した後、端子１６に各トランジ
スタの電源電圧（以後ＶＣＣ２と略記）を供給する。
【０００３】端子１９には、接地電位（以後ＧＮＤ１と
略記）を入力し、リードフレーム等の寄生インダクタン
スＬ２を通した後、端子１７に各トランジスタの接地電
位（以後ＧＮＤ２と略記）を供給する。
略記）を入力し、リードフレーム等の寄生インダクタン
スＬ２を通した後、端子１７に各トランジスタの接地電
位（以後ＧＮＤ２と略記）を供給する。
【０００４】端子１６，１７間に、Ｐ，Ｎチャネルトラ
ンジスタ２，３の直列体と、Ｐ，Ｎチャネルトランジス
タ４，５の直列体とを接続し、これらトランジスタ２，
３，４，５のゲートを互いに接続して入力端子１とな
し、前記直列体の共通接続点と端子２０，２１との間に
それそれ抵抗素子Ｒ１，Ｒ２を接続し、さらに端子１
６，１７間にＰ，Ｎチャネルトランジスタ１３，１４の
直列体を設け、その共通接続点を出力端子１５となし、
トランジスタ１３，１４のゲートはそれぞれ端子２０，
２１に接続される。
ンジスタ２，３の直列体と、Ｐ，Ｎチャネルトランジス
タ４，５の直列体とを接続し、これらトランジスタ２，
３，４，５のゲートを互いに接続して入力端子１とな
し、前記直列体の共通接続点と端子２０，２１との間に
それそれ抵抗素子Ｒ１，Ｒ２を接続し、さらに端子１
６，１７間にＰ，Ｎチャネルトランジスタ１３，１４の
直列体を設け、その共通接続点を出力端子１５となし、
トランジスタ１３，１４のゲートはそれぞれ端子２０，
２１に接続される。
【０００５】本データ出力回路より出力端子１５に高レ
ベルを出力する場合、出力トランジスタ１４を非導通
（ＯＦＦ）状態，出力トランジスタ１３をＯＮ状態にす
る。このとき、出力トランジスタ１３のゲート端子２０
の電位を急に立下げると出力トランジスタ１３が急に導
通（ＯＮ）状態となり、インダクタンスＬ１に大電流が
流れ、電圧ＶＣＣ２にノイズが発生する可能性がある。
ベルを出力する場合、出力トランジスタ１４を非導通
（ＯＦＦ）状態，出力トランジスタ１３をＯＮ状態にす
る。このとき、出力トランジスタ１３のゲート端子２０
の電位を急に立下げると出力トランジスタ１３が急に導
通（ＯＮ）状態となり、インダクタンスＬ１に大電流が
流れ、電圧ＶＣＣ２にノイズが発生する可能性がある。
【０００６】この対策として、端子２０が急に立下がる
のを防ぐための抵抗素子Ｒ１を有している。（端子２０
の寄生容量をＣ２０とすれば、端子２０は時定数Ｃ２０
・Ｒ１遅れる。）また、データ出力回路より出力端子１
５に低レベルを出力する場合、出力トランジスタ１３を
ＯＦＦ状態，出力トランジスタ１４をＯＮ状態にする。
このとき、出力トランジスタ１４のゲート端子２１の電
位が急に立上がるのを防ぐため、抵抗素子Ｒ２を有して
いる。
のを防ぐための抵抗素子Ｒ１を有している。（端子２０
の寄生容量をＣ２０とすれば、端子２０は時定数Ｃ２０
・Ｒ１遅れる。）また、データ出力回路より出力端子１
５に低レベルを出力する場合、出力トランジスタ１３を
ＯＦＦ状態，出力トランジスタ１４をＯＮ状態にする。
このとき、出力トランジスタ１４のゲート端子２１の電
位が急に立上がるのを防ぐため、抵抗素子Ｒ２を有して
いる。
【０００７】
【発明が解決しようとする課題】この従来のデータ出力
回路では、出力トランジスタが急にＯＮするのを防い
で、ノイズが発生するのを防いでいるため、データの出
力に遅れが生じる。また、この回路では、ノイズが発生
しやすい高電圧では効果があるが、ノイズが発生しにく
い低電圧では極端にデータの出力が遅れるという問題点
もある。
回路では、出力トランジスタが急にＯＮするのを防い
で、ノイズが発生するのを防いでいるため、データの出
力に遅れが生じる。また、この回路では、ノイズが発生
しやすい高電圧では効果があるが、ノイズが発生しにく
い低電圧では極端にデータの出力が遅れるという問題点
もある。
【０００８】本発明の目的は、前記問題点が解決され、
データの出力が遅れないようにした半導体装置を提供す
ることにある。
データの出力が遅れないようにした半導体装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の構成は、出力ト
ランジスタの入力ゲートに接続されたノイズ対策用の電
流制御素子を有するデータ出力回路を備えた半導体装置
において、前記電流制御素子に並列に接続されたバイパ
ス回路と、前記バイパス回路を駆動する低電圧検出回路
とを備えていることを特徴とする。
ランジスタの入力ゲートに接続されたノイズ対策用の電
流制御素子を有するデータ出力回路を備えた半導体装置
において、前記電流制御素子に並列に接続されたバイパ
ス回路と、前記バイパス回路を駆動する低電圧検出回路
とを備えていることを特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例の半導体装置を
示す回路図である。
示す回路図である。
【００１１】図１において、本実施例の半導体装置は、
図３の回路に、低電圧検出回路５１，バイパス回路５
３，５４，Ｐ，Ｎチャネルトランジスタ１０，１１の直
列体からなるインバータが追加された形の回路となって
いる。
図３の回路に、低電圧検出回路５１，バイパス回路５
３，５４，Ｐ，Ｎチャネルトランジスタ１０，１１の直
列体からなるインバータが追加された形の回路となって
いる。
【００１２】バイパス回路５３はＰ，Ｎチャネルトラン
ジスタ６，７からなるゲート回路で、バイパス回路５４
はＰ，Ｎチャネルトランジスタ８，９からなるゲート回
路であり、低電圧検出回路５１の出力で、バイパス回路
５３，５４を制御する。
ジスタ６，７からなるゲート回路で、バイパス回路５４
はＰ，Ｎチャネルトランジスタ８，９からなるゲート回
路であり、低電圧検出回路５１の出力で、バイパス回路
５３，５４を制御する。
【００１３】低電圧検出回路５１は、ある低電位（以後
ＶＣＣＬと略記）以下になると、高（Ｈｉｇｈ）レベル
が出力される様に設定してあるとする。
ＶＣＣＬと略記）以下になると、高（Ｈｉｇｈ）レベル
が出力される様に設定してあるとする。
【００１４】電源電圧ＶＣＣ１がＶＣＣＬより大きい場
合、（ＶＣＣ１＞ＶＣＣＬ），低電圧検出回路５１から
は低（Ｌｏｗ）レベルが出力されるため、トランジスタ
６，７，８，９はＯＦＦ状態となる。このとき、入力端
子１にＨｉｇｈレベルを入力した場合、トランジスタ１
３をＯＮさせる端子２０とトランジスタ１４をＯＦＦさ
せる端子２１には、それぞれ電流制御素子Ｒ１，Ｒ２を
通して、Ｌｏｗレベル電位が供給される。
合、（ＶＣＣ１＞ＶＣＣＬ），低電圧検出回路５１から
は低（Ｌｏｗ）レベルが出力されるため、トランジスタ
６，７，８，９はＯＦＦ状態となる。このとき、入力端
子１にＨｉｇｈレベルを入力した場合、トランジスタ１
３をＯＮさせる端子２０とトランジスタ１４をＯＦＦさ
せる端子２１には、それぞれ電流制御素子Ｒ１，Ｒ２を
通して、Ｌｏｗレベル電位が供給される。
【００１５】入力端子２にＬｏｗレベルを入力した場
合、トランジスタ１３をＯＦＦさせる端子２０とトラン
ジスタ１４をＯＮさせる端子２１には、それぞれ電流制
御素子Ｒ１，Ｒ２を通してＨｉｇｈレベルが供給され
る。
合、トランジスタ１３をＯＦＦさせる端子２０とトラン
ジスタ１４をＯＮさせる端子２１には、それぞれ電流制
御素子Ｒ１，Ｒ２を通してＨｉｇｈレベルが供給され
る。
【００１６】電源電圧ＶＣＣ１がＶＣＣＬ以下の場合
（ＶＣＣ１＞ＶＣＣＬ），低電圧検出回路からはＨｉｇ
ｈレベルが出力されるためトランジスタ６，７，８，９
はＯＮ状態となる。このとき、入力端子１にＨｉｇｈレ
ベルを入力した場合、トランジスタ１３をＯＮさせる端
子２０には電流制御素子Ｒ１と素子Ｒ１に並列に接続さ
れたトランジスタ６，７を通してＬｏｗレベルが供給さ
れ、トランジスタ１４をＯＦＦさせる端子２１には電流
制御素子Ｒ２と素子Ｒ２に並列に接続されたトランジス
タ８，９を通してＬｏｗレベルが供給される。
（ＶＣＣ１＞ＶＣＣＬ），低電圧検出回路からはＨｉｇ
ｈレベルが出力されるためトランジスタ６，７，８，９
はＯＮ状態となる。このとき、入力端子１にＨｉｇｈレ
ベルを入力した場合、トランジスタ１３をＯＮさせる端
子２０には電流制御素子Ｒ１と素子Ｒ１に並列に接続さ
れたトランジスタ６，７を通してＬｏｗレベルが供給さ
れ、トランジスタ１４をＯＦＦさせる端子２１には電流
制御素子Ｒ２と素子Ｒ２に並列に接続されたトランジス
タ８，９を通してＬｏｗレベルが供給される。
【００１７】入力端子１にＬｏｗレベルを入力した場
合、トランジスタ１３をＯＦＦさせる端子２０には電流
制御素子Ｒ１と素子Ｒ１に並列に接続されたトランジス
タ６，７を通してＨｉｇｈレベルが供給され、トランジ
スタ１４をＯＮさせる端子２１には電流制御素子Ｒ２と
素子Ｒ２に並列に接続されたトランジスタ８，９を通し
てＨｉｇｈレベルが供給される。
合、トランジスタ１３をＯＦＦさせる端子２０には電流
制御素子Ｒ１と素子Ｒ１に並列に接続されたトランジス
タ６，７を通してＨｉｇｈレベルが供給され、トランジ
スタ１４をＯＮさせる端子２１には電流制御素子Ｒ２と
素子Ｒ２に並列に接続されたトランジスタ８，９を通し
てＨｉｇｈレベルが供給される。
【００１８】図２は本発明の第２の実施例の半導体装置
を示す回路図である。
を示す回路図である。
【００１９】図２において、本実施例の半導体装置は、
図３の回路に、バイパス回路５０，５２，低電圧検出回
路５１，Ｐ，Ｎチャネルトランジスタ１０，１１からな
るインバータが付加された形の回路となっている。
図３の回路に、バイパス回路５０，５２，低電圧検出回
路５１，Ｐ，Ｎチャネルトランジスタ１０，１１からな
るインバータが付加された形の回路となっている。
【００２０】バイパス回路５０は、Ｐ，Ｎチャネルトラ
ンジスタ２２，２３の第１の直列体と、Ｐチャネルトラ
ンジスタ２４，２５，Ｎチャネルトランジスタ２６，２
７の第２の直列体とを有する。第１の直列体のトランジ
スタ２２，２３のゲートは素子Ｒ１の一端に接続され、
共通接続点は第２の直列体のトランジスタ２４，２７の
ゲートに接続され、第２の直列体の共通接続点は素子Ｒ
１の他端に接続され、トランジスタ２５のゲートはイン
バータを介して、トランジスタ２６のゲートは直接低電
圧検出回路５１に接続されている。
ンジスタ２２，２３の第１の直列体と、Ｐチャネルトラ
ンジスタ２４，２５，Ｎチャネルトランジスタ２６，２
７の第２の直列体とを有する。第１の直列体のトランジ
スタ２２，２３のゲートは素子Ｒ１の一端に接続され、
共通接続点は第２の直列体のトランジスタ２４，２７の
ゲートに接続され、第２の直列体の共通接続点は素子Ｒ
１の他端に接続され、トランジスタ２５のゲートはイン
バータを介して、トランジスタ２６のゲートは直接低電
圧検出回路５１に接続されている。
【００２１】抵抗素子Ｒ２と並列に入るバイパス回路５
２は、バイパス回路５０と同様な構成である。
２は、バイパス回路５０と同様な構成である。
【００２２】図１でのバイパス回路はトランスファーゲ
ートを使用していたが、図２でのバイパス回路５０では
トランジスタ２２，２３からなるインバータとトランジ
スタ２４〜２７からなるクロックドインバータとで構成
されている。
ートを使用していたが、図２でのバイパス回路５０では
トランジスタ２２，２３からなるインバータとトランジ
スタ２４〜２７からなるクロックドインバータとで構成
されている。
【００２３】ＶＣＣ１＞ＶＣＣＬの時、バイパス回路５
０，５２のクロックドインバータの出力はハイインピー
ダンス状態となり、動作は図１のＶＣＣ１＞ＶＣＣＬ時
で説明した動作と同じになる。
０，５２のクロックドインバータの出力はハイインピー
ダンス状態となり、動作は図１のＶＣＣ１＞ＶＣＣＬ時
で説明した動作と同じになる。
【００２４】ＶＣＣ１≦ＶＣＣＬの時、バイパス回路５
０，５２のクロックドインバータはアクティブ状態とな
り、各出力トランジスタのゲート端子２０，２１には電
流制御素子Ｒ１，Ｒ２を通ってきた電位と、クロックド
インバータからの出力が供給される。
０，５２のクロックドインバータはアクティブ状態とな
り、各出力トランジスタのゲート端子２０，２１には電
流制御素子Ｒ１，Ｒ２を通ってきた電位と、クロックド
インバータからの出力が供給される。
【００２５】
【発明の効果】以上説明した様に、本発明は、出力トラ
ンジスタのゲートに接続するノイズ対策用の電流制御素
子に並列に設けたバイパス回路を電源電圧が高い時は動
作させず、低い時に動作する様にしたので、ノイズが発
生しやすくデータ出力が速い高電源電圧時はノイズ対策
用電流制御素子だけで出力トランジスタをＯＮさせる電
位を供給できるため、出力トランジスタは急にＯＮせず
データ出力を多少遅くしてノイズの発生を防ぐことがで
きるという効果があり、またノイズは発生しにくいがデ
ータ出力が遅い低電源電圧時はノイズ対策用電流制御素
子とそれに並列に接続してあるバイパス回路を通して出
力トランジスタをＯＮさせる電位を供給するため、出力
トランジスタはノイズ対策用電流制御素子だけの場合よ
りも速くＯＮし、データの出力を速くすることができる
という効果もある。
ンジスタのゲートに接続するノイズ対策用の電流制御素
子に並列に設けたバイパス回路を電源電圧が高い時は動
作させず、低い時に動作する様にしたので、ノイズが発
生しやすくデータ出力が速い高電源電圧時はノイズ対策
用電流制御素子だけで出力トランジスタをＯＮさせる電
位を供給できるため、出力トランジスタは急にＯＮせず
データ出力を多少遅くしてノイズの発生を防ぐことがで
きるという効果があり、またノイズは発生しにくいがデ
ータ出力が遅い低電源電圧時はノイズ対策用電流制御素
子とそれに並列に接続してあるバイパス回路を通して出
力トランジスタをＯＮさせる電位を供給するため、出力
トランジスタはノイズ対策用電流制御素子だけの場合よ
りも速くＯＮし、データの出力を速くすることができる
という効果もある。
【図１】本発明の第１の実施例の半導体装置を示す回路
図である。
図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来のデータ出力回路を示す回路図である。
１ 入力端子 １５ 出力端子 ２，４，６，８，１０，１３，２２，２４，２５，２
８，３０，３１ Ｐチャネルトランジスタ ３，５，７，９，１１，１４，２３，２６，２７，２
９，３２，３３ Ｎチャネルトランジスタ Ｌ１，Ｌ２ インダクタンス Ｒ１，Ｒ２ 電流制御素子 Ｃ 容量 ５１ 低電圧検出回路 ５０，５２，５３，５４ バイアス回路
８，３０，３１ Ｐチャネルトランジスタ ３，５，７，９，１１，１４，２３，２６，２７，２
９，３２，３３ Ｎチャネルトランジスタ Ｌ１，Ｌ２ インダクタンス Ｒ１，Ｒ２ 電流制御素子 Ｃ 容量 ５１ 低電圧検出回路 ５０，５２，５３，５４ バイアス回路
Claims (2)
- 【請求項１】 出力トランジスタの入力ゲートに介在す
るノイズ対策用の電流制御素子を有するデータ出力回路
を備えた半導体装置において、前記電流制御素子に並列
に接続されたバイパス回路と、低電圧検出回路とを設
け、前記バイパス回路を前記低電圧検出回路の出力で駆
動することを特徴とする半導体装置。 - 【請求項２】 バイパス回路が、インバータとクロック
ドインバータとからなる請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297532A JPH06152373A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297532A JPH06152373A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152373A true JPH06152373A (ja) | 1994-05-31 |
Family
ID=17847756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297532A Pending JPH06152373A (ja) | 1992-11-09 | 1992-11-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703036A2 (en) † | 1990-11-09 | 1996-03-27 | Dtm Corporation | Selective laser sintering apparatus with radiant heating |
-
1992
- 1992-11-09 JP JP4297532A patent/JPH06152373A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703036A2 (en) † | 1990-11-09 | 1996-03-27 | Dtm Corporation | Selective laser sintering apparatus with radiant heating |
| EP0703036B2 (en) † | 1990-11-09 | 2004-06-16 | Dtm Corporation | Selective laser sintering apparatus with radiant heating |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991214 |