JP2009284370A

JP2009284370A - ゲート駆動装置

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Publication number: JP2009284370A
Application number: JP2008136193A
Authority: JP
Inventors: Daiki Yagishima; 大輝柳島; Toshiyuki Ishikawa; 俊行石川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2009-12-03
Anticipated expiration: 2028-05-26
Also published as: JP5210710B2

Abstract

【課題】本発明は、外付け部品を要することなく、出力トランジスタのゲート電圧を適切にクランプすることが可能なゲート駆動装置を提供することを目的とする。
【解決手段】本発明に係るゲート駆動装置は、出力トランジスタＴｒのゲート電圧ＶＧを駆動するものであって、ゲート電圧ＶＧ（図１ではゲート電圧ＶＧの分圧電圧Ｖａ）と所定の閾値電圧Ｖｂとの高低関係を検出する電圧検出回路４１と、電圧検出回路４１の検出結果に基づいて出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間を導通／遮断するスイッチ５１と、を有して成る構成とされている。
【選択図】図１

Description

本発明は、電界効果トランジスタ（ＦＥＴ［Field Effect Transistor］）や絶縁ゲートトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）などのゲート電圧を駆動するゲート駆動装置に関するものである。

図５は、ゲート駆動装置の一従来例を示す回路図である。図中の（ａ）、（ｂ）で示すように、従来のゲート駆動装置は、出力トランジスタＴｒのゲート電圧をクランプする手段として、出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間に、ダイオードＤ１やショットキーバリアダイオードＳＢＤ１を有する構成とされていた。

なお、上記に関連する従来技術の一例として、特許文献１などを挙げることができる。
特開平２−２９８０６７号公報

確かに、図５（ａ）で示したように、ダイオードＤ１を用いて出力トランジスタＴｒのゲート電圧をクランプする構成であれば、ゲート駆動装置を集積化するに際して、ダイオードＤ１をＩＣに内蔵することができるので、実装スペースや実装コストを抑えることが可能である。しかしながら、図５（ａ）の従来構成では、ダイオードＤ１の順方向降下電圧Ｖｆが大きいため、ダイオードＤ１に流れる電流が大きくなると、出力トランジスタＴｒのゲート電圧を十分にクランプすることができなくなり、ゲート駆動装置の定格電圧を超えて破壊に至るおそれがあった。

一方、図５（ｂ）で示したように、ショットキーバリアダイオードＳＢＤ１を用いて出力トランジスタＴｒのゲート電圧をクランプする構成であれば、ショットキーバリアダイオードＳＢＤ１に流れる電流が大きくなった場合でも、出力トランジスタＴｒのゲート電圧を十分にクランプすることができる。しかしながら、図５（ｂ）の従来構成では、ゲート駆動装置を集積化するに際して、ショットキーバリアダイオードＳＢＤ１をＩＣに外付けしなければならず、実装スペースや実装コストの増大が招かれていた。

本発明は、上記の課題に鑑み、外付け部品を要することなく、出力トランジスタのゲート電圧を適切にクランプすることが可能なゲート駆動装置を提供することを目的とする。

上記目的を達成するために、本発明に係るゲート駆動装置は、出力トランジスタのゲート電圧を駆動するゲート駆動装置であって、前記ゲート電圧と所定の閾値電圧との高低関係を検出する電圧検出回路と、前記電圧検出回路の検出結果に基づいて前記出力トランジスタのゲートと電源電圧の印加端との間を導通／遮断するスイッチと、を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成るゲート駆動装置において、前記電圧検出回路は、前記閾値電圧を生成する閾値電圧生成部と、前記ゲート電圧と前記閾値電圧とを比較する電圧比較部と、前記電圧比較部の比較結果に基づいて前記スイッチの制御信号を生成する出力部と、を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成るゲート駆動装置において、前記電圧比較部は、カレントミラー回路を形成するトランジスタ対の各ソースに前記ゲート電圧と前記閾値電圧を各々印加して、前記カレントミラー回路の出力電流を前記出力部に送出し、前記出力部は、前記出力電流を電圧変換することで前記スイッチの制御信号を生成する構成（第３の構成）とされている。

また、上記第２または第３の構成から成るゲート駆動装置において、前記電圧検出回路は、前記ゲート電圧の論理レベルに応じて前記出力トランジスタのゲートと前記電圧比較部のゲート電圧入力端との間を導通／遮断するゲート電圧遮断部を有して成る構成（第４の構成）にするとよい。

また、上記第４の構成から成るゲート駆動装置において、前記ゲート電圧遮断部は、前記ゲート電圧を分圧して前記電圧比較部に供給する構成（第５の構成）にするとよい。

また、上記第５の構成から成るゲート駆動装置にて、前記閾値電圧生成部は、前記電源電圧よりも所定値だけ低い前記閾値電圧を生成し、前記出力部は、前記ゲート電圧が前記閾値電圧以上となったときに前記スイッチを導通する構成（第６の構成）にするとよい。

また、上記第６の構成から成るゲート駆動装置において、前記ゲート電圧遮断部は、ソースが抵抗を介して前記電源電圧の印加端に接続され、ドレインが前記ゲートの印加端に接続され、ゲートが制御信号の印加端に接続された第１トランジスタと；ソースが前記電源電圧の印加端に接続され、ドレインが前記電圧比較部のゲート電圧入力端に接続され、ゲートが第１トランジスタのソースに接続された第２トランジスタと；ソースが前記電圧比較部のゲート電圧入力端に接続され、ドレインが前記ゲート電圧の印加端に接続され、ゲートが前記制御信号の印加端に接続された第３トランジスタと；を有して成る構成（第７の構成）にするとよい。

また、上記第５の構成から成るゲート駆動装置において、前記閾値電圧生成部は、前記ソース電圧より所定値だけ高い閾値電圧を生成し、前記出力部は、前記ゲート電圧が前記閾値電圧以下となったときに前記スイッチを導通する構成（第８の構成）にするとよい。

また、上記第８の構成から成るゲート駆動装置において、前記ゲート電圧遮断部は、ソースが抵抗を介して前記ソース電圧の印加端に接続され、ドレインが前記ゲートの印加端に接続され、ゲートが制御信号の印加端に接続された第１トランジスタと；ソースが前記ソース電圧の印加端に接続され、ドレインが前記電圧比較部のゲート電圧入力端に接続され、ゲートが第１トランジスタのソースに接続された第２トランジスタと；ソースが前記電圧比較部のゲート電圧入力端に接続され、ドレインが前記ゲート電圧の印加端に接続され、ゲートが前記制御信号の印加端に接続された第３トランジスタと；を有して成る構成（第９の構成）にするとよい。

本発明に係るゲート駆動装置であれば、外付け部品を要することなく、出力トランジスタのゲート電圧を適切にクランプすることが可能となる。

まず、本発明に係るゲート駆動装置の第１実施形態について、図１を参照しながら詳細に説明する。

図１は、本発明に係るゲート駆動装置の第１実施形態を示す回路図である。

図１に示す通り、本実施形態のゲート駆動装置は、出力トランジスタＴｒ（ＦＥＴやＩＧＢＴなど）のゲート電圧ＶＧを駆動する手段であり、制御部１と、プリドライバ２と、バッファ３と、を有するほか、ゲート電圧ＶＧのクランプ手段として、電圧検出回路４１と、スイッチ（Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ）５１と、を有して成る。

制御部１は、プリドライバ２を介してゲート電圧ＶＧの駆動制御を行う手段である。例えば、出力トランジスタＴｒを用いてモータのコイル電流を制御するモータドライバを構成する場合、制御部１は、モータを所望の回転数で駆動するように、プリドライバ２を介してゲート電圧ＶＧの駆動制御を行う。また、出力トランジスタＴｒを用いてスイッチングレギュレータを構成する場合、制御部１は、所望の出力電圧が生成されるように、プリドライバ２を介してゲート電圧ＶＧの駆動制御を行う。

プリドライバ２は、制御部１から入力される制御信号に応じてゲート電圧ＶＧを生成する手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタ２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ２２と、を有して成る。トランジスタ２１のソースは、第１電源電圧ＶＣＣの印加端に接続されている。トランジスタ２１、２２のドレインは互いに接続されており、その接続ノードは、ゲート電圧ＶＧの出力端として、バッファ３の入力端に接続されている。トランジスタ２１のバックゲートは、自身のソースに接続されている。トランジスタ２１のゲートは、制御部１の第１制御信号出力端に接続されている。トランジスタ２２のソースは、所定電圧（例えば、出力トランジスタＴｒのソース電圧ＶＳ）の印加端に接続されている。トランジスタ２２のバックゲートは、自身のソースに接続されている。トランジスタ２２のゲートは、制御部１の第２制御信号出力端に接続されている。

バッファ３は、プリドライバ２から入力されるゲート電圧ＶＧを緩衝増幅して出力トランジスタＴｒのゲートに供給する手段である。

電圧検出回路４１は、出力トランジスタＴｒのゲート電圧ＶＧが所定の閾値電圧（ＶＣＣ−Ｖｔｈ）以上であるか否かを検出し、その検出結果に応じてスイッチ５１のオン／オフ制御を行う手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１と、抵抗Ｒ１１〜Ｒ１６と、ｎｐｎ型バイポーラトランジスタＱ１１と、ｐｎｐ型バイポーラトランジスタＱ１２と、直流電圧源Ｅ１１と、レベルシフタＬＳ１１と、を有して成る。

トランジスタＰ１１のソースは、抵抗Ｒ１１を介して、第１電源電圧ＶＣＣの印加端に接続されている。トランジスタＰ１１のドレインは、出力トランジスタＴｒのゲートに接続されている。トランジスタＰ１１のゲートは、制御部１の第１制御信号出力端に接続されている。トランジスタＰ１１のバックゲートは、自身のソースに接続されている。トランジスタＰ１２のソースは、第１電源電圧ＶＣＣの印加端に接続されている。トランジスタＰ１２のドレインは、トランジスタＰ１３のソースに接続されている。トランジスタＰ１２のゲートは、トランジスタＰ１１のソースに接続されている。トランジスタＰ１２のバックゲートは、自身のソースに接続されている。トランジスタＰ１３のドレインは、出力トランジスタＴｒのゲートに接続されている。トランジスタＰ１３のゲートは、制御部１の第１制御信号出力端に接続されている。トランジスタＰ１３のバックゲートは、自身のソースに接続されている。

トランジスタＰ１４のソースは、トランジスタＰ１３のソースに接続されている。トランジスタＰ１４のドレインは、抵抗Ｒ１２を介して接地端に接続されている。トランジスタＰ１４のゲートは、トランジスタＰ１５のゲート及びドレインに接続されている。トランジスタＰ１４のバックゲートは、自身のソースに接続されている。トランジスタＰ１５のソースは、抵抗Ｒ１３を介して第１電源電圧ＶＣＣの印加端に接続されている。トランジスタＰ１５のドレインは、トランジスタＱ１１のコレクタに接続されている。トランジスタＰ１５のゲートは、自身のドレインに接続されている。トランジスタＰ１５のバックゲートは、自身のソースに接続されている。

トランジスタＱ１１のエミッタは、抵抗Ｒ１４を介して接地端に接続されている。トランジスタＱ１１のベースは、抵抗Ｒ１５を介して所定電圧の印加端に接続されている。トランジスタＱ１２のエミッタは、トランジスタＱ１１のベースに接続されている。トランジスタＱ１２のコレクタは、接地端に接続されている。トランジスタＱ１２のベースは、直流電圧源Ｅ１１の正極端（基準電圧Ｖｒｅｆの印加端）に接続されている。直流電圧源Ｅ１１の負極端は、接地端に接続されている。

トランジスタＮ１１のドレインは、抵抗Ｒ１６を介して所定電圧の印加端に接続される一方、レベルシフタＬＳ１１を介してスイッチ５１を形成するトランジスタのゲートにも接続されている。トランジスタＮ１１のソースは、接地端に接続されている。トランジスタＮ１１のゲートは、トランジスタＰ１４のドレインに接続されている。トランジスタＮ１１のバックゲートは、自身のソースに接続されている。

レベルシフタＬＳ１１は、トランジスタＮ１１のドレインから引き出される電圧信号を適切にレベルシフトすることで、スイッチ５１の制御信号（ゲート電圧）を生成する手段である。例えば、電源電圧ＶＣＣが高電圧（数百［Ｖ］）である場合、スイッチ５１をオンするときに、スイッチ５１の制御信号を単純にＧＮＤレベルまで落とすと、スイッチ５１のゲート・ソース間電圧がスイッチ５１の耐圧を超えてしまい、スイッチ５１が破壊に至るおそれがある。そこで、レベルシフタＬＳ１１では、スイッチ５１の破壊を防止すべく、スイッチ５１のオン時に供給する制御信号の電圧レベルが適切に設定されている。なお、レベルシフタＬＳ１１には、制御信号のレベルシフト機能のほか、必要に応じて制御信号の論理制御機能（例えば論理反転機能）を搭載しても構わない。

スイッチ５１は、レベルシフタＬＳ１１から入力される制御信号に応じて出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間を導通／遮断する手段である。なお、図１の例では、スイッチ５１としてＰチャネル型ＭＯＳ電界効果トランジスタが用いられており、ゲート駆動装置を集積化する場合には、これをＩＣに内蔵することができる。

次に、ゲート電圧ＶＧのクランプ動作について詳細な説明を行う。

上記構成から成るゲート駆動装置において、電圧検出回路４１は、閾値電圧生成部（トランジスタＱ１１、トランジスタＱ１２、抵抗Ｒ１３〜Ｒ１５、並びに、直流電圧源Ｅ１１）と、電圧比較部（トランジスタＰ１４、及び、トランジスタＰ１５）と、出力部（抵抗Ｒ１２、抵抗Ｒ１６、トランジスタＮ１１、及び、レベルシフタＬＳ１１）と、ゲート電圧遮断部（トランジスタＰ１１〜Ｐ１３、及び、抵抗Ｒ１１）と、を有して成る。

上記のゲート電圧遮断部において、トランジスタＰ１１〜Ｐ１３は、いずれも、制御部１から入力される第１制御信号がローレベルとされたときにオンとなり、第１制御信号がハイレベルとされたときにオフとなる。

すなわち、上記のゲート電圧遮断部は、制御部１から入力される第１制御信号に基づいて、ゲート電圧ＶＧがハイレベルとされるときには、出力トランジスタＴｒのゲートと電圧比較部のゲート電圧入力端（トランジスタＰ１４のソース）との間を導通し、ゲート電圧ＶＧの分圧電圧Ｖａを電圧比較部のゲート電圧入力端に印加する一方、ゲート電圧ＶＧがローレベルとされるときには、出力トランジスタＴｒのゲートと電圧比較部のゲート電圧入力端との間を遮断し、電圧比較部のゲート電圧入力端をオープンとする。

このように、上記のゲート電圧遮断部であれば、出力トランジスタＴｒのゲート電圧ＶＧがローレベルとされるときに、電圧比較部のゲート電圧入力端をオープンとすることができるので、トランジスタＰ１４、Ｐ１５のゲート酸化物が耐圧破壊されるのを防止することが可能となる。

また、上記のゲート電圧遮断部であれば、出力トランジスタＴｒのゲート電圧ＶＧを監視する必要のあるとき（ゲート電圧ＶＧがハイレベルとされているとき）にのみ、ゲート電圧ＶＧの分圧経路を導通させることができるので、定常的に電流を浪費せずに済む。

ただし、電源電圧ＶＣＣの定格電圧がトランジスタＰ１４、Ｐ１５のゲート耐圧よりも低い場合には、ゲート電圧遮断部を削除し、出力トランジスタＴｒのゲートを電圧比較部のゲート電圧入力端に直接接続しても構わない。

また、上記のゲート電圧遮断部としては、トランジスタＰ１１を削除し、制御部１から入力される第１制御信号をトランジスタＰ１２、Ｐ１３の各ゲートに直接入力する構成とすることも可能である。ただし、このような構成では、第１制御信号がローレベルとされたとき、先にトランジスタＰ１２がオンし、次いでトランジスタＰ１３がオンする形となる。このように、トランジスタＰ１２、Ｐ１３のオンタイミングにずれが生じると、分圧電圧Ｖａは、一旦電源電圧ＶＣＣ付近まで上昇してしまうため、分圧電圧Ｖａを電圧比較部に直接入力すると、誤ったクランプ動作が行われてしまう。そのため、トランジスタＰ１１を用いない場合には、分圧電圧Ｖａの瞬間的な上昇をキャンセルする手段として、何らかのマスク回路が必要となる点に留意すべきである。

これに対して、図１に示すゲート電圧遮断部であれば、トランジスタＰ１１を用いてトランジスタＰ１２がダーリントン接続とされており、第１制御信号がローレベルとされたときには、トランジスタＰ１３がオンし得る状態になってから、トランジスタＰ１２がオンする形となるので、トランジスタＰ１２、Ｐ１３のオンタイミングを一致させることができ、延いては、分圧電圧Ｖａの瞬間的な上昇を回避することが可能となる。

また、上記のゲート電圧遮断部としては、図２に示すように、抵抗Ｒ１７、Ｒ１８から成る分圧回路をＰチャネル型ＭＯＳ電界効果トランジスタＰ１６で導通／遮断する構成とすることも可能である。ただし、このような構成を採用する場合には、抵抗Ｒ１７、Ｒ１８の抵抗値に比べて、トランジスタＰ１６のオン抵抗値を十分に小さく設定する必要がある。しかしながら、抵抗Ｒ１７、Ｒ１８の抵抗値をトランジスタＰ１６のオン抵抗値に比べて十分に大きく設定した場合には、分圧電圧Ｖａの応答速度が鈍ってしまうため、過渡的な動作が不安定となる。一方、トランジスタＰ１６のオン抵抗値を抵抗Ｒ１７、Ｒ１８の抵抗値に比べて十分に小さく設定した場合には、トランジスタＰ１６の占有面積が大きくなる。これに対して、図１に示すゲート電圧遮断部であれば、トランジスタＰ１２、Ｐ１３のオン抵抗値を不必要に小さく設定する必要はなく、上記の課題は生じない。

なお、上記のゲート電圧遮断部で生成される分圧電圧Ｖａは、電源電圧ＶＣＣを基準として、下記（１）式で表される。ただし、（１）式中のパラメータＲ（Ｐ１２）、Ｒ（Ｐ１３）は、それぞれ、トランジスタＰ１２、Ｐ１３のオン抵抗値を表している。

上記（１）式からも分かるように、上記のゲート電圧遮断部では、ゲート電圧ＶＧに応じて変動する分圧電圧Ｖａが生成される。

一方、上記の閾値電圧生成部は、所定の閾値電圧Ｖｂを生成し、これを電圧比較部の閾値電圧入力端（トランジスタＰ１５のソース）に印加する。なお、閾値電圧Ｖｂは、電源電圧ＶＣＣを基準として、下記（２）式で表される。ただし、（２）式中のパラメータＲ１３、Ｒ１４は、それぞれ、抵抗Ｒ１３、Ｒ１４の抵抗値を表しており、パラメータＶｒｅｆは、直流電圧源Ｅ１１の起電圧を表している。

上記（２）式からも分かるように、上記の閾値電圧生成部では、電源電圧ＶＣＣよりも所定値だけ低い閾値電圧Ｖｂが生成される。

また、上記の電圧比較部は、カレントミラー回路を形成するトランジスタＰ１４、Ｐ１５の各ソースに分圧電圧Ｖａと閾値電圧Ｖｂを各々印加して、カレントミラー回路の出力電流を出力部に送出する。より具体的に述べると、上記の電圧比較部は、ゲート電圧ＶＧが何らかの原因で上昇して、分圧電圧Ｖａが閾値電圧Ｖｂ以上となったときに、トランジスタＰ１４のドレインから出力電流を出力部に送出する。

なお、上記の電圧比較部としては、トランジスタＰ１５を削除して、トランジスタＰ１４のゲートに閾値電圧Ｖｂを直接印加する構成とすることも可能である。ただし、このような構成では、分圧電圧Ｖａと閾値電圧Ｖｂとの比較動作に、トランジスタＰ１４のオンスレッショルド電圧Ｖｔｈが関与するため、その製造ばらつきや温度特性の影響により、比較結果に変動を生じるおそれがある点に留意すべきである。これに対して、図１に示す電圧比較部であれば、分圧電圧Ｖａと閾値電圧Ｖｂとの比較動作に、トランジスタＰ１４のオンスレッショルド電圧が関与しないため、上記の課題は生じない。

また、上記の出力部は、電圧比較部の出力電流（トランジスタＰ１４のドレイン電流）を電圧変換することで、スイッチ５１の制御信号を生成する。より具体的に述べると、上記の出力部では、電圧比較部の出力電流を抵抗Ｒ１２で受けることにより電圧信号Ｖｃが生成され、これを用いてトランジスタＮ１１のオン／オフ制御が行われる。すなわち、分圧電圧Ｖａが閾値電圧Ｖｂ以上となり、トランジスタＰ１４のドレインから出力電流が出力部に送出されると、電圧信号Ｖｃがハイレベルとなり、トランジスタＮ１１がオンされる。その結果、スイッチ５１の制御信号がローレベルとなってスイッチ５１がオンされ、出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間が導通されるので、ゲート電圧ＶＧは、ほぼ電源電圧ＶＣＣにクランプされる。

上記したように、本実施形態のゲート駆動装置は、出力トランジスタＴｒのゲート電圧ＶＧ（図１ではゲート電圧ＶＧの分圧電圧Ｖａ）と所定の閾値電圧Ｖｂとの高低関係を検出する電圧検出回路４１と、電圧検出回路４１の検出結果に基づいて出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間を導通／遮断するスイッチ５１と、を有して成る構成とされている。

このように、出力トランジスタＴｒのゲートと電源電圧ＶＣＣの印加端との間をショートするスイッチ５１として、オン抵抗の低いＭＯＳ電界効果トランジスタを用いた構成であれば、ダイオードＤ１を用いた従来構成（図５（ａ）を参照）と異なり、スイッチ５１に大電流が流れても、ゲート電圧ＶＧの上昇を十分に抑えることができるので、出力トランジスタＴｒの耐圧破壊を防止することが可能となる。また、ショットキーバリアダイオードＳＢＤ１を用いた従来構成（図５（ｂ）を参照）と異なり、外付け部品を使用しないので、実装スペースや実装コストの増大を招くこともない。

次に、本発明に係るゲート駆動装置の第２実施形態について、図３を参照しながら詳細に説明する。

図３は、本発明に係るゲート駆動装置の第２実施形態を示す回路図である。

図３に示す通り、本実施形態のゲート駆動装置は、先述の第１実施形態と同様、制御部１と、プリドライバ２と、バッファ３と、を有するほか、ゲート電圧ＶＧのクランプ手段として、電圧検出回路４２と、スイッチ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）５２と、を有して成る。

なお、制御部１、プリドライバ２、及び、バッファ３については、プリドライバ２を構成するトランジスタ２２のソースが負電源電圧ＶＥＥ（出力トランジスタＴｒのソース電圧ＶＳよりも低い電源電圧）の印加端に接続されている点以外、第１実施形態と同様であるため、重複した説明は省略し、以下では、本実施形態の特徴部分である電圧検出回路４２、及び、スイッチ５２について、重点的に説明を行う。

電圧検出回路４２は、出力トランジスタＴｒのゲート電圧ＶＧが所定の閾値電圧（ＶＳ＋Ｖｔｈ）以下であるか否かを検出し、その検出結果に応じてスイッチ５２のオン／オフ制御を行う手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１〜Ｎ２６と、抵抗Ｒ２１〜Ｒ２９と、ｐｎｐ型バイポーラトランジスタＱ２１、Ｑ２２、Ｑ２４と、ｎｐｎ型バイポーラトランジスタＱ２３と、直流電圧源Ｅ２１と、レベルシフタＬＳ２１、ＬＳ２２と、を有して成る。

トランジスタＮ２１のソースは、抵抗Ｒ２１を介して、出力トランジスタＴｒのソースに接続されている。トランジスタＮ２１のドレインは、出力トランジスタＴｒのゲートに接続されている。トランジスタＮ２１のゲートは、レベルシフタＬＳ２２を介して、制御部１の第２制御信号出力端に接続されている。トランジスタＮ２１のバックゲートは、自身のソースに接続されている。トランジスタＮ２２のソースは、トランジスタＮ２３のドレインに接続されている。トランジスタＮ２２のドレインは、出力トランジスタＴｒのゲートに接続されている。トランジスタＮ２２のゲートは、レベルシフタＬＳ２２を介して制御部１の第２制御信号出力端に接続されている。トランジスタＮ２２のバックゲートは自身のソースに接続されている。トランジスタＮ２３のドレインは、出力トランジスタＴｒのソースに接続されている。トランジスタＮ２３のゲートは、トランジスタＮ２１のソースに接続されている。トランジスタＮ２３のバックゲートは、自身のソースに接続されている。

トランジスタＮ２４のソースは、トランジスタＮ２２のソースに接続されている。トランジスタＮ２４のドレインは、抵抗Ｒ２２を介して所定電圧の印加端に接続されている。トランジスタＮ２４のゲートは、トランジスタＮ２５のゲート及びドレインに接続されている。トランジスタＮ２４のバックゲートは、自身のソースに接続されている。トランジスタＮ２５のソースは、抵抗Ｒ２４を介して、出力トランジスタＴｒのソースに接続されている。トランジスタＮ２５のドレインは、トランジスタＱ２１のコレクタに接続されている。トランジスタＮ２５のゲートは、自身のドレインに接続されている。トランジスタＮ２５のバックゲートは、自身のソースに接続されている。

トランジスタＱ２１のエミッタは、抵抗Ｒ２３を介して、所定電圧の印加端に接続されている。トランジスタＱ２１のベースは、トランジスタＱ２２のベース及びコレクタに接続されている。トランジスタＱ２２のエミッタは、抵抗Ｒ２５を介して、所定電圧の印加端に接続されている。トランジスタＱ２２のコレクタは、トランジスタＱ２３のコレクタに接続されている。トランジスタＱ２３のエミッタは、抵抗Ｒ２６を介して、負電源電圧ＶＥＥの印加端に接続されている。トランジスタＱ２３のベースは、トランジスタＱ２４のエミッタに接続されている。トランジスタＱ２４のエミッタは、抵抗Ｒ２７を介して所定電圧の印加端に接続されている。トランジスタＱ２４のコレクタは、負電源電圧ＶＥＥの印加端に接続されている。トランジスタＱ２４のベースは、直流電圧源Ｅ２１の正極端（基準電圧Ｖｒｅｆの印加端）に接続されている。直流電圧源Ｅ２１の負極端は、負電源電圧ＶＥＥの印加端に接続されている。

トランジスタＰ２１のドレインは、抵抗Ｒ２８を介して負電源電圧ＶＥＥの印加端に接続されている。トランジスタＰ２１のソースは、所定電圧の印加端に接続されている。トランジスタＰ２１のゲートは、トランジスタＮ２４のドレインに接続されている。トランジスタＰ２１のバックゲートは、自身のソースに接続されている。トランジスタＮ２６のドレインは、抵抗Ｒ２９を介して所定電圧の印加端に接続される一方、レベルシフタＬＳ２１を介してスイッチ５２を形成するトランジスタのゲートにも接続されている。トランジスタＮ２６のソースは、負電源電圧ＶＥＥの印加端に接続されている。トランジスタＮ２６のゲートは、トランジスタＰ２１のドレインに接続されている。トランジスタＮ２６のバックゲートは、自身のソースに接続されている。

レベルシフタＬＳ２１、ＬＳ２２は、それぞれ、先述のレベルシフタＬＳ１１と同様、入力信号の電圧レベルを適切にレベルシフトして出力する手段である。なお、レベルシフタＬＳ２１、ＬＳ２２には、入力信号のレベルシフト機能のほか、必要に応じて入力信号の論理制御機能（例えば論理反転機能）を搭載しても構わない。

スイッチ５２は、レベルシフタＬＳ２１から入力される制御信号に応じて、出力トランジスタＴｒのゲートと負電源電圧ＶＥＥの印加端との間を導通／遮断する手段である。なお、図３の例では、スイッチ５１２してＮチャネル型ＭＯＳ電界効果トランジスタが用いられており、ゲート駆動装置を集積化する場合にはこれをＩＣに内蔵することができる。

上記構成から成るゲート駆動装置において、電圧検出回路４２は、閾値電圧生成部（トランジスタＱ２１〜Ｑ２３、抵抗Ｒ２３〜Ｒ２７、並びに、直流電圧源Ｅ２１）と、電圧比較部（トランジスタＮ２４、及び、トランジスタＮ２５）と、出力部（抵抗Ｒ２２、抵抗Ｒ２８、抵抗Ｒ２９、トランジスタＰ２１、トランジスタＮ２６、及び、レベルシフタＬＳ２１）と、ゲート電圧遮断部（トランジスタＮ２１〜Ｎ２３、抵抗Ｒ２１、及び、レベルシフタＬＳ２２）と、を有して成る。

上記のゲート電圧遮断部において、トランジスタＮ２１〜Ｎ２３は、いずれも、制御部１から入力される第２制御信号がハイレベルとされたときにオンとなり、第２制御信号がローレベルとされたときにオフとなる。

すなわち、上記のゲート電圧遮断部は、制御部１から入力される第２制御信号に基づいて、ゲート電圧ＶＧがローレベルとされるときには、出力トランジスタＴｒのゲートと電圧比較部のゲート電圧入力端（トランジスタＮ２４のソース）との間を導通し、ゲート電圧ＶＧの分圧電圧Ｖａを電圧比較部のゲート電圧入力端に印加する一方、ゲート電圧ＶＧがハイレベルとされるときには、出力トランジスタＴｒのゲートと電圧比較部のゲート電圧入力端との間を遮断し、電圧比較部のゲート電圧入力端をオープンとする。

このように、上記のゲート電圧遮断部であれば、出力トランジスタＴｒのゲート電圧ＶＧがハイレベルとされるときに、電圧比較部のゲート電圧入力端をオープンとすることができるので、トランジスタＮ２４、Ｎ２５のゲート酸化物が耐圧破壊されるのを防止することが可能となる。

また、上記のゲート電圧遮断部であれば、出力トランジスタＴｒのゲート電圧ＶＧを監視する必要のあるとき（ゲート電圧ＶＧがローレベルとされているとき）にのみ、ゲート電圧ＶＧの分圧経路を導通させることができるので、定常的に電流を浪費せずに済む。

ただし、電源電圧ＶＣＣの定格電圧がトランジスタＮ２４、Ｎ２５のゲート耐圧よりも低い場合には、ゲート電圧遮断部を削除し、出力トランジスタＴｒのゲートを電圧比較部のゲート電圧入力端に直接接続しても構わない。

また、上記のゲート電圧遮断部としては、トランジスタＮ２１を削除し、制御部１から入力される第２制御信号をトランジスタＮ２２、Ｎ２３の各ゲートに直接入力する構成とすることも可能である。ただし、このような構成では、第２制御信号がハイレベルとされたとき、先にトランジスタＮ２３がオンし、次いでトランジスタＮ２３がオンする形となる。このように、トランジスタＮ２２、Ｎ２３のオンタイミングにずれが生じると、分圧電圧Ｖａは、一旦出力トランジスタＴｒのソース電圧ＶＳ付近まで低下してしまうため、分圧電圧Ｖａを電圧比較部に直接入力すると、誤ったクランプ動作が行われてしまう。そのため、トランジスタＮ２１を用いない場合には、分圧電圧Ｖａの瞬間的な低下をキャンセルする手段として、何らかのマスク回路が必要となる点に留意すべきである。

これに対して、図３に示すゲート電圧遮断部であれば、トランジスタＮ２１を用いてトランジスタＮ２３がダーリントン接続とされており、第２制御信号がハイレベルとされたときには、トランジスタＮ２２がオンし得る状態になってから、トランジスタＮ２３がオンする形となるので、トランジスタＮ２２、Ｎ２３のオンタイミングを一致させることができ、延いては、分圧電圧Ｖａの瞬間的な低下を回避することが可能となる。

また、上記のゲート電圧遮断部としては、図４に示すように、抵抗Ｒ３０、Ｒ３１から成る分圧回路をＮチャネル型ＭＯＳ電界効果トランジスタＮ２７で導通／遮断する構成とすることも可能である。ただし、このような構成を採用する場合には、抵抗Ｒ３０、Ｒ３１の抵抗値に比べて、トランジスタＮ２７のオン抵抗値を十分に小さく設定する必要がある。しかしながら、抵抗Ｒ３０、Ｒ３１の抵抗値をトランジスタＮ２７のオン抵抗値に比べて十分に大きく設定した場合には、分圧電圧Ｖａの応答速度が鈍ってしまうため、過渡的な動作が不安定となる。一方、トランジスタＮ２７のオン抵抗値を抵抗Ｒ３０、Ｒ３１の抵抗値に比べて十分に小さく設定した場合には、トランジスタＮ２７の占有面積が大きくなる。これに対して、図３に示すゲート電圧遮断部であれば、トランジスタＮ２２、Ｎ２３のオン抵抗値を不必要に小さく設定する必要はなく、上記の課題は生じない。

なお、上記のゲート電圧遮断部で生成される分圧電圧Ｖａは、出力トランジスタＴｒのソース電圧ＶＳを基準として、下記（３）式で表される。ただし、（３）式中のパラメータＲ（Ｎ２２）、Ｒ（Ｎ２３）は、それぞれ、トランジスタＮ２２、Ｎ２３のオン抵抗値を表している。

上記（３）式からも分かるように、上記のゲート電圧遮断部では、ゲート電圧ＶＧに応じて変動する分圧電圧Ｖａが生成される。

一方、上記の閾値電圧生成部は、所定の閾値電圧Ｖｂを生成し、これを電圧比較部の閾値電圧入力端（トランジスタＮ２５のソース）に印加する。なお、閾値電圧Ｖｂは、出力トランジスタＴｒのソース電圧ＶＳを基準として、下記の（４）式で表される。ただし、（４）式中のパラメータＲ２４、Ｒ２６は、それぞれ、抵抗Ｒ２４、Ｒ２６の抵抗値を表しており、パラメータＶｒｅｆは、直流電圧源Ｅ２１の起電圧を表している。

上記（４）式からも分かるように、上記の閾値電圧生成部では、出力トランジスタＴｒのソース電圧ＶＳよりも所定値だけ高い閾値電圧Ｖｂが生成される。

また、上記の電圧比較部は、カレントミラー回路を形成するトランジスタＮ２４、Ｎ２５の各ソースに分圧電圧Ｖａと閾値電圧Ｖｂを各々印加して、カレントミラー回路の出力電流を出力部に送出する。より具体的に述べると、上記の電圧比較部は、出力トランジスタＴｒのオフ時にゲート電圧ＶＧをローレベルとする際、分圧電圧Ｖａが閾値電圧Ｖｂ以下まで低下したことを検出して、トランジスタＮ２４のドレイン電流を引き込む。

なお、上記の電圧比較部としては、トランジスタＮ２５を削除して、トランジスタＮ２４のゲートに閾値電圧Ｖｂを直接印加する構成とすることも可能である。ただし、このような構成では、分圧電圧Ｖａと閾値電圧Ｖｂとの比較動作に、トランジスタＮ２４のオンスレッショルド電圧Ｖｔｈが関与するため、その製造ばらつきや温度特性の影響により、比較結果に変動を生じるおそれがある点に留意すべきである。これに対して、図３に示す電圧比較部であれば、分圧電圧Ｖａと閾値電圧Ｖｂとの比較動作に、トランジスタＮ２４のオンスレッショルド電圧が関与しないため、上記の課題は生じない。

また、上記の出力部は、電圧比較部の出力電流（トランジスタＮ２４のドレイン電流）を電圧変換することで、スイッチ５２の制御信号を生成する。より具体的に述べると、上記の出力部では、電圧比較部の出力電流を抵抗Ｒ２２で受けることによって電圧信号Ｖｃが生成され、これを用いてトランジスタＰ２１のオン／オフ制御、延いては、トランジスタＮ２６のオン／オフ制御が行われる。すなわち、分圧電圧Ｖａが閾値電圧Ｖｂ以下となり、トランジスタＮ２４のドレイン電流が引き込まれると、電圧信号Ｖｃがローレベルとなり、トランジスタＰ２１がオンされ、引き続いて、トランジスタＮ２６がオンされる。レベルシフタＬＳ２１は、トランジスタＮ２６のドレインから引き出されるローレベルの電圧信号を論理反転するとともに、その電圧レベルを適切に調整してスイッチ５２の制御信号を生成する。その結果、スイッチ５２の制御信号がハイレベルとなってスイッチ５２がオンされ、出力トランジスタＴｒのゲートと負電源電圧ＶＥＥの印加端との間が導通されるので、ゲート電圧ＶＧは、ほぼ負電源電圧ＶＥＥにクランプされる。

上記したように、本実施形態のゲート駆動装置は、出力トランジスタＴｒのゲート電圧ＶＧ（図１ではゲート電圧ＶＧの分圧電圧Ｖａ）と所定の閾値電圧Ｖｂとの高低関係を検出する電圧検出回路４２と、電圧検出回路４２の検出結果に基づいて出力トランジスタＴｒのゲートと負電源電圧ＶＥＥの印加端との間を導通／遮断するスイッチ５２と、を有して成る構成とされている。

このような構成とすることにより、出力トランジスタＴｒをオフすべきときには、出力トランジスタＴｒのゲート電圧ＶＳを負電源電圧ＶＥＥに引き落としておくことができるので、トランジスタＴｒのゲート電圧ＶＳにノイズが重畳した場合であっても、出力トランジスタＴｒの誤オンを防止することができる。

なお、電圧検出回路４２としては、負電源電圧ＶＥＥに対するゲート電圧ＶＧを検出することで、スイッチ５２のオン／オフ制御を行う構成とすることも可能である。ただし、このような構成では、ゲート電圧ＶＧがソース電圧ＶＳよりも低くなってからスイッチ５２がオンすることになるため、出力トランジスタＴｒのオフスピードが遅くなってしまう点に留意が必要である。

これに対して、本実施形態のゲート駆動装置であれば、ソース電圧ＶＳに対するゲート電圧ＶＳを検出することで、スイッチ５２のオン／オフ制御が行われるため、ゲート電圧ＶＧがソース電圧ＶＳよりも高い状態で、出力トランジスタＴｒのゲートと負電源電圧ＶＥＥの印加端との間をショートすることが可能となる。すなわち、本実施形態のゲート駆動装置であれば、負電源電圧ＶＥＥをどのような電圧レベルに設定した場合でも、スイッチ５２がオンするタイミングは、常に出力トランジスタＴｒのゲート・ソース間電圧で決まるので、出力トランジスタＴｒを素早くオフすることが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、モータドライバやスイッチングレギュレータに含まれる出力トランジスタのゲート電圧を駆動するゲート駆動装置全般に広く利用可能な技術であり、これを適用可能なアプリケーションとしては、ハイブリッド自動車、電気自動車、家電機器、産業機器などを挙げることができる。

は、本発明に係るゲート駆動装置の第１実施形態を示す回路図である。は、ゲート電圧遮断部の一変形例を示す回路図である。は、本発明に係るゲート駆動装置の第２実施形態を示す回路図である。は、ゲート電圧遮断部の一変形例を示す回路図である。は、ゲート駆動装置の一従来例を示す回路図である。

符号の説明

１制御部
２プリドライバ
２１Ｐチャネル型ＭＯＳ電界効果トランジスタ
２２Ｎチャネル型ＭＯＳ電界効果トランジスタ
３バッファ
４１、４２電圧検出回路
５１、５２スイッチ
Ｐ１１〜Ｐ１６、Ｐ２１Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ２１〜Ｎ２７Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ１１、Ｑ２３ｎｐｎ型バイポーラトランジスタ
Ｑ１２、Ｑ２１、Ｑ２２、Ｑ２４ｐｎｐ型バイポーラトランジスタ
Ｒ１１〜Ｒ１８、Ｒ２１〜Ｒ３１抵抗
Ｅ１１、Ｅ２１直流電圧源
ＬＳ１１、ＬＳ２１、ＬＳ２２レベルシフタ
Ｔｒ出力トランジスタ（ＦＥＴ、ＩＧＢＴなど）

Claims

出力トランジスタのゲート電圧を駆動するゲート駆動装置であって、
前記ゲート電圧と所定の閾値電圧との高低関係を検出する電圧検出回路と、前記電圧検出回路の検出結果に基づいて前記出力トランジスタのゲートと電源電圧の印加端との間を導通／遮断するスイッチと、を有して成ることを特徴とするゲート駆動装置。
前記電圧検出回路は、前記閾値電圧を生成する閾値電圧生成部と、前記ゲート電圧と前記閾値電圧とを比較する電圧比較部と、前記電圧比較部の比較結果に基づいて前記スイッチの制御信号を生成する出力部と、を有して成ることを特徴とする請求項１に記載のゲート駆動装置。
前記電圧比較部は、カレントミラー回路を形成するトランジスタ対の各ソースに前記ゲート電圧と前記閾値電圧を各々印加して、前記カレントミラー回路の出力電流を前記出力部に送出し、前記出力部は、前記出力電流を電圧変換することで前記スイッチの制御信号を生成することを特徴とする請求項２に記載のゲート駆動装置。
前記電圧検出回路は、前記ゲート電圧の論理レベルに応じて前記出力トランジスタのゲートと前記電圧比較部のゲート電圧入力端との間を導通／遮断するゲート電圧遮断部を有して成ることを特徴とする請求項２または請求項３に記載のゲート駆動装置。
前記ゲート電圧遮断部は、前記ゲート電圧を分圧して前記電圧比較部に供給することを特徴とする請求項４に記載のゲート駆動装置。
前記閾値電圧生成部は、前記電源電圧よりも所定値だけ低い前記閾値電圧を生成し、前記出力部は、前記ゲート電圧が前記閾値電圧以上となったときに前記スイッチを導通することを特徴とする請求項５に記載のゲート駆動装置。
前記ゲート電圧遮断部は、ソースが抵抗を介して前記電源電圧の印加端に接続され、ドレインが前記ゲートの印加端に接続され、ゲートが制御信号の印加端に接続された第１トランジスタと；ソースが前記電源電圧の印加端に接続され、ドレインが前記電圧比較部のゲート電圧入力端に接続され、ゲートが第１トランジスタのソースに接続された第２トランジスタと；ソースが前記電圧比較部のゲート電圧入力端に接続され、ドレインが前記ゲート電圧の印加端に接続され、ゲートが前記制御信号の印加端に接続された第３トランジスタと；を有して成ることを特徴とする請求項６に記載のゲート駆動装置。
前記電源電圧は、前記閾値電圧生成部は、前記ソース電圧よりも所定値だけ高い前記閾値電圧を生成し、前記出力部は、前記ゲート電圧が前記閾値電圧以下となったときに前記スイッチを導通することを特徴とする請求項５に記載のゲート駆動装置。
前記ゲート電圧遮断部は、ソースが抵抗を介して前記ソース電圧の印加端に接続され、ドレインが前記ゲートの印加端に接続され、ゲートが制御信号の印加端に接続された第１トランジスタと；ソースが前記ソース電圧の印加端に接続され、ドレインが前記電圧比較部のゲート電圧入力端に接続され、ゲートが第１トランジスタのソースに接続された第２トランジスタと；ソースが前記電圧比較部のゲート電圧入力端に接続され、ドレインが前記ゲート電圧の印加端に接続され、ゲートが前記制御信号の印加端に接続された第３トランジスタと；を有して成ることを特徴とする請求項８に記載のゲート駆動装置。