CN115336178A - 镜像钳位电路 - Google Patents

Abstract

一种镜像钳位电路包括比较器、晶体管开关、OR电路和电流供给器。所述比较器具有可连接到晶体管的第一控制端子的第一输入端子，和被供给有基准电压的第二输入端子，其中所述晶体管具有连接到一个端子被供给有输出电压的电阻器的另一端子的所述第一控制端子，以及被供给有基准电位的第一端子；所述晶体管开关具有基于从所述比较器输出的比较信号被供给有控制端子电压的第二控制端子，并且所述晶体管开关被插入在所述第一控制端子和所述基准电位之间；所述OR电路被供给有基于所述控制端子电压和所述输出电压的信号；以及所述电流供给器被配置为基于OR电路的输出来改变供给到所述比较器的电流量。

Description

镜像钳位电路

技术领域

本发明涉及一种防止晶体管的错误导通的镜像钳位电路。

背景技术

被称为镜像钳位(mirror clamping)的方法作为用于防止诸如MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极晶体管)等晶体管的错误导通的方法而被人们所熟知。在镜像钳位中，如果目标晶体管是MOSFET，则用于镜像钳位的开关被插入在晶体管的栅极与基准电位之间，该晶体管的源极被供给有基准电位。该开关配置有例如MOSFET。通过在晶体管关断时保持开关的导通，晶体管的Vgs(晶体管栅极与源极之间的电压)被强制保持在大约0V，以防止晶体管的栅极电压上升。如果目标晶体管是IGBT，则开关被插入在晶体管的栅极与基准电位之间，晶体管的发射极被供给有基准电位。

此外，在镜像钳位中，利用将晶体管的栅极电压与预定基准电压进行比较的比较器来接通开关。这种镜像钳位在例如专利文献1中被公开。

引用列表

专利文献

专利文献1：日本特开2016-171720号公报(图9)

发明内容

技术问题

已知的镜像钳位配置的不便之处在于为了实现高操作速度，需保持向上述比较器供给相对大的电流，因此苦于功耗增加。

针对上述背景，本发明的目的是提供一种允许功耗降低的镜像钳位电路。

问题的解决方案

根据本发明的一个方面，一种镜像钳位电路包括：

比较器，其具有：

第一输入端子，其可连接到晶体管的第一控制端子，该晶体管具有

第一控制端子，其连接到一个端子被供给有输出电压的电阻器的另一端子，以及

第一端子，其被供给有基准电位；以及

第二输入端子，其被供给有基准电压；

晶体管开关，其具有基于从所述比较器输出的比较信号被供给有控制端子电压的第二控制端子，该晶体管开关被插入在第一控制端子和基准电位之间；

OR电路，其被供给有基于所述控制端子电压和所述输出电压的信号；以及

电流供给器，其被配置为基于所述OR电路的输出来改变供给到所述比较器的电流量(第一配置)。

在上述第一配置中，还可以提供锁存电路，所述锁存电路被配置为当输出电压处于高电平时将控制端子电压锁存为低电平(第二配置)。

在上述第一或第二配置中，还可以提供延迟电路，所述延迟电路被配置为延迟控制端子电压并且输出延迟信号作为延迟的结果，并且基于控制端子电压的信号可以是延迟信号(第三配置)。

在上述第一至第三配置中的任一配置中，电流供给器可以包括：

第一恒流源；

第一电流镜，其被配置为基于由第一恒流源生成的第一输入电流来生成第一输出电流；

第二电流镜，其被配置为基于第一输入电流生成第二输出电流；

开关，其设置在第二输出电流流过的路径中，该开关被配置为基于OR电路的输出而导通和关断。

这里，当开关导通时，可以基于通过将第一输出电流和第二输出电流结合在一起而生成的电流来向比较器供应电流(第四配置)。

在上述第四配置中，第一电流镜、第二电流镜和所述开关可以配置有PMOS晶体管(第五配置)。

在上述第一至第五配置中的任一配置中，晶体管开关可以是NMOS晶体管(第六配置)。

根据本发明的另一方面，一种IC封装包括：根据上述任一配置的镜像钳位电路；输出端子，其被配置为向外部输出输出电压；镜像钳位端子，其被配置为允许第一控制端子连接到外部；以及基准电位端子，其被配置为允许向其施加基准电位(第七配置)。

在上述第七配置中，还可以提供：脉冲生成器，其被配置为基于输入信号生成脉冲；逻辑电路；隔离变压器，其被配置为将脉冲传输到逻辑电路；以及开关臂，其被配置有串联连接在电源电压和基准电位之间的开关元件，该开关臂被配置为通过由所述逻辑电路驱动来生成输出电压(第八配置)。

本发明的有益效果

利用根据本发明的镜像钳位电路，可以降低功耗。

附图说明

图1是示出根据本发明示例性实施例的栅极驱动器的配置的图。

图2是示出比较器和电流供给器的具体电路配置的示例的图。

图3是示出根据本发明示例性实施例的镜像钳位电路的操作示例的时序图。

图4是示出根据变型例的栅极驱动器的配置的图。

图5是示出根据变型例的镜像钳位电路的操作示例的时序图。

具体实施方式

在下文中，将参考附图描述本发明的示例性实施例。

<栅极驱动器的配置>

图1是示出根据本发明示例性实施例的栅极驱动器10的配置的图。如图1所示，栅极驱动器10是驱动NMOS晶体管M1的栅极的装置。

栅极驱动器10包括初级电路1、次级电路2和隔离变压器3。栅极驱动器10是IC封装，其包括GND1端子、VCC1端子、INA端子、INB端子、GND2端子(基准电位端子)、VCC2端子、OUT端子(输出端子)和MC端子(镜像钳位端子)，上述这些端子是用于与外部建立电连接的外部端子(引线端子)。

初级电路1包括第一施密特触发器(Schmitt trigger)11、第二施密特触发器12、AND电路13、脉冲生成器14和第一UVLO(欠电压锁定(undervoltage lock-out))电路15。

次级电路2包含逻辑电路21、PMOS晶体管22、NMOS晶体管23、镜像钳位电路24、第二UVLO电路25以及OVP(过电压保护(overvoltage protection))电路26。

设置隔离变压器3以将初级电路1和次级电路2连接在一起。隔离变压器3将初级电路1和次级电路2彼此隔离，同时将来自初级电路1的信号传输到次级电路2。

第一UVLO电路15监测施加到VCC1端子的电源电压Vcc1，并且当电源电压Vcc1下降到指定电压以下时，第一UVLO电路15关闭初级电路1。

第一施密特触发器11将从外部输入到INA端子的第一输入信号In1传输到AND电路13的第一输入端子。第二施密特触发器12将从外部输入到INB端子的第二信号In2传输到AND电路13的第二输入端子。

AND电路13输出被输入到其第一输入端子的信号电平和将输入到其第二输入端子的信号电平反转而得到的电平的逻辑积。因此，当第一输入信号In1和第二输入信号In2都处于低电平，或者第一输入信号In1处于低电平且第二输入信号In2处于高电平，或者第一输入信号In1和第二输入信号In2都处于高电平时，AND电路13的输出处于低电平；并且当第一输入信号In1处于高电平且第二输入信号In2处于低电平时，AND电路13的输出处于高电平。

当由AND电路13的输出从高电平下降到低电平触发时，脉冲生成器14生成具有比AND电路13的输出更小宽度的脉冲，并且将该脉冲输出到隔离变压器3的初级侧。由供给到隔离变压器3的初级侧的脉冲引起的电流变化在隔离变压器3的次级侧中产生电流，并且该电流被供给到逻辑电路21。在这种状态下，逻辑电路21输出高电平信号，该高电平信号被输入到PMOS晶体管22的栅极和NMOS晶体管23的栅极。

这里，PMOS晶体管22(开关元件)和NMOS晶体管23(开关元件)通过串联连接在施加到VCC2端子的电源电压Vcc2和施加到GND2端子的第二接地GND2之间而构成开关臂。具体地，PMOS晶体管22的源极连接到电源电压Vcc2的施加端子。PMOS晶体管22的漏极在节点N2处连接到NMOS晶体管23的漏极。NMOS晶体管23的源极连接到第二接地GND2的施加端子。

节点N1连接到逻辑电路21的输出端子，在节点N1处PMOS晶体管22的栅极和NMOS晶体管23的栅极连接在一起。

节点N2连接到OUT端子。电阻器R1的一个端子外部连接到OUT端子。电阻器R1的另一端子连接到NMOS晶体管M1的栅极(第一控制端子)。NMOS晶体管M1的源极(第一端子)外部连接到GND2端子。用作次级电路2的基准电位的第二接地GND2不同于施加到GND1端子且用作初级电路1的基准电位的第一接地GND1。

这里，在来自逻辑电路21的高电平信号被施加到节点N1的情况下，PMOS晶体管22关断，NMOS晶体管23导通，并且作为OUT端子处的电压的输出电压Out等于第二接地GND2(低电平)。因此，NMOS晶体管M1关断。

相比之下，接着由AND电路13的输出从低电平上升至高电平而被触发，脉冲生成器14生成具有比AND电路13的输出更小宽度的脉冲，并且将该脉冲输出到隔离变压器3的初级侧。由供给到隔离变压器3的初级侧的脉冲引起的电流变化在隔离变压器3的次级侧中产生电流，并且该电流被供给到逻辑电路21。在这种状态下，逻辑电路21输出施加到节点N1的低电平信号。

在这种状态下，PMOS晶体管22导通，NMOS晶体管23关断，并且输出电压Out等于电源电压Vcc2(高电平)。因此，NMOS晶体管M1导通。

由栅极驱动器10驱动的晶体管可以配置有IGBT而不是NMOS晶体管M1。在这种情况下，电阻器R1的另一端子连接到IGBT的栅极，GND2端子连接到IGBT的发射极。

第二UVLO电路25监测施加到VCC2端子的电源电压Vcc2。当电源电压Vcc2下降到指定电压以下时，第二UVLO电路25关闭次级电路2。OVP电路26是检测电源电压Vcc2中的过电压的电路。

<镜像钳位的配置>

接下来，将描述次级电路2中的镜像钳位电路24的配置。镜像钳位电路24是防止NMOS晶体管M1在关断状态下错误导通的电路。

如图1所示，镜像钳位电路24包括比较器241、锁存电路242、NMOS开关243、OR电路244和电流供给器245。

MC端子外部连接到节点N3，电阻器R1的另一端子和NMOS晶体管M1的栅极连接到节点N3。比较器241的反相输入端子(-)连接到MC端子。因此，比较器241的反相输入端子(-)被供给有MC端子处的电压，即，NMOS晶体管M1的第一栅极电压Gt。将预定基准电压Vref施加到比较器241的非反相输入端子(+)。

比较器241向锁存电路242输出作为第一栅极电压Gt与基准电压Vref的比较结果的比较信号Cmp。根据节点N1处的电压电平(即，输出电压Out的电平)，锁存电路242在输出具有相同于第二栅极电压Mcg的电平的比较信号Cmp本身与输出不论比较信号Cmp如何而被锁存为低电平的第二栅极电压Mcg之间切换。

作为NMOS晶体管的NMOS开关243被插入在MC端子和GND2端子之间。具体地，NMOS开关243的漏极连接到MC端子。NMOS开关243的源极连接到GND2端子。即，NMOS开关243被插入在NMOS晶体管M1的栅极和第二接地GND2(基准电位)之间。

第二栅极电压(控制端子电压)Mcg被施加到NMOS开关243的栅极(第二控制端子)。第二栅极电压Mcg被输入到OR电路244的第一输入端子，并且输出电压Out被输入到OR电路244的第二输入端子。电流供给器245依据OR电路244的输出电平在将具有基准电流量的电流供给到比较器241和将具有从基准电流量起增加的电流量的电流供给到比较器241之间切换。

<比较器和电流供给器的配置>

图2是示出比较器241和电流供给器245的具体电路配置的示例的图。

比较器241包括PMOS晶体管241A和241B、电流镜CM241、缓冲器BF、钳位器CLP和分压电阻器R21至R24。

PMOS晶体管241A的源极连接到电流供给器245。PMOS晶体管241A的栅极被供给有预定基准电压REF，该预定基准电压REF是通过利用分压电阻器R21和R22将高于第二接地GND2的电压除以基准电压(作为示例，5V)(下文中称为上侧电压)而得到的。

PMOS晶体管241B的源极连接到电流供给器245。PMOS晶体管241B的栅极被供给有分压电压McD，该分压电压McD是通过利用分压电阻器R23和R24对第一栅极电压Gt(参见图1)进行分压而得到的。

配置有PMOS晶体管的钳位器CLP的源极和栅极连接到用于上侧电压的施加端子。钳位器CLP的漏极连接到PMOS晶体管241B的栅极。

电流镜CM241配置有NMOS晶体管N1和N2。更具体地，NMOS晶体管N1的漏极和栅极短路。NMOS晶体管N1和N2的栅极连接在一起。NMOS晶体管N1和N2的源极都连接到第二接地GND2的施加端子。

PMOS晶体管241A的漏极连接到NMOS晶体管N1的漏极。出现在PMOS晶体管241B的漏极和NMOS晶体管N2的漏极连接在一起的节点N241处的信号经由缓冲器BF被输出为比较信号Cmp(参见图1)。

电流供给器245包括恒流源245A、PMOS晶体管(开关)245C、配置有PMOS晶体管的电流镜CM1和配置有PMOS晶体管的电流镜CM2。

电流镜CM1包括作为输入侧晶体管的PMOS晶体管PM1，并且将由恒流源245A生成的输入电流I1乘以1，以便输出该结果作为输出电流I2。

电流镜CM2包括作为输入侧晶体管的PMOS晶体管PM1，并且将输入电流I1乘以X(X>1)以便输出该结果作为输出电流I3。PMOS晶体管245C的漏极连接到电流镜CM2的输出侧PMOS晶体管PM2的源极，并且PMOS晶体管245C的源极连接到上侧电压的施加端子。PMOS晶体管245C的栅极被供给有OR电路244的输出信号。因此，当OR电路244的输出处于低电平并且PMOS晶体管245C导通时，生成输出电流I3。当OR电路244的输出处于高电平并且PMOS晶体管245C关断时，未生成输出电流I3。

输出电流I2和I3被结合在一起以生成供给电流I4。当未生成输出电流I3时，输出电流I2本身成为供给电流I4。供给电流I4在PMOS晶体管241A和241B之间分配并提供给PMOS晶体管241A和241B。

这里，供给电流I4在流过供给电流I4的PMOS晶体管241A和241B的电流之间如何分配是依据基准电压REF和分压电压McD而改变的。

当分压电压McD低于基准电压REF时，PMOS晶体管241B比PMOS晶体管241A允许更多的电流流过，因此比较信号Cmp处于高电平。

相反，当分压电压McD高于基准电压REF时，PMOS晶体管241A比PMOS晶体管241B允许更多的电流流过，因此比较信号Cmp处于低电平。

因此，在图1所示的配置中，通过比较器241将第一栅极电压Gt与之进行比较的基准电压Vref由基准电压REF和生成分压McD的分压比限定。

当PMOS晶体管245C根据OR电路244的输出而关断时，未生成输出电流I3，因此具有基于输出电流I2生成的基准电流量的供给电流I4在PMOS晶体管241A和241B之间分配并提供给PMOS晶体管241A和241B。

相比之下，当PMOS晶体管245C根据OR电路244的输出而导通时，生成输出电流I3，因此具有从基准量起增加的电流量的供给电流I4(即，通过将输出电流I2与I3结合在一起而生成的电流)在PMOS晶体管241A和241B之间分配并提供给PMOS晶体管241A和241B。因此，比较器241的操作速度提升。

<镜像钳位电路的操作>

接下来，将基于先前描述的图1中的配置和图3中的时序图来描述镜像钳位电路24的操作。图3自上而下示出了输出电压Out、第一栅极电压Gt、比较信号Cmp、第二栅极电压Mcg、作为OR电路244的输出的OR输出A、以及来自电流供给器245的供给电流I。在先前描述的图2的配置中，供给电流I对应于供给电流I4。

在图3中，紧接着输出电压Out从高电平变为低电平的时刻t1之前，第一栅极电压Gt处于高电平，因此比较信号Cmp处于低电平。当输出电压Out处于高电平时，如果NMOS开关243导通，则过电流从OUT端子经由电阻器R1和MC端子流到NMOS开关243，因此优选NMOS开关243保持关断。因此，当输出电压Out处于高电平时，锁存电路242将第二栅极电压Mcg锁存为低电平。由于输出电压Out处于高电平，所以OR输出A处于高电平。所以，图2中的PMOS晶体管245C关断，并且供给电流I处于基准电平。

当输出电压Out在时刻t1从高电平变为低电平时，由于电阻器R1，第一栅极电压Gt开始从输出电压Out缓慢下降。当输出电压Out处于低电平时，锁存电路242输出比较信号Cmp的电平本身作为第二栅极电压Mcg。

因此，输出电压Out和第二栅极电压Mcg都处于低电平，因此OR输出A处于低电平。因此，图2中的PMOS晶体管245C被接通，并且供给电流I现在具有从基准电平起增加的电平。以这种方式，比较器241的操作速度可以预先提升，以便为了由比较器241检测由于第一栅极电压Gt的下降而已经达到基准电压Vref的第一栅极电压Gt而做好准备。

然后，当第一栅极电压Gt在时刻t2下降并达到基准电压Vref时，比较器241将比较信号Cmp变为高电平，并且第二栅极电压Mcg也变为高电平。因此，NMOS开关243被接通，NMOS晶体管M1的Vgs被强制为大约0V，并且可以防止NMOS晶体管M1的栅极电压的上升。以这种方式，可以防止NMOS晶体管M1的错误导通。

由于第二栅极电压Mcg处于高电平，所以OR输出A处于高电平，并且供给电流I下降到基准电平。

在时刻t2之后，第一栅极电压Gt下降至低电平。

然后，当输出电压Out在时刻t3从低电平变为高电平时，第一栅极电压Gt开始缓慢上升，并且第二栅极电压Mcg被锁存电路242锁存为低电平，如前所述。因此，NMOS开关243被关断。由于输出电压Out处于高电平，所以OR输出A处于高电平，并且供给电流I处于基准电平。

然后，当第一栅极电压Gt在时刻t4上升至基准电压Vref时，比较信号Cmp变为低电平。在时刻t4之后，第一栅极电压Gt上升至高电平。

如上所述，仅在输出电压Out和第二栅极电压Mcg都处于低电平的有限时段(从时刻t1到时刻t2的时段)期间供给电流I增加。因此，可以降低功耗，同时仅在必要时提高比较器241的操作速度。

<变型例>

图4是示出根据前述实施例的变型例的包括镜像钳位电路24X的栅极驱动器10的配置的图。

图4中所示的镜像钳位电路24X的配置与先前描述的实施例(图1)中的镜像钳位电路的配置的差异在于，镜像钳位电路24X包括延迟电路246。

更具体地，延迟电路246设置在锁存部件242之后的级中，并且延迟从锁存电路242输出的第二栅极电压Mcg，以便将延迟信号Dly输出到OR电路244的第一输入端子。

图5是示出根据这样的变型例的镜像钳位电路24X的操作的时序图。

在图5所示的时刻t1，当输出电压Out从高电平变为低电平时，OR电路244的OR输出A从高电平变为低电平，并且供给电流I增加到基准电平以上。然后，当输出电压Out在时刻t2下降至基准电压Vref时，比较信号Cmp变为高电平，并且第二栅极电压Mcg变为高电平。因此，NMOS开关243被接通。

此后，在从时刻t2延迟了延迟时间Td的时刻t21处，延迟信号Dly变为高电平。因此，OR输出A变为高电平，并且供给电流I下降到基准电平。

这里，如图5所示，延迟时间Td被设定为长于第一栅极电压Gt需要从基准电压Vref下降到低电平的时间Tgt。以这种方式，直到第一栅极电压Gt完全变为低电平，供给电流I可以保持稳定而不出现变化。

<其他>

应当理解，上述实施例在每个方面都是说明性的而非限制性的。本发明的范围不由上文给出的实施例的描述限定，而是由所附权利要求书限定，并且包含在不脱离与权利要求书等同的范围和意义的情况下进行的任何修改。

工业适用性

本发明可应用于例如栅极驱动器。

附图标记列表

10：栅极驱动器，1：初级电路，11：第一施密特触发器，12：第二施密特触发器，13：AND电路，14：脉冲生成器，15：第一UVLO电路，2：次级电路，21：逻辑电路，22：PMOS晶体管，23：NMOS晶体管，24：镜像钳位电路，241：比较器，242：锁存电路，243：NMOS开关，244：OR电路，245：电流供给器，246：延迟电路，25：第二UVLO电路，26：OVP电路，R1：电阻器，M1：NMOS晶体管。

Claims (8)

1.一种镜像钳位电路，包括：

比较器，所述比较器具有：

第一输入端子，其可连接到晶体管的第一控制端子，所述晶体管具有所述第一控制端子，其连接到一个端子被供给有输出电压的电阻器的另一端子，以及

第一端子，其被供给有基准电位；以及

第二输入端子，其被供给有基准电压；

晶体管开关，其具有基于从所述比较器输出的比较信号被供给有控制端子电压的第二控制端子，所述晶体管开关被插入在所述第一控制端子和所述基准电位之间；

OR电路，其被供给有基于所述控制端子电压和所述输出电压的信号；以及

电流供给器，其被配置为基于所述OR电路的输出来改变供给到所述比较器的电流量。

2.根据权利要求1所述的镜像钳位电路，还包括：

锁存电路，所述锁存电路被配置为当所述输出电压处于高电平时将所述控制端子电压锁存为低电平。

3.根据权利要求1或2所述的镜像钳位电路，还包括：

延迟电路，所述延迟电路被配置为延迟所述控制端子电压并且输出延迟信号作为所述延迟的结果，

其中，基于所述控制端子电压的所述信号是所述延迟信号。

4.根据权利要求1至3中任一项所述的镜像钳位电路，其中所述电流供给器包括：

第一恒流源；

第一电流镜，其被配置为基于由所述第一恒流源生成的第一输入电流来生成第一输出电流；

第二电流镜，其被配置为基于所述第一输入电流生成第二输出电流；

开关，其设置在所述第二输出电流流过的路径中，所述开关被配置为基于所述OR电路的所述输出而导通和关断；并且

其中，当所述开关导通时，基于通过将所述第一输出电流和所述第二输出电流结合在一起而生成的电流来向所述比较器供应电流。

5.根据权利要求4所述的镜像钳位电路，其中

所述第一电流镜、所述第二电流镜和所述开关都配置有PMOS晶体管。

6.根据权利要求1至5中任一项所述的镜像钳位电路，其中

所述晶体管开关是NMOS晶体管。

7.一种IC封装，包括：

根据权利要求1至6中任一项所述的镜像钳位电路；

输出端子，其被配置为向外部输出所述输出电压；

镜像钳位端子，其被配置为允许所述第一控制端子连接到外部；以及

基准电位端子，其被配置为允许向其施加所述基准电位。

8.根据权利要求7所述的IC封装，还包括：

脉冲生成器，其被配置为基于输入信号生成脉冲；

逻辑电路；

隔离变压器，其被配置为将所述脉冲传输到所述逻辑电路；以及

开关臂，其被配置有串联连接在电源电压和所述基准电位之间的开关元件，所述开关臂被配置为通过由所述逻辑电路驱动来生成所述输出电压。

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