JP2011124931A - コンパレータ及び半導体装置 - Google Patents
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Abstract
【解決手段】コンパレータは、第1の動作モードに対応した第1の電圧と、第2の動作モードに対応した第1の電圧より低い第2の電圧とのいずれか一方を基準電圧として選択される動作モードに応じて出力する基準電圧生成回路と、第1の動作モードに対応した第1の定電流と、第2の動作モードに対応した第1の定電流より低い第2の定電流とのいずれか一方を選択される動作モードに応じて供給する定電流回路と、定電流回路により電流が供給され、外部から入力される電圧と基準電圧生成回路が出力する基準電圧とを比較した比較結果を出力する差動増幅回路とを備え、差動増幅回路が出力する比較結果に応じて、第1及び第2の動作モードのいずれか一方が動作モードに選択される。
【選択図】図1
Description
コンパレータ932は、内部電圧生成回路91の昇圧電圧VINTと、第1の基準電圧Vref_actより低い第2の基準電圧Vref_stbとを比較し、昇圧電圧VINTが第2の基準電圧Vref_stb以上の場合、Hiレベルの出力信号Vstbを出力し、昇圧電圧VINTが第2の基準電圧Vref_stbより低い場合、Loレベルの出力信号Vstbを出力する。
また、コンパレータ931には、制御回路94が出力する活性化信号が入力され、コンパレータ932には、活性化信号をインバータ933で反転した信号が入力されている。これにより、制御回路94が出力する活性化信号に応じて、コンパレータ931、932のいずれか一方が上述の動作を行う活性化状態となり、他方が非活性化状態となる。非活性化状態が選択されたコンパレータ931、932は、Loレベルの信号を出力する。
なお、制御回路94は、初期状態において、アクティブ動作モードを選択する。
同図において、横軸は時間を示し、縦軸は内部電圧生成回路91の昇圧電圧VINTの電圧、コンパレータ931、932のそれぞれの出力Vact、Vstbの出力レベルを示している。
半導体装置9は、動作を開始すると、制御回路94がアクティブ動作モードを選択することにより、内部電圧生成回路91及びコンパレータ931が活性化状態となり動作を開始する。内部電圧生成回路91は、外部から供給される電源電圧VCCを昇圧して出力し、コンパレータ931は、内部電圧生成回路91の昇圧電圧VINTと、第1の基準電圧Vref_actとを比較して、Hiレベルの出力信号Vactを出力する。このとき、コンパレータ932には、活性化信号が反転された信号が入力され、非活性化状態となり動作しない(アクティブ動作モード)。
時刻t2において、内部電圧生成回路91の昇圧電圧VINTが第2の基準電圧Vref_stbに達すると、コンパレータ932の出力信号VstbがHiレベルからLoレベルに変化し、制御回路94が、出力信号Vstbの変化に応じて、活性化信号Hiレベルにするとともに、内部電圧生成回路91を活性化状態にする。これにより、内部電圧生成回路91が動作することにより、昇圧電圧VINTが再び上昇し始める(アクティブ動作モード)。
時刻t4において、昇圧電圧VINTが第2の基準電圧Vref_stbに達すると、時刻t2のときと同様に、出力信号VstbがLoレベルに変化し、制御回路94が、内部電圧生成回路91及びコンパレータ931を活性化状態にし、コンパレータ932を非活性化状態にする。そして、昇圧電圧VINTが再び上昇し始める(アクティブ動作モード)。
以降、上述の動作が繰り返して行われ、昇圧電圧VINTの電圧値が第1の基準電圧Vref_actと、第2の基準電圧Vref_stbとの間に維持され、安定した電圧が内部回路92に供給される。
図5は、1つの比較回路(差動増幅回路)を用いてヒステリシスコンパレータ93と同等の機能を有するヒステリシスコンパレータ93aの一構成例を示す回路図である。同図に示すように、ヒステリシスコンパレータ93aは、基準電圧生成回路935と、差動増幅回路936と、定電流源937と、インバータINV1、INV2、出力端子938a、938bを備えている。
NMOSトランジスタM1は、ドレインが接続点J1に接続され、ソースが接地され、ゲートがインバータINV1の出力に接続されている。NMOSトランジスタM2は、ドレインが抵抗R3の他端に接続され、ソースが接地され、ゲートがインバータINV3の出力に接続されている。インバータINV3は、インバータINV1の出力を反転して出力する。なお、接続点Vrefの電圧は、基準電圧生成回路935が差動増幅回路936に供給する基準電圧である。ここで、抵抗R2、R3それぞれの抵抗値r2、r3は、第1の基準電圧Vref_act及び第2の基準電圧Vref_stbに応じて抵抗値が予め設定される。
PMOSトランジスタM3、M4は、ソースがともに電源電圧VCCに接続され、ゲートが互いに接続されるとともにPMOSトランジスタM4のドレインに接続され、NMOSトランジスタM5、M6の負荷となるカレントミラー回路を構成している。NMOSトランジスタM5は、ドレインが接続点J2を介してPMOSトランジスタM3のドレインに接続され、ソースが定電流源937に接続され、ゲートに昇圧電圧VINTが印加されている。NMOSトランジスタM6は、ドレインがPMOSトランジスタM4のドレインに接続され、ソースが定電流源937に接続され、ゲートに基準電圧生成回路935が出力する基準電圧が印加されている。ここで、接続点J2の電圧が差動増幅回路936の出力となる。
内部電圧生成回路91の昇圧電圧VINTが低下し、r2・I1[V](第2の基準電圧Vref_stb)に達すると、差動増幅回路936の出力が電源電圧VCCとなり、基準電圧生成回路935が、(r2+r3)・I1[V](第1の基準電圧Vref_act)を差動増幅回路936に出力する(アクティブ動作モード)。
この構成により、基準電圧生成回路から差動増幅回路に出力される基準電圧が、入力電圧に応じて、予め定められた範囲の電圧の上限値又は下限値のいずれか一方を選択されることにより、差動増幅回路の出力が、入力電圧に対してヒステリシスを持って変化する。また、定電流回路が、入力電圧が基準電圧以下の場合、第1の定電流と第2の定電流のうち高い電流値の第1の定電流を差動増幅回路に供給し、入力電圧が基準電圧より高い場合、第2の定電流を供給される。
これにより、差動増幅回路は、入力電圧が基準電圧より高い場合に差動増幅回路の消費電力を下げ、一方、入力電圧が基準電圧以下の場合に応答速度を短縮することができ、入力電圧の電圧値に応じて定まる状態(動作モード)それぞれで求められる相反する特性を
1つの差動増幅回路(比較回路)で満たすことができる。
(2)また、本発明は、上記に記載の発明において、前記第1の定電流の電流値が、前記差動増幅回路に要求される応答時間に応じて予め定められ、前記第2の定電流の電流値が、前記差動増幅回路に要求される消費電力に応じて予め定められることを特徴とする。
入力電圧の電圧値に基づいて定まる2つの状態それぞれで求められる特性である応答速度及び消費電力に応じて、第1の定電流及び第2の定電流それぞれの電流値を定めることで、差動増幅回路の動作特性を切り替えることができる。
(3)また、本発明は、上記に記載の発明のコンパレータと、外部から供給される電圧を昇圧又は降圧して出力する内部電圧生成回路と、前記内部電圧生成回路が出力する電圧により動作する内部回路と、前記コンパレータの出力に応じて前記内部電圧生成回路を動作させるか否かを決定する制御回路とを具備することを特徴とする半導体装置である。
これにより、半導体装置は、内部電圧生成回路が出力する電圧が、予め定められた範囲の電圧に維持することができ、内部回路を判定して動作させることができる。
図1は、本発明の本実施形態における半導体装置1の構成を示す概略ブロック図である。
同図に示すように、半導体装置1は、内部電圧生成回路11と、内部回路12と、ヒステリシスコンパレータ13と、制御回路14とを具備している。
ここで、動作モードは、内部回路12が動作するアクティブ動作モードと、内部回路12の動作が停止するスタンバイ動作モードとである。また、それぞれの動作モードに対応した基準電圧が予め定められている。
基準電圧生成回路135は、差動増幅回路136に基準電圧を供給する回路であり、差動増幅回路136の出力に応じて基準電圧の電圧値を切り替える。ここで、基準電圧生成回路135が供給する2つの電圧(第1の基準電圧Vref_actと、第2の基準電圧Vref_stb)は、内部回路11の動作に要求される電圧の上限と下限とに対応した電圧であり、予め定められた電圧である。
同図において、横軸は時間を示し、縦軸は内部電圧生成回路11の昇圧電圧VINT、基準電圧生成回路135が供給する基準電圧(接続点Vrefの電圧)、及び出力信号Coutのそれぞれの信号レベルを示している。波形aは、基準電圧生成回路135が供給する基準電圧を示している。波形bは、内部電圧生成回路11の昇圧電圧VINTを示している。ここで、電圧Vref_actは、(r2+r3)・I1[V](第1の基準電圧)である。また、電圧Vref_stbは、r2・I1[V](第2の基準電圧)である。
このとき、基準電圧生成回路135が供給する基準電圧は、(r2+r3)・I1[V](第1の基準電圧)である。また、定電流回路137において、トランスファゲートT1がオンになり、トランスファゲートT2がオフになることで、電流値I2のテイル電流が差動増幅回路136に供給される。
このとき、基準電圧生成回路135において、NMOSトランジスタM1がオンになり、NMOSトランジスタM2がオフになることで、基準電圧(接続点Vrefの電圧)がr2・I1[V](第2の基準電圧)に切り替わる。また、定電流回路137において、トランスファゲートT1がオフになり、トランスファゲートT2がオンになることで、電流値I3のテイル電流が差動増幅回路136に供給される。
このとき、基準電圧生成回路135において、NMOSトランジスタM1がオンになり、NMOSトランジスタM2がオフになる。これにより、基準電圧が(r2+r3)・I1[V]に切り替わる。また、定電流回路137において、トランスファゲートT1がオンになり、トランスファゲートT2がオフになることで、電流値I2のテイル電流が差動増幅回路136に供給される。
時刻t4において、内部電圧生成回路11の昇圧電圧VINTが、電圧Vref_stbに達すると、時刻t2と同様に、Loレベルの出力信号Coutが制御回路14に出力される。これにより、制御回路14が内部電圧生成回路11を動作させる。また、基準電圧及びテイル電流も、時刻t2と同様に切り替わる。
以降、同様の動作を繰り返すことにより、内部電圧生成回路11の供給する昇圧電圧VINTは、電圧Vref_actと電圧Vref_stbとの間に保たれて内部回路12に供給される。
このように、ヒステリシスコンパレータ13は、定電流回路137に2つの定電流源1371、1372を備え、定電流源1371の電流値I2をアクティブ動作モードに要求される応答時間に応じた電流値とし、定電流源1372の電流値I3をスタンバイ動作モードに要求される低い消費電力に応じた電流値とし、動作モードに応じて定電流源1371、1372を自身の出力信号Coutに応じて切り替えて用いるようにした。これにより、外部からヒステリシスコンパレータ13を制御する信号を入力せずとも、相反する2つの特性を満たすヒステリシスコンパレータ13を1つの差動増幅回路136により実現することができる。
また、1つの基準電圧生成回路135と、1つの差動増幅回路136とにより、2つの動作モードに対応したヒステリシスコンパレータ13を構成することにより、動作モードごとにコンパレータを用意せずとも要求される動作特性を満たすことができるので、半導体装置1においてレイアウト面積の削減をすることができる。
11、91…内部電圧生成回路
12、92…内部回路
13、93、93a…ヒステリシスコンパレータ
14、94…制御回路
135、935…基準電圧生成回路
136、936…差動増幅回路
137…定電流回路
931、932…コンパレータ
933…インバータ
937、1351、1371、1372…定電流源
938a、938b…出力端子
INV1、INV2、INV3…インバータ
R1、R2、R3…抵抗
T1、T2…トランスファゲート
M1、M2、M5、M6…NMOSトランジスタ
M3、M4…PMOSトランジスタ
Claims (3)
- 外部から入力される入力電圧が、基準電圧に対して高い電圧であるか否かを検出して出力する差動増幅回路と、
前記入力電圧が前記基準電圧以下の場合、予め定められた範囲の電圧の上限値を示す第1の電圧と、下限値を示す第2の電圧とのうち前記第1の電圧を前記差動増幅回路に前記基準電圧として出力し、前記入力電圧が前記基準電圧より高い場合、前記第2の電圧を前記差動増幅回路に前記基準電圧として出力する基準電圧生成回路と、
前記入力電圧が前記基準電圧以下の場合、予め定められた第1の定電流を前記差動増幅回路に供給し、前記入力電圧が前記基準電圧より高い場合、前記第1の定電流より電流値の低い第2の定電流を前記差動増幅回路に供給する定電流回路と
を備えることを特徴とするコンパレータ。 - 前記第1の定電流の電流値が、前記差動増幅回路に要求される応答時間により定められ、
前記第2の定電流の電流値が、前記差動増幅回路に要求される消費電力に応じて定められる
ことを特徴とする請求項1に記載のコンパレータ。 - 請求項1又は請求項2のいずれかに記載の前記コンパレータと、
外部から供給される電圧を昇圧又は降圧して出力する内部電圧生成回路と、
前記内部電圧生成回路が出力する電圧により動作する内部回路と、
前記コンパレータの出力に応じて前記内部電圧生成回路を動作させるか否かを決定する制御回路と
を具備することを特徴とする半導体装置。
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2009
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