JP2008046901A

JP2008046901A - 電源回路

Info

Publication number: JP2008046901A
Application number: JP2006222434A
Authority: JP
Inventors: Norihiro Kawagishi; 典弘川岸
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-08-17
Filing date: 2006-08-17
Publication date: 2008-02-28

Abstract

【課題】複数電源を使用する電源回路において、単一電源のみで出力を開始でき、更に、内部回路の安定を待たずに出力を可能にして起動時間を短縮する。
【解決手段】通常の出力用NMOS１６と並列に、誤差増幅器１２の電源VDD1に接続した小サイズの出力用NMOS１４、並びに、誤差増幅器１２の出力と各NMOS１４，１６のゲートの接続を切り替えるためのスイッチ用PMOS１３，１５，１７を追加している。又、PMOS１３，１５，１７の制御のため、電源VDD2を観測して制御信号を作成するUVLO回路２０を追加している。電源VDD1が入力されたときPMOS１３がオンし、NMOS１４が動作する。電源VDD2が上昇すると、UVLO回路２０が動作し、PMOS１５，１７がオンした後にPMOS １３がオフする。これにより、電源VDD2が立ち上がり、NMOS１６が動作する。
【選択図】図１

Description

本発明は、内部回路で作成した電源を含む、複数電源を使用して安定化した一定の出力電圧を出力する電源回路、例えば、大規模集積回路（以下「LSI」という。）で構成されたリニア電源LSIに関するものである。

従来、安定化した一定の出力電圧を出力するレギュレータである電源回路としては、例えば、次のような文献に記載されるものがあった。

特開平５−２８９７５９号公報特開２００２−２３８６５号公報

特許文献１には、電源回路として一般的な構成が開示されている。この電源回路は、電源端子VCCから供給される電源電圧vccが印加されて基準電圧vrを発生する基準電圧回路と、出力端子OUTと接地端子GNDとの間に接続され、出力端子OUTから出力される出力電圧voutを分圧して分圧電圧voを出力する分圧回路と、基準電圧vrと分圧電圧voとの差を増幅する差動増幅器からなる誤差増幅器と、電源端子VCCと出力端子OUTとの間に接続され、前記誤差増幅器の出力に基づき導通状態が制御される出力トランジスタとを有している。

この種の電源回路では、電源電圧vccが印加されると、基準電圧回路、誤差増幅器、及び出力トランジスタが動作する。出力端子OUTに接続された負荷の変動によって出力電圧voutが変化すると、これに対応して分圧電圧voも変化し、この分圧電圧voと基準電圧vrとの差が誤差増幅器で増幅され、この誤差増幅器の出力により出力トランジスタの導通状態が制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。

特許文献２に記載された電源回路は、複数の電源電圧の起動順序を内部で自ら能動的に制御する機能を有し、入力電圧vinを所要の電圧に変換し、これを出力電圧voutとして負荷に供給する回路である。この電源回路では、内部に、他系統の電源電圧v1を入力し、この電圧値に基づいて他系統の電源電圧v1が起動されたことを確認するトランジスタからなる確認手段を有し、この確認手段により他系統の電源電圧v1が起動されたことが確認されるまでは出力電圧voutを負荷に供給しない構成になっている。

図９（ａ）、（ｂ）は、従来の電源回路の使用例を示す図であり、同図（ａ）は構成図、及び同図（ｂ）は電源立ち上がり動作を示すタイムチャートである。

図９（ａ）の構成図は、例えば、LSIで構成された電源回路である電源LSI１と、特定用途向け集積回路（Application Specific Integrated Circuit、以下「ASIC」という。）２とを接続し、電源LSI１からASIC２に電源を供給するシステムを示す図である。

ASIC２は、例えば、電源電圧3.3Vが電源端子VDD1'に印加されると共に、電源電圧2.5Vが電源端子VDD2'に印加されると、所定の動作を行う。このASIC２に対して電源電圧2.5Vを供給するための電源LSI１は、例えば、図９（ｂ）に示すように、電源電圧5Vが電源端子VDD1に印加された後に、電源電圧3.3Vが電源端子VDD2に印加されると、所定の動作を行い、出力端子OUTから一定の出力電圧2.5Vを出力してASIC２に供給するようになっている。

電源LSI１は、特許文献１のような単一電源で動作する電源回路で構成する場合は、例えば、電源電圧vccに相当する電源端子VDD2の電源電圧3.3Vを出力トランジスタに印加すると共に、電源電圧3.3Vとは異なる電源端子VDD1の電源電圧5Vを差動増幅器に印加して動作させる。このように、電源LSI１を特許文献１のような電源回路で構成し、この電源回路を特許文献２に記載されているように、複数の電圧で動作させる場合には、電圧の入力順が重要である。

しかしながら、図９のシステムでは、出力端子VDD2の電源電圧3.3Vが立ち上がって出力トランジスタが動作し、その後、少し遅れて出力端子OUTの出力電圧2.5Vが立ち上がってASIC２に供給される。つまり、出力電圧2.5Vの立ち上がりは、電源端子VDD2から出力トランジスタに印加される電源電圧3.3Vの立ち上がりより遅くなるため、ASIC２が異常動作を起こしてシステムが正常に動作しない虞がある、という課題があった。

本発明の電源回路は、第１の電源電圧が入力される第１のノードと、第２の電源電圧が入力される第２のノードと、一定の出力電圧を出力する出力端子と、前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する検出回路と、前記第１の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する増幅器と、前記第１のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第１の出力トランジスタとを有している。

更に、前記電源回路は、前記第２のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第２の出力トランジスタと、前記増幅器の出力を前記第１の出力トランジスタへ転送又は遮断する第１のスイッチと、前記増幅器の出力を前記第２の出力トランジスタへ転送又は遮断する第２のスイッチと、前記第１及び第２の電源電圧の入力状態に基づき前記第１及び第２のスイッチの切り換えの順序を制御するスイッチ制御回路とを有している。

本発明によれば、第２の出力トランジスタの他に第１の出力トランジスタを設けたので、第１の電源電圧の入力のみで出力電圧の出力を開始することができる。しかも、内部回路の安定を待たずに出力が可能となるため、起動時間を短縮できる。

電源回路は、例えば、LSIで構成された電源LSIであり、第１の電源電圧が入力される第１のノードと、第２の電源電圧が入力される第２のノードと、一定の出力電圧を出力する出力端子と、前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する分圧回路と、前記第１の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する誤差増幅器と、第１、第２の出力トランジスタと、第１、第２のスイッチと、スイッチ制御回路とを有している。

前記第１の出力トランジスタは、前記第１のノードと前記出力端子との間に接続され、前記誤差増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す。前記第２の出力トランジスタは、前記第２のノードと前記出力端子との間に接続され、前記誤差増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す。

前記第１のスイッチは、前記誤差増幅器の出力を前記第１の出力トランジスタへ転送又は遮断する。前記第２のスイッチは、前記誤差増幅器の出力を前記第２の出力トランジスタへ転送又は遮断する。そして、前記スイッチ制御回路は、前記第１及び第２の電源電圧の入力状態に基づき前記第１及び第２のスイッチの切り換えの順序を制御する。

（実施例１の構成）
図１は、本発明の実施例１を示す電源回路の回路図である。
この電源回路１０は、例えば、LSIで構成された電源LSIであり、外部から第１の電源電圧vdd1（例えば、5V)が印加される第１の外部電源端子VDD1、外部から第１の電源電圧vdd1より小さい第２の電源電圧vdd2（例えば、3.3V)が印加される第２の外部電源端子VDD2、及び出力電圧vout（例えば、2.5V)を外部へ出力する外部出力端子OUTを有している。第１の外部電源端子VDD1に接続されたノードN1には、基準電圧回路１１、増幅器（例えば、誤差増幅器）１２、及びスイッチ制御回路（例えば、低電圧誤動作防止回路、以下「UVLO回路」という。）２０が接続されている。

基準電圧回路１１は、ノードN1及び接地端子GNDに接続され、そのノードN1から供給される電源電圧vdd1により動作して温度依存性のない安定な基準電圧vrを発生する回路であり、バンドギャップ回路等により構成されている。この基準電圧回路１１の出力側には、誤差増幅器１２が接続されている。誤差増幅器１２は、ノードN1及び接地端子GNDに接続され、そのノードN1から供給される電源電圧vdd1により動作し、基準電圧vrと、出力段から帰還（フィードバック）される分圧電圧voとの差を増幅する回路である。

誤差増幅器１２の出力端子には、第１のスイッチ（例えば、Pチャネル型MOSトランジスタ、以下「PMOS」という。）１３のソース・ドレインを介して出力段の第１の出力トランジスタ（例えば、小サイズのNチャネル型MOSトランジスタ、以下「NMOS」という。）１４のゲートが接続されると共に、第２のスイッチ（例えば、PMOS)１５のソース・ドレインを介して出力段の第２の出力トランジスタ（例えば、大サイズのNMOS)１６のゲートが接続されている。

NMOS１４は、ドレインがノードN1に接続され、ソースが外部出力端子OUTに接続され、PMOS１３を介して与えられる誤差増幅器１２の出力電圧によりゲート制御され、ノードN1からの電源電流を外部出力端子OUTへ供給するトランジスタである。このNMOS１４のゲートは、プルダウン用のPMOS１７のソース・ドレインを介して、接地端子GNDに接続されている。PMOS１７は、PMOS１３がオフ状態（非導通状態）の時にはNMOS１４のゲート電圧が不定となって誤動作を起こす可能性があるので、これを防止するために、PMOS１３がオフ状態の時には、NMOS１４のゲートを接地電圧vssにプルダウンしてこのNMOS１４をオフ状態にするトランジスタである。

NMOS１６は、ドレインが外部電源端子VDD2側のノードN2に接続され、ソースが外部出力端子OUTに接続され、PMOS１５を介して与えられる誤差増幅器１２の出力電圧によりゲート制御され、ノードN2からの電源電流を外部出力端子OUTへ供給するトランジスタである。

外部出力端子OUTと接地端子GNDとの間には、検出回路（例えば、分圧回路）１８が接続されている。分圧回路１８は、外部出力端子OUTから出力される出力電圧voutに比例した検出電圧（例えば、分圧電圧）voを誤差増幅器１２へフィードバック入力する回路であり、２つの分圧抵抗１８ａ，１８ｂの直列回路により構成されている。

UVLO回路２０は、ノードN1から供給される電源電圧vdd1により動作し、ノードN2から供給される電源電圧vdd2のレベルを観測してPMOS１３，１５，１７のオン／オフを切り換えるための制御信号を出力する回路であり、例えば、電源電圧vdd1が立ち上がり、且つ電源電圧vdd2が立ち上がっていない状態のみPMOS１３をオンさせ、電源電圧vdd2が立ち上がった時には、PMOS１３をオフ、PMOS１５，１７をオンさせる機能を有している。

図２は、図１中のUVLO回路２０の構成例を示す回路図である。
このUVLO 回路２０は、ノードN1から供給される電源電圧vdd1により動作して一定の基準電圧vfを出力する基準電圧回路２１と、外部電源端子VDD1側のノードN1と接地端子GNDとの間に直列に接続されて分圧電圧v1を出力する分圧抵抗２２，２３と、外部電源端子VDD2側のノードN2と接地端子GNDとの間に直列に接続されて分圧電圧v2を出力する分圧抵抗２４，２５とを有している。基準電圧回路２１及び分圧抵抗２２，２３の出力側には、ヒステリシスコンパレータ２６が接続され、更に、基準電圧回路２１及び分圧抵抗２４，２５の出力側にも、ヒステリシスコンパレータ２７が接続されている。

ヒステリシスコンパレータ２６，２７は、ノードN1から供給される電源電圧vdd1により動作し、そのうち、一方のヒステリシスコンパレータ２６は、分圧電圧vfと基準電圧v1とを比較してvf ≧ v1の時には比較結果の論理“Ｈ”を出力し、vf ＜ v1の時には比較結果の論理“Ｌ”を出力する回路である。他方のヒステリシスコンパレータ２７は、分圧電圧vfと基準電圧v2とを比較してvf ≧ v2の時には比較結果の論理“Ｈ”を出力し、vf ＜ v2の時には比較結果の論理“Ｌ”を出力する回路である。

ヒステリシスコンパレータ２７の出力側には、信号反転用のインバータ２８が接続されている。インバータ２８の出力側とヒステリシスコンパレータ２６の出力側とには、２入力の否定論理積ゲート（以下「NANDゲート」という。）２９を介して、出力端子Q1が接続され、更に、そのインバータ２８の出力側に、出力端子Q2に接続されている。一方の出力端子Q1の電位が“Ｌ”の時にはPMOS１３がオン状態（導通状態）、“Ｈ”の時にはPMOS１３がオフ状態になる。他方の出力端子Q2の電位が“Ｌ”の時にはPMOS１５，１７がオン状態、“Ｌ”の時にはPMOS１５，１７がオフ状態になる。

（実施例１の動作）
図３は、図１の電源回路における電源立ち上がり動作を示すタイムチャートである。
先ず、時刻t0前に、電源電圧vdd1が外部電源端子VDD1に印加され、その電源電圧vdd1が上昇して時刻t1時に所定電圧を超えると、UVLO回路２０内のヒステリシスコンパレータ２６の出力電位が“Ｈ”になり、これがNANDゲート２９で反転されて出力端子Q1が“Ｌ”になる。この時、出力端子Q2は、“Ｈ”である。これにより、PMOS１３がオン状態、PMOS１５，１７がオフ状態になる。

PMOS１３がオン状態になると、NMOS１４が出力トランジスタ（パワートランジスタ）として動作して定電圧出力動作が行われる。即ち、外部出力端子OUTに接続された負荷の変動によって出力電圧voutが変化すると、これに対応して分圧回路１８から出力される分圧電圧voも変化し、この分圧電圧voと基準電圧vrとの差が誤差増幅器１２で増幅され、この誤差増幅器１２の出力電圧により、PMOS１３を通してNMOS１４がゲート制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。

時刻t0後の時刻t1前に、電源電圧vdd2が外部電源端子VDD2 に印加され、その電源電圧vdd2が上昇して時刻t1時に所定電圧を超えると、UVLO回路２０内のヒステリシスコンパレータ２７の出力電位が“Ｈ”になり、これがインバータ２８で反転されて出力端子Q2が“Ｌ”になる。これにより、PMOS１５，１７がオン状態になり、誤差増幅器１２の出力電圧がPMOS１５を通してNMOS１６のゲートに与えられ、このNMOS１６が出力トランジスタ（パワートランジスタ）として動作すると共に、オン状態のPMOS１７を通してNMOS１４のゲートが接地電圧vssに引き下げられる。

時刻t1から一定の遅延時間T後に、UVLO回路２０内のNANDゲート２９側の出力端子Q1が“Ｈ”になり、PMOS１３がオフ状態になる。これにより、NMOS１４の動作が停止され、NMOS１６のみが出力トランジスタ（パワートランジスタ）として動作して定電圧出力動作が行われる。即ち、負荷の変動によって出力電圧voutが変化すると、これに対応して変化する分圧電圧voと基準電圧vrとの差が誤差増幅器１２で増幅され、この誤差増幅器１２の出力電圧により、PMOS１５を通してNMOS１６がゲート制御され、出力電圧voutの変動分が打ち消されて出力電圧voutが一定の値に保たれる。

（実施例１の効果）
本実施例１によれば、複数電源（vdd1,vdd2)を使用する電源回路において、新たに出力トランジスタ用のNMOS１４を設けたので、単一電源(vdd1)のみで出力を開始することができる。更に、内部回路で作成した電源を使用した複数電源を使用した電源LSIでは、内部回路の安定を待たずに出力が可能となるため、起動時間を短縮できる。

（実施例２の構成）
図４は、本発明の実施例２を示す電源回路の回路図であり、実施例１の図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源回路１０Ａは、実施例１の電源回路１０と同様に、例えば、LSIで構成された電源LSIであるが、実施例１のUVLO回路２０に代えて、これとは構成の異なるスイッチ制御回路であるUVLO回路２０Ａと外部制御端子CTが設けられている。UVLO回路２０Ａは、実施例１のUVLO回路２０と同様に、内部回路のスイッチ用PMOS１３，１５，１７をオン／オフ動作させる回路であるが、そのオン／オフ動作を外部制御端子CTにより制御できるようになっている。例えば、UVLO回路２０Ａは、外部制御端子CTに“Ｈ”の制御信号が入力されると、PMOS１３，１５，１７をオン状態にするための制御信号を出力する構成になっている。その他の構成は、実施例１と同様である。

図５は、図４中のUVLO回路２０Ａの構成例を示す回路図であり、実施例１の図２中の要素と共通の要素には共通の符号が付されている。

本実施例２のUVLO回路２０Ａでは、実施例１のUVLO回路２０内の２入力NANDゲート２９に代えて、３入力NANDゲート２９Aと２入力NANDゲート３０が設けられている。

３入力NANDゲート２９Ａは、外部制御端子CTの“Ｈ”により活性化し、ヒステリシスコンパレータ２６及びインバータ２８の出力の否定論理積を求めて出力端子Q1から、PMOS１２のゲートを制御する制御信号を出力する回路である。例えば、出力端子Q1の電位が“Ｌ”の時にはPMOS１３がオン状態、“Ｈ”の時にはPMOS１３がオフ状態になる。

２入力NANDゲート３０は、外部制御端子CTの“Ｈ”により活性化し、ヒステリシスコンパレータ２７の出力を反転して出力端子Q2から、PMOS１５，１７のゲートを制御する制御信号を出力する回路である。例えば、出力端子Q2の電位が“Ｌ”の時にはPMOS１５，１７がオン状態、“Ｌ”の時にはPMOS１５，１７がオフ状態になる。

（実施例２の動作）
図６は、図４の電源回路１０Ａにおける電源立ち上がり動作を示すタイムチャートであり、実施例１の図３中の要素と共通の要素には共通の符号が付されている。

本実施例２の電源回路１０Ａでは、時刻t2前の時刻t0,t1において、外部制御端子CTに入力される制御信号が“Ｈ”になるまでは、制御信号の“Ｌ”によってUVLO回路２０Ａの出力端子Q1,Q2が“Ｈ”となり、PMOS１３，１５，１７がオフ状態となって外部出力端子OUTの出力が停止される。時刻t2時において、外部制御端子CTに入力される制御信号が“Ｈ”になると、実施例１と同様の動作となり、外部出力端子OUTから出力電圧outが出力される。

（実施例２の効果）
本実施例２によれば、外部制御端子CTによって内部回路のPMOS１３，１５，１７の動作を制御できるため、出力電圧outの立ち上がりタイミングを制御することができる。

図７は、本発明の実施例３における選択回路（例えば、電源電圧切換回路）の構成例を示す回路図である。

この選択回路（例えば、電源電圧切換回路）４０は、例えば、図１又は図４の電源LSI内に設けられ、選択信号（例えば、スイッチ切換信号）sを反転するインバータ４１と、このインバータ４１の出力信号により外部電源端子VDD1とノードN2との間を接続／遮断するスイッチ４２と、スイッチ切換信号sにより外部電源端子VDD1とノードN1との間を接続／遮断するスイッチ４３と、インバータ４１の出力信号により外部電源端子VDD2とノードN1との間を接続／遮断するスイッチ４４と、スイッチ切換信号sにより外部電源端子VDD2とノードN2との間を接続／遮断するスイッチ４５とにより構成されている。

スイッチ切換信号sは、例えば、ボンディングオプションや制御端子にて接地電圧あるいは電源電圧に固定したもので対応可能である。スイッチ４２〜４５は、MOSトランジスタ等により構成されている。

本実施例３の電源電圧切換回路４０では、スイッチ切換信号sによりスイッチ４２〜４５を選択的に切り換えることにより、第１、第２の外部電源端子VDD1,VDD2をノードN1あるいはN2のいずれか一方に接続できる。これにより、仮に、電源電圧vdd2を外部電源端子VDD2に入力した後に、電源電圧vdd1を外部電源端子VDD1に入力しなければならないようなことがあったとしても、対応できる。

実施例１、２では、多電源（vdd1,vdd2)を外部から供給するリニア電源LSIの例について説明したが、単一電源（vdd1)を外部から供給して内部で他の電源（降圧電源vdd2)を生成して一定の出力電圧voutを出力することも可能である。この単一電源（vdd1)で動作する電源回路の構成例を実施例４で説明する。

図８は、本発明の実施例４における電源回路の構成例を示す回路図であり、実施例１の図１中の要素と共通の要素には共通の符号が付されている。

本実施例４の電源回路１０Ｂは、例えば、LSIで構成された電源LSIであり、電源電圧vdd1（例えば、5V)を入力する第１の外部電源端子VDD1と、実施例１の電源回路１０と、電源電圧vdd1から降圧された電源電圧vdd2（例えば、3.3V)を生成して電源回路１０へ供給するバック（Back)型の直流／直流変換器（以下「DC/DCコンバータ」という。）５０とを有している。

DC/DCコンバータ５０は、外部電源端子VDD1から入力される電源電圧vdd1を導通／遮断するスイッチング用トランジスタ５１と、このトランジスタ５１のオン／オフ動作周期（duty cycle)を制御するDC/DC制御回路５２と、トランジスタ５１の出力電圧を平滑して電源電圧vdd2をノードN3へ出力するコイル５３、コンデンサ５４及びダイオード５５からなる平滑回路とにより構成されている。

外部から入力された電源電圧vdd1は、オン／オフ動作するトランジスタ５１によってパルス波に変換され、このパルス波が、コイル５３、コンデンサ５４及びダイオード５５からなる平滑回路によって平滑され、降圧された電源電圧vdd2がノードN3へ出力されて電源回路１０へ供給される。

即ち、トランジスタ５１がオン状態になると、この出力電流がコイル５３、コンデンサ５４及びDC/DCコンバータ５２内を通って接地端子GNDへ流れ、そのコイル５３及びコンデンサ５４に電気エネルギーが蓄積される。更に、トランジスタ５１の出力電流は、コイル５３を通ってノードN3側へ流れる。トランジスタ５１がオフ状態になると、コイル５３及びコンデンサ５４に蓄積された電気エネルギーにより、ノードN3側へ電流が流れ続ける。これにより、電源回路１０が実施例１と同様に動作し、同様の効果が得られる。

（変形例）
本発明は、上記実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（３）のようなものがある。

（１）図１、図４において、NMOS１４，１６をPMOS等の他のトランジスタで構成したり、PMOS１３，１５，１７をNMOS等の他のスイッチ素子で構成してもよい。又、プルダウン用のPMOS１７に代えて、プルダウン用の抵抗素子をNMOS１４のゲートと接地端子GNDとの間に接続しても良い。
（２）図２、図５のUVLO回路２０，２０Ａは、他の回路構成に変更しても良い。
（３）実施例１〜４では、２つの電源（vdd1,vdd2）を使用する電源回路について説明したが、３つ以上の電源を使用する電源回路についても適用可能である。

本発明の実施例１を示す電源回路の回路図である。図１中のUVLO回路２０の構成例を示す回路図である。図１の電源回路における電源立ち上がり動作を示すタイムチャートである。本発明の実施例２を示す電源回路の回路図である。図４中のUVLO回路２０Ａの構成例を示す回路図である。図４の電源回路における電源立ち上がり動作を示すタイムチャートである。本発明の実施例３における電源電圧切換回路の構成例を示す回路図である。本発明の実施例４における電源回路の構成例を示す回路図である。従来の電源回路の使用例を示すシステムの図である。

符号の説明

１０，１０Ａ，１０Ｂ電源回路
１１，２１基準電圧回路
１２誤差増幅器
１３，１５，１７ PMOS
１４，１６ NMOS
１８分圧回路
２０，２０Ａ UVLO回路
４０電源電圧切換回路
CT 外部制御端子
OUT 外部出力端子
VDD1,VDD2 外部電源端子

Claims

第１の電源電圧が入力される第１のノードと、
第２の電源電圧が入力される第２のノードと、
一定の出力電圧を出力する出力端子と、
前記出力端子に接続され、前記出力電圧の変化分を検出して検出電圧を出力する検出回路と、
前記第１の電源電圧により駆動され、基準電圧と前記検出電圧との差分を増幅する増幅器と、
前記第１のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第１の出力トランジスタと、
前記第２のノードと前記出力端子との間に接続され、前記増幅器の出力により、前記出力電圧の変化分を打ち消すように導通状態が制御され、前記出力端子に電源電流を流す第２の出力トランジスタと、
前記増幅器の出力を前記第１の出力トランジスタへ転送又は遮断する第１のスイッチと、
前記増幅器の出力を前記第２の出力トランジスタへ転送又は遮断する第２のスイッチと、
前記第１及び第２の電源電圧の入力状態に基づき前記第１及び第２のスイッチの切り換えの順序を制御するスイッチ制御回路と、
を有することを特徴とする電源回路。
前記第１のノードは、前記第１の電源電圧を外部から入力する第１の外部電源端子に接続され、
前記第２のノードは、前記第２の電源電圧を外部から入力する第２の外部電源端子に接続され、
前記出力端子は、前記出力電圧を外部へ出力する外部出力端子であることを特徴とする請求項１記載の電源回路。
前記スイッチ制御回路は、制御信号により出力が制御され、前記出力電圧の出力タイミングが制御可能な構成であることを特徴とする請求項１又は２記載の電源回路。
前記制御信号は、外部制御端子から入力されることを特徴とする請求項３記載の電源回路。
請求項２〜４のいずれか１項に記載の電源回路において、
選択信号に基づき、前記第１の外部電源端子と前記第２の外部電源端子を、前記第１のノード又は前記第２のノードのいずれか一方に接続する選択回路を設けたことを特徴とする電源回路。