JP2000196420A - コンパレータとその制御方法 - Google Patents
コンパレータとその制御方法Info
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- JP2000196420A JP2000196420A JP10366905A JP36690598A JP2000196420A JP 2000196420 A JP2000196420 A JP 2000196420A JP 10366905 A JP10366905 A JP 10366905A JP 36690598 A JP36690598 A JP 36690598A JP 2000196420 A JP2000196420 A JP 2000196420A
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Abstract
(57)【要約】
【課題】 高速動作を可能にすると共に、消費電力を低
減することが出来るコンパレータを提供する。 【解決手段】 データ比較時のみ、コンパレータの出力
状態で前記差動対の定電流源を制御し、同時に前記差動
対の電流を増大せしめ、高速化を図ることを特徴とす
る。
減することが出来るコンパレータを提供する。 【解決手段】 データ比較時のみ、コンパレータの出力
状態で前記差動対の定電流源を制御し、同時に前記差動
対の電流を増大せしめ、高速化を図ることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパレータとそ
の制御方法に係わり、特に、Ａ／Ｄ変換器に好適なコン
パレータとその制御方法に関する。
の制御方法に係わり、特に、Ａ／Ｄ変換器に好適なコン
パレータとその制御方法に関する。
【０００２】
【従来の技術】図４は、例えば、特開平１−１６６６１
２号公報に記載されたコンパレータの回路図である。図
において、Ｍ１、Ｍ２は差動増幅器を構成するＮチャン
ネルのＦＥＴであり、ＦＥＴＭ１、Ｍ２のソースは互い
に接続され、ＦＥＴＭ１、Ｍ２のソースとグランド間に
は定電流電源Ｉ１が設けられている。ＦＥＴＭ１のゲー
トと入力端子ＩＮとの間には、トランスファーゲート等
からなるスイッチング素子ＡＳＷ１が設けられ、このス
イッチング素子ＡＳＷ１の一方の端子はリセット信号
（制御信号）ＲＥＳＥＴを反転したインバータＩＮＶの
出力端子で制御され、叉、スイッチング素子ＡＳＷ１の
他方の端子はリセット信号で制御されるように構成され
ている。叉、ＦＥＴＭ１のゲートとＦＥＴＭ２のゲート
との間には、トランスファーゲート等からなるスイッチ
ング素子ＡＳＷ２が設けられ、このスイッチング素子Ａ
ＳＷ２の一方の端子はリセット信号を反転したインバー
タＩＮＶの出力端子で制御され、叉、スイッチング素子
ＡＳＷ２の他方の端子はリセット信号で制御されるよう
に構成されている。叉、ＦＥＴＭ２のゲートには、基準
電圧信号ＲＥＦが印加されている。
２号公報に記載されたコンパレータの回路図である。図
において、Ｍ１、Ｍ２は差動増幅器を構成するＮチャン
ネルのＦＥＴであり、ＦＥＴＭ１、Ｍ２のソースは互い
に接続され、ＦＥＴＭ１、Ｍ２のソースとグランド間に
は定電流電源Ｉ１が設けられている。ＦＥＴＭ１のゲー
トと入力端子ＩＮとの間には、トランスファーゲート等
からなるスイッチング素子ＡＳＷ１が設けられ、このス
イッチング素子ＡＳＷ１の一方の端子はリセット信号
（制御信号）ＲＥＳＥＴを反転したインバータＩＮＶの
出力端子で制御され、叉、スイッチング素子ＡＳＷ１の
他方の端子はリセット信号で制御されるように構成され
ている。叉、ＦＥＴＭ１のゲートとＦＥＴＭ２のゲート
との間には、トランスファーゲート等からなるスイッチ
ング素子ＡＳＷ２が設けられ、このスイッチング素子Ａ
ＳＷ２の一方の端子はリセット信号を反転したインバー
タＩＮＶの出力端子で制御され、叉、スイッチング素子
ＡＳＷ２の他方の端子はリセット信号で制御されるよう
に構成されている。叉、ＦＥＴＭ２のゲートには、基準
電圧信号ＲＥＦが印加されている。
【０００３】叉、電源ＶｃｃとＦＥＴＭ１のドレインと
の間にはＰチャンネルのＦＥＴＭＳＷ１とＰチャンネル
のＦＥＴＭ３とが並列に設けられ、ＦＥＴＭＳＷ１とＦ
ＥＴＭ３のソースは電源Ｖｃｃに接続され、ＦＥＴＭＳ
Ｗ１とＦＥＴＭ３のドレインはＦＥＴＭ１のドレインに
接続され、叉、ＦＥＴＭＳＷ１のゲートには前記リセッ
ト信号が印加されるように構成されている。
の間にはＰチャンネルのＦＥＴＭＳＷ１とＰチャンネル
のＦＥＴＭ３とが並列に設けられ、ＦＥＴＭＳＷ１とＦ
ＥＴＭ３のソースは電源Ｖｃｃに接続され、ＦＥＴＭＳ
Ｗ１とＦＥＴＭ３のドレインはＦＥＴＭ１のドレインに
接続され、叉、ＦＥＴＭＳＷ１のゲートには前記リセッ
ト信号が印加されるように構成されている。
【０００４】叉、電源ＶｃｃとＦＥＴＭ２のドレインと
の間にはＰチャンネルのＦＥＴＭＳＷ２とＰチャンネル
のＦＥＴＭ４とが並列に設けられ、ＦＥＴＭＳＷ２とＦ
ＥＴＭ４のソースは電源Ｖｃｃに接続され、ＦＥＴＭＳ
Ｗ２とＦＥＴＭ４のドレインはＦＥＴＭ２のドレインに
接続され、叉、ＦＥＴＭＳＷ２のゲートには前記リセッ
ト信号が印加されるように構成されている。
の間にはＰチャンネルのＦＥＴＭＳＷ２とＰチャンネル
のＦＥＴＭ４とが並列に設けられ、ＦＥＴＭＳＷ２とＦ
ＥＴＭ４のソースは電源Ｖｃｃに接続され、ＦＥＴＭＳ
Ｗ２とＦＥＴＭ４のドレインはＦＥＴＭ２のドレインに
接続され、叉、ＦＥＴＭＳＷ２のゲートには前記リセッ
ト信号が印加されるように構成されている。
【０００５】そして、ＦＥＴＭ３のゲートは、ＦＥＴＭ
４のドレインに接続され、ＦＥＴＭ４のゲートは、ＦＥ
ＴＭ３のドレインに接続されてラッチ形態の回路を形成
し、ＦＥＴＭ２のドレインに出力端子ＯＵＴが設けら
れ、叉、ＦＥＴＭ１のドレインに出力端子ＯＵＴＢが設
けられ、出力端子ＯＵＴ、ＯＵＴＢから出力信号を取り
出すように構成している。
４のドレインに接続され、ＦＥＴＭ４のゲートは、ＦＥ
ＴＭ３のドレインに接続されてラッチ形態の回路を形成
し、ＦＥＴＭ２のドレインに出力端子ＯＵＴが設けら
れ、叉、ＦＥＴＭ１のドレインに出力端子ＯＵＴＢが設
けられ、出力端子ＯＵＴ、ＯＵＴＢから出力信号を取り
出すように構成している。
【０００６】また、この回路では、リセットバイアス回
路が設けられ、リセット時に、ＦＥＴＭ１、Ｍ２のドレ
インの電圧を同電位にして、前記ラッチ形態の回路をリ
セットするように構成している。このように構成したコ
ンパレータにおいて、ＲＥＳＥＴ信号がＬＯＷレベルの
時、スイッチング素子ＡＳＷ１はＯＮ、スイッチング素
子ＡＳＷ２がＯＦＦして、ＦＥＴＭ１のゲートと入力端
子ＩＮがショートする。この時、リセットバイアス回路
からのバイアス電圧供給は断たれた状態となる。そし
て、ＦＥＴＭ１のドレインに設けられた出力端子ＯＵＴ
と、ＦＥＴＭ２のドレインに設けられた出力端子ＯＵＴ
Ｂ端子とは、ラッチ形態に接続されたＦＥＴＭ３、Ｍ４
の働きにより、ＦＥＴＭ１ゲート−ＦＥＴＭ２ゲート間
（入力端子ＩＮ−基準電圧ＲＥＦ間）の電位差に応じた
論理に決定される。
路が設けられ、リセット時に、ＦＥＴＭ１、Ｍ２のドレ
インの電圧を同電位にして、前記ラッチ形態の回路をリ
セットするように構成している。このように構成したコ
ンパレータにおいて、ＲＥＳＥＴ信号がＬＯＷレベルの
時、スイッチング素子ＡＳＷ１はＯＮ、スイッチング素
子ＡＳＷ２がＯＦＦして、ＦＥＴＭ１のゲートと入力端
子ＩＮがショートする。この時、リセットバイアス回路
からのバイアス電圧供給は断たれた状態となる。そし
て、ＦＥＴＭ１のドレインに設けられた出力端子ＯＵＴ
と、ＦＥＴＭ２のドレインに設けられた出力端子ＯＵＴ
Ｂ端子とは、ラッチ形態に接続されたＦＥＴＭ３、Ｍ４
の働きにより、ＦＥＴＭ１ゲート−ＦＥＴＭ２ゲート間
（入力端子ＩＮ−基準電圧ＲＥＦ間）の電位差に応じた
論理に決定される。
【０００７】そして、ＲＥＳＥＴ信号がＨＩＧＨレベル
に変化すると、スイッチング素子ＡＳＷ１がＯＦＦし
て、入力端子ＩＮからの電圧入力を遮断すると共に、ス
イッチング素子ＡＳＷ２がＯＮして、ＦＥＴＭ１のゲー
トをＲＥＦ端子に接続し、更に、リセットバイアス回路
よりバイアス電圧が供給され、出力端子ＯＵＴ、ＯＵＴ
Ｂ端子を同電位とすることで、ＲＥＳＥＴ信号がＬＯＷ
レベル時の状態をクリアするように動作する。
に変化すると、スイッチング素子ＡＳＷ１がＯＦＦし
て、入力端子ＩＮからの電圧入力を遮断すると共に、ス
イッチング素子ＡＳＷ２がＯＮして、ＦＥＴＭ１のゲー
トをＲＥＦ端子に接続し、更に、リセットバイアス回路
よりバイアス電圧が供給され、出力端子ＯＵＴ、ＯＵＴ
Ｂ端子を同電位とすることで、ＲＥＳＥＴ信号がＬＯＷ
レベル時の状態をクリアするように動作する。
【０００８】上記したコンパレータでは、出力論理ＨＩ
ＧＨレベルは高速に決定されるが、ＬＯＷレベル確定の
時間は、定電流源Ｉ１により決まるため遅いという欠点
があった。
ＧＨレベルは高速に決定されるが、ＬＯＷレベル確定の
時間は、定電流源Ｉ１により決まるため遅いという欠点
があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、高速でしかも消費
電力の小さな新規なコンパレータとその制御方法を提供
するものである。
した従来技術の欠点を改良し、特に、高速でしかも消費
電力の小さな新規なコンパレータとその制御方法を提供
するものである。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるコ
ンパレータの第１態様は、差動増幅器の差動対を構成す
る第１導電型の第１及び第２のトランジスタと、前記第
１及び第２のトランジスタのソースと第１の電源との間
に設けた第１の定電流電源と、第２の電源にソースを接
続し前記第１のトランジスタのドレインにドレインを接
続した第２導電型の第３のトランジスタと、第２の電源
にソースを接続し前記第２のトランジスタのドレインに
ドレインを接続した第２導電型の第４のトランジスタ
と、前記第３のトランジスタのゲートと第４のトランジ
スタのドレインとを接続する接続線路と、前記第４のト
ランジスタのゲートと第３のトランジスタのドレインと
を接続する接続線路と、第２の電源にソースを接続し前
記第１のトランジスタのドレインにドレインを接続した
第２導電型の第５のトランジスタと、第２の電源にソー
スを接続し前記第２のトランジスタのドレインにドレイ
ンを接続した第２導電型の第６のトランジスタと、前記
第１のトランジスタのゲートに入力される入力信号と、
前記第２のトランジスタのゲートに入力される基準電圧
信号と、前記第１のトランジスタのゲートに入力される
入力信号のオン・オフを行う第１のスイッチング素子
と、前記第１のトランジスタのゲートと第２のトランジ
スタのゲートとの接続のオン・オフを行う第２のスイッ
チング素子とからなり、前記第５のトランジスタと第６
のトランジスタとはこのコンパレータを制御する制御信
号で制御され、前記第１のスイッチング素子と第２のス
イッチング素子とは、前記制御信号とこの制御信号を反
転した信号とで制御されるコンパレータにおいて、前記
第１のトランジスタのソースにソースが接続され、第１
のトランジスタのドレインにドレインが接続される第１
導電型の第７のトランジスタと、前記第２のトランジス
タのソースにソースが接続され、第２のトランジスタの
ドレインにドレインが接続される第１導電型の第８のト
ランジスタと、前記第７のトランジスタのゲートと第１
の電源間を電気的に短絡したり開放したりする第１のス
イッチング手段と、前記第８のトランジスタのゲートと
第１の電源間を電気的に短絡したり開放したりする第２
のスイッチング手段と、前記第４のトランジスタのドレ
インと第７のトランジスタのゲートとを電気的に短絡し
たり開放したりする第３のスイッチング手段と、前記第
３のトランジスタのドレインと第８のトランジスタのゲ
ートとを電気的に短絡したり開放したりする第４のスイ
ッチング手段と、前記制御信号が第１のレベルから第２
のレベルに変化する所定の期間だけ一時的に前記差動増
幅器の電流を増大せしめる手段とで構成したことを特徴
とするものであり、叉、第２態様は、前記差動増幅器の
電流を増大せしめる手段は、前記第１の定電流源に並列
に設けた第５のスイッチング手段と、このスイッチング
手段を制御するためのＡＮＤゲートとからなり、前記Ａ
ＮＤゲートの入力には、前記制御信号と、前記第１のト
ランジスタのドレインの電圧と、前記第２のトランジス
タのドレインの電圧とが導かれることを特徴とするもの
であり、叉、第３態様は、前記差動増幅器の第１及び第
２のトランジスタのソースと第１の電源との間には、前
記第５のスイッチング手段と直列に第２の定電流源が設
けられていることを特徴とするものであり、叉、第４態
様は、前記第１及び第２のスイッチング手段は、第１導
電型のトランジスタであり、前記第３及び第４のスイッ
チング手段は、第２導電型のトランジスタであり、前記
第１乃至第４のトランジスタは、前記制御信号又はこの
制御信号を反転した信号で制御されるように構成したこ
とを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるコ
ンパレータの第１態様は、差動増幅器の差動対を構成す
る第１導電型の第１及び第２のトランジスタと、前記第
１及び第２のトランジスタのソースと第１の電源との間
に設けた第１の定電流電源と、第２の電源にソースを接
続し前記第１のトランジスタのドレインにドレインを接
続した第２導電型の第３のトランジスタと、第２の電源
にソースを接続し前記第２のトランジスタのドレインに
ドレインを接続した第２導電型の第４のトランジスタ
と、前記第３のトランジスタのゲートと第４のトランジ
スタのドレインとを接続する接続線路と、前記第４のト
ランジスタのゲートと第３のトランジスタのドレインと
を接続する接続線路と、第２の電源にソースを接続し前
記第１のトランジスタのドレインにドレインを接続した
第２導電型の第５のトランジスタと、第２の電源にソー
スを接続し前記第２のトランジスタのドレインにドレイ
ンを接続した第２導電型の第６のトランジスタと、前記
第１のトランジスタのゲートに入力される入力信号と、
前記第２のトランジスタのゲートに入力される基準電圧
信号と、前記第１のトランジスタのゲートに入力される
入力信号のオン・オフを行う第１のスイッチング素子
と、前記第１のトランジスタのゲートと第２のトランジ
スタのゲートとの接続のオン・オフを行う第２のスイッ
チング素子とからなり、前記第５のトランジスタと第６
のトランジスタとはこのコンパレータを制御する制御信
号で制御され、前記第１のスイッチング素子と第２のス
イッチング素子とは、前記制御信号とこの制御信号を反
転した信号とで制御されるコンパレータにおいて、前記
第１のトランジスタのソースにソースが接続され、第１
のトランジスタのドレインにドレインが接続される第１
導電型の第７のトランジスタと、前記第２のトランジス
タのソースにソースが接続され、第２のトランジスタの
ドレインにドレインが接続される第１導電型の第８のト
ランジスタと、前記第７のトランジスタのゲートと第１
の電源間を電気的に短絡したり開放したりする第１のス
イッチング手段と、前記第８のトランジスタのゲートと
第１の電源間を電気的に短絡したり開放したりする第２
のスイッチング手段と、前記第４のトランジスタのドレ
インと第７のトランジスタのゲートとを電気的に短絡し
たり開放したりする第３のスイッチング手段と、前記第
３のトランジスタのドレインと第８のトランジスタのゲ
ートとを電気的に短絡したり開放したりする第４のスイ
ッチング手段と、前記制御信号が第１のレベルから第２
のレベルに変化する所定の期間だけ一時的に前記差動増
幅器の電流を増大せしめる手段とで構成したことを特徴
とするものであり、叉、第２態様は、前記差動増幅器の
電流を増大せしめる手段は、前記第１の定電流源に並列
に設けた第５のスイッチング手段と、このスイッチング
手段を制御するためのＡＮＤゲートとからなり、前記Ａ
ＮＤゲートの入力には、前記制御信号と、前記第１のト
ランジスタのドレインの電圧と、前記第２のトランジス
タのドレインの電圧とが導かれることを特徴とするもの
であり、叉、第３態様は、前記差動増幅器の第１及び第
２のトランジスタのソースと第１の電源との間には、前
記第５のスイッチング手段と直列に第２の定電流源が設
けられていることを特徴とするものであり、叉、第４態
様は、前記第１及び第２のスイッチング手段は、第１導
電型のトランジスタであり、前記第３及び第４のスイッ
チング手段は、第２導電型のトランジスタであり、前記
第１乃至第４のトランジスタは、前記制御信号又はこの
制御信号を反転した信号で制御されるように構成したこ
とを特徴とするものである。
【００１１】叉、本発明に係わるコンパレータの制御方
法の第１態様は、差動増幅器の差動対を構成する第１導
電型の第１及び第２のトランジスタと、前記第１及び第
２のトランジスタのソースと第１の電源との間に設けた
第１の定電流電源と、第２の電源にソースを接続し前記
第１のトランジスタのドレインにドレインを接続した第
２導電型の第３のトランジスタと、第２の電源にソース
を接続し前記第２のトランジスタのドレインにドレイン
を接続した第２導電型の第４のトランジスタと、前記第
３のトランジスタのゲートと第４のトランジスタのドレ
インとを接続する接続線路と、前記第４のトランジスタ
のゲートと第３のトランジスタのドレインとを接続する
接続線路と、第２の電源にソースを接続し前記第１のト
ランジスタのドレインにドレインを接続した第２導電型
の第５のトランジスタと、第２の電源にソースを接続し
前記第２のトランジスタのドレインにドレインを接続し
た第２導電型の第５のトランジスタと、前記第１のトラ
ンジスタのゲートに入力される入力信号と、前記第２の
トランジスタのゲートに入力される基準電圧信号と、前
記第１のトランジスタのゲートに入力される入力信号の
オン・オフを行う第１のスイッチング素子と、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
との接続のオン・オフを行う第２のスイッチング素子と
からなり、前記第５のトランジスタと第６のトランジス
タとはこのコンパレータを制御する制御信号で制御さ
れ、前記第１のスイッチング素子と第２のスイッチング
素子とは、前記制御信号とこの制御信号を反転した信号
とで制御されるコンパレータの制御方法であって、前記
制御信号が、第１の状態から第２の状態に変化する際、
コンパレータの出力状態で前記差動対の定電流源を制御
することを特徴とするものであり、叉、第２態様は、前
記制御信号の第１の状態から第２の状態への変化の検出
は、前記制御信号と、前記第１のトランジスタのドレイ
ン電圧と、第２のトランジスタのドレイン電圧との論理
積で求めることを特徴とするものである。
法の第１態様は、差動増幅器の差動対を構成する第１導
電型の第１及び第２のトランジスタと、前記第１及び第
２のトランジスタのソースと第１の電源との間に設けた
第１の定電流電源と、第２の電源にソースを接続し前記
第１のトランジスタのドレインにドレインを接続した第
２導電型の第３のトランジスタと、第２の電源にソース
を接続し前記第２のトランジスタのドレインにドレイン
を接続した第２導電型の第４のトランジスタと、前記第
３のトランジスタのゲートと第４のトランジスタのドレ
インとを接続する接続線路と、前記第４のトランジスタ
のゲートと第３のトランジスタのドレインとを接続する
接続線路と、第２の電源にソースを接続し前記第１のト
ランジスタのドレインにドレインを接続した第２導電型
の第５のトランジスタと、第２の電源にソースを接続し
前記第２のトランジスタのドレインにドレインを接続し
た第２導電型の第５のトランジスタと、前記第１のトラ
ンジスタのゲートに入力される入力信号と、前記第２の
トランジスタのゲートに入力される基準電圧信号と、前
記第１のトランジスタのゲートに入力される入力信号の
オン・オフを行う第１のスイッチング素子と、前記第１
のトランジスタのゲートと第２のトランジスタのゲート
との接続のオン・オフを行う第２のスイッチング素子と
からなり、前記第５のトランジスタと第６のトランジス
タとはこのコンパレータを制御する制御信号で制御さ
れ、前記第１のスイッチング素子と第２のスイッチング
素子とは、前記制御信号とこの制御信号を反転した信号
とで制御されるコンパレータの制御方法であって、前記
制御信号が、第１の状態から第２の状態に変化する際、
コンパレータの出力状態で前記差動対の定電流源を制御
することを特徴とするものであり、叉、第２態様は、前
記制御信号の第１の状態から第２の状態への変化の検出
は、前記制御信号と、前記第１のトランジスタのドレイ
ン電圧と、第２のトランジスタのドレイン電圧との論理
積で求めることを特徴とするものである。
【００１２】
【発明の実施の形態】本発明に係わるコンパレータは、
差動増幅器の差動対を構成する第１導電型の第１及び第
２のトランジスタと、前記第１及び第２のトランジスタ
のソースと第１の電源との間に設けた第１の定電流電源
と、第２の電源にソースを接続し前記第１のトランジス
タのドレインにドレインを接続した第２導電型の第３の
トランジスタと、第２の電源にソースを接続し前記第２
のトランジスタのドレインにドレインを接続した第２導
電型の第４のトランジスタと、前記第３のトランジスタ
のゲートと第４のトランジスタのドレインとを接続する
接続線路と、前記第４のトランジスタのゲートと第３の
トランジスタのドレインとを接続する接続線路と、第２
の電源にソースを接続し前記第１のトランジスタのドレ
インにドレインを接続した第２導電型の第５のトランジ
スタと、第２の電源にソースを接続し前記第２のトラン
ジスタのドレインにドレインを接続した第２導電型の第
６のトランジスタと、前記第１のトランジスタのゲート
に入力される入力信号と、前記第２のトランジスタのゲ
ートに入力される基準電圧信号と、前記第１のトランジ
スタのゲートに入力される入力信号のオン・オフを行う
第１のスイッチング素子と、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートとの接続のオン・
オフを行う第２のスイッチング素子とからなり、前記第
５のトランジスタと第６のトランジスタとはこのコンパ
レータを制御する制御信号で制御され、前記第１のスイ
ッチング素子と第２のスイッチング素子とは、前記制御
信号とこの制御信号を反転した信号とで制御されるコン
パレータにおいて、前記第１のトランジスタのソースに
ソースが接続され、第１のトランジスタのドレインにド
レインが接続される第１導電型の第７のトランジスタ
と、前記第２のトランジスタのソースにソースが接続さ
れ、第２のトランジスタのドレインにドレインが接続さ
れる第１導電型の第８のトランジスタと、前記第７のト
ランジスタのゲートと第１の電源間を電気的に短絡した
り開放したりする第１のスイッチング手段と、前記第８
のトランジスタのゲートと第１の電源間を電気的に短絡
したり開放したりする第２のスイッチング手段と、前記
第４のトランジスタのドレインと第７のトランジスタの
ゲートとを電気的に短絡したり開放したりする第３のス
イッチング手段と、前記第３のトランジスタのドレイン
と第８のトランジスタのゲートとを電気的に短絡したり
開放したりする第４のスイッチング手段と、前記制御信
号が第１のレベルから第２のレベルに変化する所定の期
間だけ一時的に前記差動増幅器の電流を増大せしめる手
段とで構成したものであるから、データの比較時のみ、
差動対の電流を一時的に大きくして、高速化を図る。従
って、消費電力も大きくならない。
差動増幅器の差動対を構成する第１導電型の第１及び第
２のトランジスタと、前記第１及び第２のトランジスタ
のソースと第１の電源との間に設けた第１の定電流電源
と、第２の電源にソースを接続し前記第１のトランジス
タのドレインにドレインを接続した第２導電型の第３の
トランジスタと、第２の電源にソースを接続し前記第２
のトランジスタのドレインにドレインを接続した第２導
電型の第４のトランジスタと、前記第３のトランジスタ
のゲートと第４のトランジスタのドレインとを接続する
接続線路と、前記第４のトランジスタのゲートと第３の
トランジスタのドレインとを接続する接続線路と、第２
の電源にソースを接続し前記第１のトランジスタのドレ
インにドレインを接続した第２導電型の第５のトランジ
スタと、第２の電源にソースを接続し前記第２のトラン
ジスタのドレインにドレインを接続した第２導電型の第
６のトランジスタと、前記第１のトランジスタのゲート
に入力される入力信号と、前記第２のトランジスタのゲ
ートに入力される基準電圧信号と、前記第１のトランジ
スタのゲートに入力される入力信号のオン・オフを行う
第１のスイッチング素子と、前記第１のトランジスタの
ゲートと第２のトランジスタのゲートとの接続のオン・
オフを行う第２のスイッチング素子とからなり、前記第
５のトランジスタと第６のトランジスタとはこのコンパ
レータを制御する制御信号で制御され、前記第１のスイ
ッチング素子と第２のスイッチング素子とは、前記制御
信号とこの制御信号を反転した信号とで制御されるコン
パレータにおいて、前記第１のトランジスタのソースに
ソースが接続され、第１のトランジスタのドレインにド
レインが接続される第１導電型の第７のトランジスタ
と、前記第２のトランジスタのソースにソースが接続さ
れ、第２のトランジスタのドレインにドレインが接続さ
れる第１導電型の第８のトランジスタと、前記第７のト
ランジスタのゲートと第１の電源間を電気的に短絡した
り開放したりする第１のスイッチング手段と、前記第８
のトランジスタのゲートと第１の電源間を電気的に短絡
したり開放したりする第２のスイッチング手段と、前記
第４のトランジスタのドレインと第７のトランジスタの
ゲートとを電気的に短絡したり開放したりする第３のス
イッチング手段と、前記第３のトランジスタのドレイン
と第８のトランジスタのゲートとを電気的に短絡したり
開放したりする第４のスイッチング手段と、前記制御信
号が第１のレベルから第２のレベルに変化する所定の期
間だけ一時的に前記差動増幅器の電流を増大せしめる手
段とで構成したものであるから、データの比較時のみ、
差動対の電流を一時的に大きくして、高速化を図る。従
って、消費電力も大きくならない。
【００１３】
【実施例】以下に、本発明に係わるコンパレータとその
制御方法の具体例を図面を参照しながら詳細に説明す
る。図１は、本発明に係わるコンパレータとその制御方
法の具体例の構造を示す図であって、これらの図には、
差動増幅器の差動対を構成する第１導電型の第１及び第
２のトランジスタＭ１、Ｍ２と、前記第１及び第２のト
ランジスタＭ１、Ｍ２のソースと第１の電源ＧＮＤとの
間に設けた第１の定電流電源Ｉ１と、第２の電源Ｖｃｃ
にソースを接続し前記第１のトランジスタＭ１のドレイ
ンにドレインを接続した第２導電型の第３のトランジス
タＭ３と、第２の電源Ｖｃｃにソースを接続し前記第２
のトランジスタＭ２のドレインにドレインを接続した第
２導電型の第４のトランジスタＭ４と、前記第３のトラ
ンジスタＭ３のゲートと第４のトランジスタＭ４のドレ
インとを接続する接続線路Ｊ１と、前記第４のトランジ
スタＭ４のゲートと第３のトランジスタＭ３のドレイン
とを接続する接続線路Ｊ２と、第２の電源にソースを接
続し前記第１のトランジスタのドレインにドレインを接
続した第２導電型の第５のトランジスタＭＳＷ１と、第
２の電源にソースを接続し前記第２のトランジスタのド
レインにドレインを接続した第２導電型の第６のトラン
ジスタＭＳＷ２と、第１のトランジスタＭ１のゲートに
入力される入力信号Ｖｉｎと、前記第２のトランジスタ
Ｍ２のゲートに入力される基準電圧信号Ｖｒｅｆと、前
記第１のトランジスタＭ１のゲートに入力される入力信
号Ｖｉｎのオン・オフを行う第１のスイッチング素子Ａ
ＳＷ１と、前記第１のトランジスタＭ１のゲートと第２
のトランジスタＭ２のゲートとの接続のオン・オフを行
う第２のスイッチング素子ＡＳＷ２とからなり、前記第
５のトランジスタＭＳＷ１と第６のトランジスタＭＳＷ
２とはこのコンパレータを制御する制御信号で制御さ
れ、前記第１のスイッチング素子ＡＳＷ１と第２のスイ
ッチング素子ＡＳＷ２とは、制御信号ＲＥＳＥＴとこの
制御信号を反転した信号とで制御されるコンパレータに
おいて、前記第１のトランジスタＭ１のソースにソース
が接続され、第１のトランジスタＭ１のドレインにドレ
インが接続される第１導電型の第７のトランジスタＭ１
Ａと、前記第２のトランジスタＭ２のソースにソースが
接続され、第２のトランジスタＭ２のドレインにドレイ
ンが接続される第１導電型の第８のトランジスタＭ２Ａ
と、前記第７のトランジスタＭ１Ａのゲートと第１の電
源ＧＮＤ間を電気的に短絡したり開放したりする第１の
スイッチング手段ＭＳＷ５と、前記第８のトランジスタ
Ｍ２Ａのゲートと第１の電源ＧＮＤ間を電気的に短絡し
たり開放したりする第２のスイッチング手段ＭＳＷ６
と、前記第４のトランジスタＭ４のドレインと第７のト
ランジスタＭ１Ａのゲートとを電気的に短絡したり開放
したりする第３のスイッチング手段ＭＳＷ３と、前記第
３のトランジスタＭ３のドレインと第８のトランジスタ
Ｍ２Ａのゲートとを電気的に短絡したり開放したりする
第４のスイッチング手段ＭＳＷ４と、前記制御信号ＲＥ
ＳＥＴが第１のレベル「Ｌ」から第２のレベル「Ｈ」に
変化する所定の期間だけ一時的に前記差動増幅器の電流
を増大せしめる手段１１とで構成したコンパレータが示
され、叉、前記差動増幅器の電流を増大せしめる手段１
１は、前記第１の定電流源Ｉ２に並列に設けた第５のス
イッチング手段ＭＳＷ７と、このスイッチング手段ＭＳ
Ｗ７を制御するためのＡＮＤゲート１２とからなり、前
記ＡＮＤゲート１２の入力には、前記制御信号ＲＥＳＥ
Ｔと、前記第１のトランジスタＭ１のドレインの電圧Ｖ
ｏｕｔｂと、前記第２のトランジスタＭ２のドレインの
電圧Ｖｏｕｔとが導かれるコンパレータが示され、更
に、前記差動増幅器の第１及び第２のトランジスタＭ
１、Ｍ２のソースと第１の電源ＧＮＤとの間には、前記
第５のスイッチング手段ＭＳＷ７と直列に第２の定電流
源Ｉ２とが設けられているコンパレータが示され、更
に、前記第１及び第２のスイッチング手段ＭＳＷ５、Ｍ
ＳＷ６は、第１導電型のトランジスタであり、前記第３
及び第４のスイッチング手段ＭＳＷ３、ＭＳＷ４は、第
２導電型のトランジスタであり、前記第１乃至第４のト
ランジスタは、前記制御信号ＲＥＳＥＴ又はこの制御信
号を反転した信号で制御されるように構成したコンパレ
ータが示されている。
制御方法の具体例を図面を参照しながら詳細に説明す
る。図１は、本発明に係わるコンパレータとその制御方
法の具体例の構造を示す図であって、これらの図には、
差動増幅器の差動対を構成する第１導電型の第１及び第
２のトランジスタＭ１、Ｍ２と、前記第１及び第２のト
ランジスタＭ１、Ｍ２のソースと第１の電源ＧＮＤとの
間に設けた第１の定電流電源Ｉ１と、第２の電源Ｖｃｃ
にソースを接続し前記第１のトランジスタＭ１のドレイ
ンにドレインを接続した第２導電型の第３のトランジス
タＭ３と、第２の電源Ｖｃｃにソースを接続し前記第２
のトランジスタＭ２のドレインにドレインを接続した第
２導電型の第４のトランジスタＭ４と、前記第３のトラ
ンジスタＭ３のゲートと第４のトランジスタＭ４のドレ
インとを接続する接続線路Ｊ１と、前記第４のトランジ
スタＭ４のゲートと第３のトランジスタＭ３のドレイン
とを接続する接続線路Ｊ２と、第２の電源にソースを接
続し前記第１のトランジスタのドレインにドレインを接
続した第２導電型の第５のトランジスタＭＳＷ１と、第
２の電源にソースを接続し前記第２のトランジスタのド
レインにドレインを接続した第２導電型の第６のトラン
ジスタＭＳＷ２と、第１のトランジスタＭ１のゲートに
入力される入力信号Ｖｉｎと、前記第２のトランジスタ
Ｍ２のゲートに入力される基準電圧信号Ｖｒｅｆと、前
記第１のトランジスタＭ１のゲートに入力される入力信
号Ｖｉｎのオン・オフを行う第１のスイッチング素子Ａ
ＳＷ１と、前記第１のトランジスタＭ１のゲートと第２
のトランジスタＭ２のゲートとの接続のオン・オフを行
う第２のスイッチング素子ＡＳＷ２とからなり、前記第
５のトランジスタＭＳＷ１と第６のトランジスタＭＳＷ
２とはこのコンパレータを制御する制御信号で制御さ
れ、前記第１のスイッチング素子ＡＳＷ１と第２のスイ
ッチング素子ＡＳＷ２とは、制御信号ＲＥＳＥＴとこの
制御信号を反転した信号とで制御されるコンパレータに
おいて、前記第１のトランジスタＭ１のソースにソース
が接続され、第１のトランジスタＭ１のドレインにドレ
インが接続される第１導電型の第７のトランジスタＭ１
Ａと、前記第２のトランジスタＭ２のソースにソースが
接続され、第２のトランジスタＭ２のドレインにドレイ
ンが接続される第１導電型の第８のトランジスタＭ２Ａ
と、前記第７のトランジスタＭ１Ａのゲートと第１の電
源ＧＮＤ間を電気的に短絡したり開放したりする第１の
スイッチング手段ＭＳＷ５と、前記第８のトランジスタ
Ｍ２Ａのゲートと第１の電源ＧＮＤ間を電気的に短絡し
たり開放したりする第２のスイッチング手段ＭＳＷ６
と、前記第４のトランジスタＭ４のドレインと第７のト
ランジスタＭ１Ａのゲートとを電気的に短絡したり開放
したりする第３のスイッチング手段ＭＳＷ３と、前記第
３のトランジスタＭ３のドレインと第８のトランジスタ
Ｍ２Ａのゲートとを電気的に短絡したり開放したりする
第４のスイッチング手段ＭＳＷ４と、前記制御信号ＲＥ
ＳＥＴが第１のレベル「Ｌ」から第２のレベル「Ｈ」に
変化する所定の期間だけ一時的に前記差動増幅器の電流
を増大せしめる手段１１とで構成したコンパレータが示
され、叉、前記差動増幅器の電流を増大せしめる手段１
１は、前記第１の定電流源Ｉ２に並列に設けた第５のス
イッチング手段ＭＳＷ７と、このスイッチング手段ＭＳ
Ｗ７を制御するためのＡＮＤゲート１２とからなり、前
記ＡＮＤゲート１２の入力には、前記制御信号ＲＥＳＥ
Ｔと、前記第１のトランジスタＭ１のドレインの電圧Ｖ
ｏｕｔｂと、前記第２のトランジスタＭ２のドレインの
電圧Ｖｏｕｔとが導かれるコンパレータが示され、更
に、前記差動増幅器の第１及び第２のトランジスタＭ
１、Ｍ２のソースと第１の電源ＧＮＤとの間には、前記
第５のスイッチング手段ＭＳＷ７と直列に第２の定電流
源Ｉ２とが設けられているコンパレータが示され、更
に、前記第１及び第２のスイッチング手段ＭＳＷ５、Ｍ
ＳＷ６は、第１導電型のトランジスタであり、前記第３
及び第４のスイッチング手段ＭＳＷ３、ＭＳＷ４は、第
２導電型のトランジスタであり、前記第１乃至第４のト
ランジスタは、前記制御信号ＲＥＳＥＴ又はこの制御信
号を反転した信号で制御されるように構成したコンパレ
ータが示されている。
【００１４】以下に、本発明を更に詳細に説明する。な
お、本発明は、図４に本発明に係わる回路を追加した構
成であるから、図４と同一部分の説明を省略する。ＦＥ
ＴＭ３のゲートとグランド間には、ＰチャンネルのＦＥ
ＴＭＳＷ３とＮチャンネルのＦＥＴＭＳＷ５とが設けら
れ、ＦＥＴＭＳＷ３のソースはＦＥＴＭ３のゲートに接
続され、叉、ＦＥＴＭＳＷ３のドレインとＦＥＴＭＳＷ
５のドレインとは接続され、叉、ＦＥＴＭＳＷ５のソー
スはグランドに接続されている。
お、本発明は、図４に本発明に係わる回路を追加した構
成であるから、図４と同一部分の説明を省略する。ＦＥ
ＴＭ３のゲートとグランド間には、ＰチャンネルのＦＥ
ＴＭＳＷ３とＮチャンネルのＦＥＴＭＳＷ５とが設けら
れ、ＦＥＴＭＳＷ３のソースはＦＥＴＭ３のゲートに接
続され、叉、ＦＥＴＭＳＷ３のドレインとＦＥＴＭＳＷ
５のドレインとは接続され、叉、ＦＥＴＭＳＷ５のソー
スはグランドに接続されている。
【００１５】ＦＥＴＭ４のゲートとグランド間には、Ｐ
チャンネルのＦＥＴＭＳＷ４とＮチャンネルのＦＥＴＭ
ＳＷ６とが設けられ、ＦＥＴＭＳＷ４のソースはＦＥＴ
Ｍ４のゲートに接続され、叉、ＦＥＴＭＳＷ４のドレイ
ンとＦＥＴＭＳＷ６のドレインとは接続され、叉、ＦＥ
ＴＭＳＷ６のソースはグランドに接続されている。そし
て、ＦＥＴＭＳＷ３のゲートとＦＥＴＭＳＷ４のゲート
とは互いに接続し、ＦＥＴＭＳＷ５のゲートとＦＥＴＭ
ＳＷ６のゲートとは互いに接続し、ＦＥＴＭＳＷ３〜Ｆ
ＥＴＭＳＷ６のゲートには、インバータＩＮＶの出力端
子が接続されている。叉、ＦＥＴＭＩのソースにソース
が接続され、ＦＥＴＭＩのドレインにドレインが接続さ
れたＦＥＴＭ１Ａが設けられ、このＦＥＴＭ１Ａのゲー
トとＦＥＴＭＳＷ５のドレインとが互いに接続してい
る。更に、ＦＥＴＭ２のソースにソースが接続され、Ｆ
ＥＴＭ２のドレインにドレインが接続されたＦＥＴＭ２
Ａが設けられ、このＦＥＴＭ２ＡのゲートとＦＥＴＭＳ
Ｗ６のドレインとが互いに接続している。
チャンネルのＦＥＴＭＳＷ４とＮチャンネルのＦＥＴＭ
ＳＷ６とが設けられ、ＦＥＴＭＳＷ４のソースはＦＥＴ
Ｍ４のゲートに接続され、叉、ＦＥＴＭＳＷ４のドレイ
ンとＦＥＴＭＳＷ６のドレインとは接続され、叉、ＦＥ
ＴＭＳＷ６のソースはグランドに接続されている。そし
て、ＦＥＴＭＳＷ３のゲートとＦＥＴＭＳＷ４のゲート
とは互いに接続し、ＦＥＴＭＳＷ５のゲートとＦＥＴＭ
ＳＷ６のゲートとは互いに接続し、ＦＥＴＭＳＷ３〜Ｆ
ＥＴＭＳＷ６のゲートには、インバータＩＮＶの出力端
子が接続されている。叉、ＦＥＴＭＩのソースにソース
が接続され、ＦＥＴＭＩのドレインにドレインが接続さ
れたＦＥＴＭ１Ａが設けられ、このＦＥＴＭ１Ａのゲー
トとＦＥＴＭＳＷ５のドレインとが互いに接続してい
る。更に、ＦＥＴＭ２のソースにソースが接続され、Ｆ
ＥＴＭ２のドレインにドレインが接続されたＦＥＴＭ２
Ａが設けられ、このＦＥＴＭ２ＡのゲートとＦＥＴＭＳ
Ｗ６のドレインとが互いに接続している。
【００１６】更に、ＦＥＴＭ１、Ｍ２、Ｍ１Ａ、Ｍ２Ａ
のソースには、定電流源Ｉ２の一方の端子が接続される
と共に、定電流源Ｉ２の他方の端子はＦＥＴＭＳＷ７の
ドレインに接続し、ＦＥＴＭＳＷ７のソースはグランド
に接続している。また、ＲＥＳＥＴ信号と、ＦＥＴＭ１
のドレインの電圧とＦＥＴＭ２のドレインの電圧とが、
ＡＮＤゲートの入力端子に導かれるように構成され、更
に、ＦＥＴＭＳＷ７のゲートとＡＮＤゲートの出力端子
とが接続している。
のソースには、定電流源Ｉ２の一方の端子が接続される
と共に、定電流源Ｉ２の他方の端子はＦＥＴＭＳＷ７の
ドレインに接続し、ＦＥＴＭＳＷ７のソースはグランド
に接続している。また、ＲＥＳＥＴ信号と、ＦＥＴＭ１
のドレインの電圧とＦＥＴＭ２のドレインの電圧とが、
ＡＮＤゲートの入力端子に導かれるように構成され、更
に、ＦＥＴＭＳＷ７のゲートとＡＮＤゲートの出力端子
とが接続している。
【００１７】このように構成した本発明のコンパレータ
において、ＲＥＳＥＴ信号がＬＯＷレベルの時、ＦＥＴ
ＭＳＷ１、２、５、６及びスイッチング素子ＡＳＷ１が
ＯＮ、ＦＥＴＭＳＷ３、４、７及びスイッチング素子Ａ
ＳＷ２がＯＦＦして、ＦＥＴＭ１のゲートと入力端子Ｉ
Ｎがショートし、ＦＥＴＭＩＡ、Ｍ２ＡのゲートはＧＮ
ＤレベルとなりＯＦＦ状態となる。この時、出力端子Ｏ
ＵＴ、ＯＵＴＢは、定電流源Ｉ１、ＦＥＴＭ１、ＦＥＴ
Ｍ２、ＦＥＴＭ３、ＦＥＴＭ４、ＦＥＴＭＳＷ１、ＦＥ
ＴＭＳＷ２で構成される差動増幅器の出力端子となるた
め、ＦＥＴＭ１ゲート−ＦＥＴＭ２ゲート間（入力端子
の電圧Ｖｉｎ−基準電圧Ｖｒｅｆ間）の電位差に応じた
電圧Ｖｏｕｔ、Ｖｏｕｔｂを出力する。ＦＥＴＭ３、Ｆ
ＥＴＭ４は、この出力電圧Ｖｏｕｔ、Ｖｏｕｔｂにより
制御され、出力端子ＯＵＴ、反転出力端子ＯＵＴＢの出
力電位決定に補助的な役割を果たしている。また、ＦＥ
ＴＭＳＷ１、ＦＥＴＭＳＷ２のオン抵抗は小さいため、
出力電圧Ｖｏｕｔ、ＶｏｕｔｂはＶｉｎ−Ｖｒｅｆ間の
電位差に応じたものとなるものの、出力端子ＯＵＴ、反
転出力端子ＯＵＴＢに現れる電位は、共にほぼＨＩＧＨ
レベルである。
において、ＲＥＳＥＴ信号がＬＯＷレベルの時、ＦＥＴ
ＭＳＷ１、２、５、６及びスイッチング素子ＡＳＷ１が
ＯＮ、ＦＥＴＭＳＷ３、４、７及びスイッチング素子Ａ
ＳＷ２がＯＦＦして、ＦＥＴＭ１のゲートと入力端子Ｉ
Ｎがショートし、ＦＥＴＭＩＡ、Ｍ２ＡのゲートはＧＮ
ＤレベルとなりＯＦＦ状態となる。この時、出力端子Ｏ
ＵＴ、ＯＵＴＢは、定電流源Ｉ１、ＦＥＴＭ１、ＦＥＴ
Ｍ２、ＦＥＴＭ３、ＦＥＴＭ４、ＦＥＴＭＳＷ１、ＦＥ
ＴＭＳＷ２で構成される差動増幅器の出力端子となるた
め、ＦＥＴＭ１ゲート−ＦＥＴＭ２ゲート間（入力端子
の電圧Ｖｉｎ−基準電圧Ｖｒｅｆ間）の電位差に応じた
電圧Ｖｏｕｔ、Ｖｏｕｔｂを出力する。ＦＥＴＭ３、Ｆ
ＥＴＭ４は、この出力電圧Ｖｏｕｔ、Ｖｏｕｔｂにより
制御され、出力端子ＯＵＴ、反転出力端子ＯＵＴＢの出
力電位決定に補助的な役割を果たしている。また、ＦＥ
ＴＭＳＷ１、ＦＥＴＭＳＷ２のオン抵抗は小さいため、
出力電圧Ｖｏｕｔ、ＶｏｕｔｂはＶｉｎ−Ｖｒｅｆ間の
電位差に応じたものとなるものの、出力端子ＯＵＴ、反
転出力端子ＯＵＴＢに現れる電位は、共にほぼＨＩＧＨ
レベルである。
【００１８】ＲＥＳＥＴ信号がＨＩＧＨレベルに変化す
ると、ＭＳＷ１、２、５、６およびスイッチング素子Ａ
ＳＷ１はＯＦＦ、ＦＥＴＭＳＷ３、４及びスイッチング
素子ＡＳＷ２がＯＮして、入力端子ＩＮからの電圧入力
を遮断し、ＦＥＴＭ１のゲートとＲＥＦ端子とをショー
トさせることで、入力端子ＩＮの電圧が出力電圧Ｖｏｕ
ｔ、Ｖｏｕｔｂに影響を与えないようにする。
ると、ＭＳＷ１、２、５、６およびスイッチング素子Ａ
ＳＷ１はＯＦＦ、ＦＥＴＭＳＷ３、４及びスイッチング
素子ＡＳＷ２がＯＮして、入力端子ＩＮからの電圧入力
を遮断し、ＦＥＴＭ１のゲートとＲＥＦ端子とをショー
トさせることで、入力端子ＩＮの電圧が出力電圧Ｖｏｕ
ｔ、Ｖｏｕｔｂに影響を与えないようにする。
【００１９】更に、出力電圧ＶｏｕｔをＦＥＴＭＳＷ３
を介してＦＥＴＭ１Ａへ、反転出力電圧ＶｏｕｔｂをＦ
ＥＴＭＳＷ４を介してＦＥＴＭ２Ａに帰還をかけると共
に、出力端子ＯＵＴ、ＯＵＴＢのいずれかの出力論理が
ＬＯＷレベルに決まるまで、ＦＥＴＭＳＷ７をＯＮさせ
ることで、定電流源Ｉ２をＯＮさせ、これにより、一時
的に差動増幅器の電流ゲインをあげる（Ｉ１＋Ｉ２とす
る）ことで、ＲＥＳＥＴ信号がＬＯＷレベルの時に発生
した出力電圧Ｖｏｕｔ、Ｖｏｕｔｂに応じた論理に高速
に確定させ、論理確定後は、差動増幅器の定電流をＩ１
のみとして、回路の消費電力を削減するものである。
を介してＦＥＴＭ１Ａへ、反転出力電圧ＶｏｕｔｂをＦ
ＥＴＭＳＷ４を介してＦＥＴＭ２Ａに帰還をかけると共
に、出力端子ＯＵＴ、ＯＵＴＢのいずれかの出力論理が
ＬＯＷレベルに決まるまで、ＦＥＴＭＳＷ７をＯＮさせ
ることで、定電流源Ｉ２をＯＮさせ、これにより、一時
的に差動増幅器の電流ゲインをあげる（Ｉ１＋Ｉ２とす
る）ことで、ＲＥＳＥＴ信号がＬＯＷレベルの時に発生
した出力電圧Ｖｏｕｔ、Ｖｏｕｔｂに応じた論理に高速
に確定させ、論理確定後は、差動増幅器の定電流をＩ１
のみとして、回路の消費電力を削減するものである。
【００２０】図２に本発明によるコンパレータのシミュ
レーション結果を示す。図５に示すように、従来の回路
の場合、１００ＭＨｚ動作の時、消費電流が３５６μＡ
であったのに対し、本発明のコンパレータでは、消費電
流１６５μＡでであった。叉、変換スピードは、従来の
回路の場合、図５に示すようにｔ２であったが、本発明
のコンパレータでは、図２に示した通りｔ１となり、変
換スピードは著しく高速化した。
レーション結果を示す。図５に示すように、従来の回路
の場合、１００ＭＨｚ動作の時、消費電流が３５６μＡ
であったのに対し、本発明のコンパレータでは、消費電
流１６５μＡでであった。叉、変換スピードは、従来の
回路の場合、図５に示すようにｔ２であったが、本発明
のコンパレータでは、図２に示した通りｔ１となり、変
換スピードは著しく高速化した。
【００２１】図３に、本発明の第２の具体例を示す。こ
の具体例では、図１のコンパレータから定電流源Ｉ２を
取り除き、ＦＥＴＭＳＷ７のドレインを直接、ＦＥＴＭ
１とＦＥＴＭ２のソースに接続したものである。回路動
作は、第１の具体例の動作と変わらないが、出力論理確
定時の差動増幅器の電流ゲインの制限を設けていないか
ら、第１の具体例に比べ、消費電流が増大するが、より
高速動作を実現することが可能になる。
の具体例では、図１のコンパレータから定電流源Ｉ２を
取り除き、ＦＥＴＭＳＷ７のドレインを直接、ＦＥＴＭ
１とＦＥＴＭ２のソースに接続したものである。回路動
作は、第１の具体例の動作と変わらないが、出力論理確
定時の差動増幅器の電流ゲインの制限を設けていないか
ら、第１の具体例に比べ、消費電流が増大するが、より
高速動作を実現することが可能になる。
【００２２】
【発明の効果】本発明に係わるコンパレータとその制御
方法は、データ比較時のみ、コンパレータの出力状態で
前記差動対の定電流源を制御し、同時に前記差動対の電
流を増大するように構成したので、コンパレータの高速
動作を可能にすると共に、消費電力を低減することが出
来た。
方法は、データ比較時のみ、コンパレータの出力状態で
前記差動対の定電流源を制御し、同時に前記差動対の電
流を増大するように構成したので、コンパレータの高速
動作を可能にすると共に、消費電力を低減することが出
来た。
【図面の簡単な説明】
【図１】本発明に係わるコンパレータの第１の具体例の
回路図である。
回路図である。
【図２】本発明のコンパレータのシュミレーション結果
を示す図である。
を示す図である。
【図３】第２の具体例の回路図である。
【図４】従来のコンパレータの回路図である。
【図５】従来のコンパレータのシュミレーション結果を
示す図である。
示す図である。
１１ 差動増幅器の電流を増大せしめる手段 １２ ＡＮＤゲート Ｍ１、Ｍ２、Ｍ１Ａ、Ｍ２Ａ、ＭＳＷ５、ＭＳＷ６、Ｍ
ＳＷ７ ＮチャンネルＦＥＴ Ｍ３、Ｍ４、ＭＳＷ１、ＭＳＷ２、ＭＳＷ３、ＭＳＷ４
ＰチャンネルＦＥＴＩＮＶ インバータ Ｉ１、Ｉ２ 定電流電源 ＩＮ 入力端子 ＲＥＦ 基準電圧入力端子 ＯＵＴ、ＯＵＴＢ 出力端子 ＲＥＳＥＴ リセット信号 Ｖｉｎ 入力信号 Ｖｒｅｆ 基準電圧信号 Ｖｃｃ 電源 ＧＮＤ グランド
ＳＷ７ ＮチャンネルＦＥＴ Ｍ３、Ｍ４、ＭＳＷ１、ＭＳＷ２、ＭＳＷ３、ＭＳＷ４
ＰチャンネルＦＥＴＩＮＶ インバータ Ｉ１、Ｉ２ 定電流電源 ＩＮ 入力端子 ＲＥＦ 基準電圧入力端子 ＯＵＴ、ＯＵＴＢ 出力端子 ＲＥＳＥＴ リセット信号 Ｖｉｎ 入力信号 Ｖｒｅｆ 基準電圧信号 Ｖｃｃ 電源 ＧＮＤ グランド
Claims (6)
- 【請求項１】 差動増幅器の差動対を構成する第１導電
型の第１及び第２のトランジスタと、前記第１及び第２
のトランジスタのソースと第１の電源との間に設けた第
１の定電流電源と、第２の電源にソースを接続し前記第
１のトランジスタのドレインにドレインを接続した第２
導電型の第３のトランジスタと、第２の電源にソースを
接続し前記第２のトランジスタのドレインにドレインを
接続した第２導電型の第４のトランジスタと、前記第３
のトランジスタのゲートと第４のトランジスタのドレイ
ンとを接続する接続線路と、前記第４のトランジスタの
ゲートと第３のトランジスタのドレインとを接続する接
続線路と、第２の電源にソースを接続し前記第１のトラ
ンジスタのドレインにドレインを接続した第２導電型の
第５のトランジスタと、第２の電源にソースを接続し前
記第２のトランジスタのドレインにドレインを接続した
第２導電型の第６のトランジスタと、前記第１のトラン
ジスタのゲートに入力される入力信号と、前記第２のト
ランジスタのゲートに入力される基準電圧信号と、前記
第１のトランジスタのゲートに入力される入力信号のオ
ン・オフを行う第１のスイッチング素子と、前記第１の
トランジスタのゲートと第２のトランジスタのゲートと
の接続のオン・オフを行う第２のスイッチング素子とか
らなり、前記第５のトランジスタと第６のトランジスタ
とはこのコンパレータを制御する制御信号で制御され、
前記第１のスイッチング素子と第２のスイッチング素子
とは、前記制御信号とこの制御信号を反転した信号とで
制御されるコンパレータにおいて、 前記第１のトランジスタのソースにソースが接続され、
第１のトランジスタのドレインにドレインが接続される
第１導電型の第７のトランジスタと、前記第２のトラン
ジスタのソースにソースが接続され、第２のトランジス
タのドレインにドレインが接続される第１導電型の第８
のトランジスタと、前記第７のトランジスタのゲートと
第１の電源間を電気的に短絡したり開放したりする第１
のスイッチング手段と、前記第８のトランジスタのゲー
トと第１の電源間を電気的に短絡したり開放したりする
第２のスイッチング手段と、前記第４のトランジスタの
ドレインと第７のトランジスタのゲートとを電気的に短
絡したり開放したりする第３のスイッチング手段と、前
記第３のトランジスタのドレインと第８のトランジスタ
のゲートとを電気的に短絡したり開放したりする第４の
スイッチング手段と、前記制御信号が第１のレベルから
第２のレベルに変化する所定の期間だけ一時的に前記差
動増幅器の電流を増大せしめる手段とで構成したことを
特徴とするコンパレータ。 - 【請求項２】 前記差動増幅器の電流を増大せしめる手
段は、前記第１の定電流源に並列に設けた第５のスイッ
チング手段と、このスイッチング手段を制御するための
ＡＮＤゲートとからなり、前記ＡＮＤゲートの入力に
は、前記制御信号と、前記第１のトランジスタのドレイ
ンの電圧と、前記第２のトランジスタのドレインの電圧
とが導かれることを特徴とする請求項１記載のコンパレ
ータ。 - 【請求項３】 前記差動増幅器の第１及び第２のトラン
ジスタのソースと第１の電源との間には、前記第５のス
イッチング手段と直列に第２の定電流源が設けられてい
ることを特徴とする請求項２記載のコンパレータ。 - 【請求項４】 前記第１及び第２のスイッチング手段
は、第１導電型のトランジスタであり、前記第３及び第
４のスイッチング手段は、第２導電型のトランジスタで
あり、前記第１乃至第４のトランジスタは、前記制御信
号又はこの制御信号を反転した信号で制御されるように
構成したことを特徴とする請求項１乃至３の何れかに記
載のコンパレータ。 - 【請求項５】 差動増幅器の差動対を構成する第１導電
型の第１及び第２のトランジスタと、前記第１及び第２
のトランジスタのソースと第１の電源との間に設けた第
１の定電流電源と、第２の電源にソースを接続し前記第
１のトランジスタのドレインにドレインを接続した第２
導電型の第３のトランジスタと、第２の電源にソースを
接続し前記第２のトランジスタのドレインにドレインを
接続した第２導電型の第４のトランジスタと、前記第３
のトランジスタのゲートと第４のトランジスタのドレイ
ンとを接続する接続線路と、前記第４のトランジスタの
ゲートと第３のトランジスタのドレインとを接続する接
続線路と、第２の電源にソースを接続し前記第１のトラ
ンジスタのドレインにドレインを接続した第２導電型の
第５のトランジスタと、第２の電源にソースを接続し前
記第２のトランジスタのドレインにドレインを接続した
第２導電型の第５のトランジスタと、前記第１のトラン
ジスタのゲートに入力される入力信号と、前記第２のト
ランジスタのゲートに入力される基準電圧信号と、前記
第１のトランジスタのゲートに入力される入力信号のオ
ン・オフを行う第１のスイッチング素子と、前記第１の
トランジスタのゲートと第２のトランジスタのゲートと
の接続のオン・オフを行う第２のスイッチング素子とか
らなり、前記第５のトランジスタと第６のトランジスタ
とはこのコンパレータを制御する制御信号で制御され、
前記第１のスイッチング素子と第２のスイッチング素子
とは、前記制御信号とこの制御信号を反転した信号とで
制御されるコンパレータの制御方法であって、前記制御
信号が、第１の状態から第２の状態に変化する際、コン
パレータの出力状態で前記差動対の定電流源を制御する
ことを特徴とするコンパレータの制御方法。 - 【請求項６】 前記制御信号の第１の状態から第２の状
態への変化の検出は、前記制御信号と、前記第１のトラ
ンジスタのドレイン電圧と、第２のトランジスタのドレ
イン電圧との論理積で求めることを特徴とする請求項５
記載のコンパレータの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36690598A JP3259700B2 (ja) | 1998-12-24 | 1998-12-24 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36690598A JP3259700B2 (ja) | 1998-12-24 | 1998-12-24 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196420A true JP2000196420A (ja) | 2000-07-14 |
| JP3259700B2 JP3259700B2 (ja) | 2002-02-25 |
Family
ID=18487987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36690598A Expired - Fee Related JP3259700B2 (ja) | 1998-12-24 | 1998-12-24 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259700B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080679A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | 電圧比較回路 |
| JP2011124931A (ja) * | 2009-12-14 | 2011-06-23 | Samsung Electronics Co Ltd | コンパレータ及び半導体装置 |
| JP2015126454A (ja) * | 2013-12-27 | 2015-07-06 | ソニー株式会社 | コンパレータ回路、コンパレータ回路の制御方法、ａ／ｄ変換回路、及び、表示装置 |
-
1998
- 1998-12-24 JP JP36690598A patent/JP3259700B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080679A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | 電圧比較回路 |
| JP2011124931A (ja) * | 2009-12-14 | 2011-06-23 | Samsung Electronics Co Ltd | コンパレータ及び半導体装置 |
| JP2015126454A (ja) * | 2013-12-27 | 2015-07-06 | ソニー株式会社 | コンパレータ回路、コンパレータ回路の制御方法、ａ／ｄ変換回路、及び、表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3259700B2 (ja) | 2002-02-25 |
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