JP2889327B2 - 発振回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばCCD（Charge Coupled Device）集積
回路装置内の内部電荷転送クロック信号源等に使用され
るもので、入力電圧に応じて発振周波数が変化する発振
回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、特開平２−37
820号公報に記載されるものがあった。以下、その構成
を図を用いて説明する。

第２図は、従来の発振回路の一構成例を示す回路図で
ある。

この発振回路は、第１の接続点N1と接地電位VSSとの
間に接続され、入力電圧Vinにより制御される定電流回
路１を有し、その第１の接続点N1には、充放電用キャパ
シタ32に対する充電電流設定用の第１のカレントミラー
回路10が接続されている。第１のカレントミラー回路10
は、電源電位VCCに接続されたＰチャネル型の第1,第2,
第３のFET（電界効果トランジスタ）11,12,13を有し、
そのFET11〜13の各ゲートが第１の接続点N1に共通接続
されている。FET12には、第２の接続点N2を介して、キ
ャパシタ32に対する放電電流設定用の第２のカレントミ
ラー回路20が接続されている。第２のカレントミラー回
路20は、接地電位VSSに接続されたＮチャネル型の第4,
第５のFET24,25を有し、そのFET24,25の各ゲートが第２
の接続点N2に共通接続されている。

FET13と25の間には、キャパシタ32に対する充放電切
換え用のＰチャネル型FET30及びＮチャネル型FET31が直
列接続されている。このFET30,31間の第３の接続点N3に
は、充放電用キャパシタ32を介して接地電位VSSが接続
されると共に、レベル検出回路40が接続されている。

レベル検出回路40は、第３の接続点N3の電位を検出し
てその検出結果に応じた“H"レベルまたは“L"レベルの
出力電圧Voutを出力すると共に、その出力電圧Voutをフ
ィードバック（帰還）してFET30,31を相補的にオン，オ
フ動作させる回路である。このレベル検出回路40は、２
段のインバータ41a,41bからなる充放電切換えの第１の
閾値決定回路41と、１段のインバータ42aからなる充放
電切換えの第２の閾値決定回路42と、“H"レベルまたは
“L"レベルの出力電圧Voutを出力するリセット・セット
型フリップフロップ（以下、RS−FFという）43とで、構
成されている。

次に、動作を説明する。

定電流回路１により、入力電圧Vinに比例した電流Ｉ
がFET11に流れると、カレントミラー効果によってFET1
2,FET13にも同様の電流Ｉが流れる。

RS−FF43の出力端子Ｑが“L"レベルの時、FET30がオ
ン状態、FET31がオフ状態であるため、FET31に流れる電
流Ｉにより、FET30及び接続点N3を通してキャパシタ32
が充電されていく。FET13のオン抵抗がFET30のオン抵抗
よりも大きく設定されているため、接続点N3の電位は、
ほぼFET13のオン抵抗とキャパシタ32とで決まる時定数
に従って上昇していく。

接続点N3の電位が第１の閾値を越えると、第１の閾値
決定回路41の出力が“H"レベルになり、RS−43がセット
されてその出力端子Ｑが“L"レベルから“H"レベルに変
化する。すると、FET30がオフ状態になると共にFET31が
オン状態となり、キャパシタ32の充電電荷が接続点N3及
びFET31,25を通して接地電位VSS側へ放電されていく。F
ET25のオン抵抗がFET31のオン抵抗よりも大きく設定さ
れているため、接続点N3の電位は、ほぼFET25のオン抵
抗とキャパシタ32とで決まる時定数に従って降下してい
く。

接続点N3の電位が第２の閾値まで降下すると、第２の
閾値決定回路42の出力が“H"レベルとなり、RS−FE43が
リセットされてその出力端子Ｑが“L"レベルになる。こ
れにより、FET30がオン状態、FET31がオフ状態となり、
キャパシタ32の充電動作が始まる。

このようにしてキャパシタ32の充放電が繰り返され、
入力電圧Vinに応じた発振周波数の出力電圧Voutが出力
端子Ｑから出力される。

この種の発振回路では、定量流回路１により、入力電
圧Vinに比例した電流ＩがFET11に流れ、カレントミラー
効果により、FET12,13に電流Ｉが流れ、さらにFET24,25
にも電流Ｉが流れるので、FET13,30及びキャパシタ32へ
の充電電流と、キャパシタ32からFET31,25への放電電流
とが等しい値になる。ここで、キャパシタ32の充放電電
流は、定電流回路１により決定される入力電圧Vinに比
例した電流Ｉであるため、電源電位VCCが変動しても変
動せず、それによって充放電時間が一定となって安定し
た発振周波数が得られる。その上、キャパシタ32の充放
電電流が等しいので、デューティ比50％の発振出力が容
易に得られる。

（発明が解決しようとする課題） しかしながら、上記構成の発振回路では、電源電位VC
Cの変動や、温度の変動によって充放電切換え用のFET3
0,31のオン抵抗が変動する。さらに、製造上のばらつき
によってもそのFET30,31のオン抵抗が変動する。このよ
うなFET30,31のオン抵抗が変動すると、キャパシタ32に
対する充放電電流が変化することになり、それによって
発振周波数が変動するという問題があった。

この問題を解決するため、FET30,31のオン抵抗が無視
できるほどFET13,25のオン抵抗を大きく設定することも
考えられる。しかし、FET13,25のオン抵抗を大きく設定
すれば、動作速度が低下して高い発振周波数に対応でき
なくなるといった不都合が生じるため、オン抵抗の増大
にも限度があり、技術的に十分満足のいくものが得られ
なかった。

本発明は前記従来技術が持っていた課題として、電源
電位の変動、温度の変動、及び製造上のばらつきによる
充放電切換え用FETのオン抵抗の変動により、発振周波
数が不安定になるという点について解決した発振回路を
提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明では、発振回路において、充放電用キャパシタと、前
記充放電用キャパシタに接続されたＰ型MOSトランジス
タ（以下、PMOSという）及びＮ型MOSトランジスタ（以
下、NMOSという）と、前記PMOSを導通状態にする第１の
バイアス及び前記NMOSを導通状態にする第２のバイアス
を供給する電流源からなるバイアス供給回路と、前記PM
OSのゲート電極に接続され、電源電圧及び前記第１のバ
イアスが与えられる第１のスイッチ手段と、前記NMOSの
ゲート電極に接続され、前記第２のバイアス及び接地電
位が与えられる第２のスイッチ手段と、前記充放電用キ
ャパシタの電位を検出してその検出結果に応じた検出信
号を出力するレベル検出回路とを備えている。そして、
前記レベル検出回路は、前記PMOSのゲート電極へは前記
電源電圧あるいは前記第１のバイアスが与えられるよう
に前記第１のスイッチ手段を制御し、前記NMOSのゲート
電極へは前記第２のバイアスあるいは前記接地電位が与
えられるように前記第２のスイッチ手段を制御し、前記
電源電圧が前記PMOSのゲート電極へ与えられる時に前記
第２のバイアスが前記NMOSのゲート電極へ与えられ、前
記第１のバイアスが前記PMOSのゲート電極へ与えられる
時に前記接地電位が前記NMOSのゲート電極へ与えられる
ように前記第１及び第２のスイッチ手段を制御する構成
になっている。

第２の発明では、第１の発明の発振回路において、前
記第１のスイッチ手段は、第１及び第２の第１導電型ト
ランジスタを有し、前記電源電圧が前記第１の第１導電
型トランジスタを介して前記PMOSのゲート電極に与えら
れ、前記第１のバイアスが前記第２の第１導電型トラン
ジスタを介して前記PMOSのゲート電極に与えられ、前記
第２のスイッチ手段は、第１及び第２の第２導電型トラ
ンジスタを有し、前記第２のバイアスが前記第１の第２
導電型トランジスタを介して前記NMOSのゲート電極に与
えられ、前記接地電位が前記第２の第２導電型トランジ
スタを介して前記NMOSのゲート電極に与えられ、前記第
１の第１導電型トランジスタ及び前記第２の第２導電型
トランジスタのゲート電極には前記検出信号が与えら
れ、前記第２の第１導電型トランジスタ及び前記第１の
第２導電型トランジスタのゲート電極には前記検出信号
を反転した信号が与えられる構成になっている。

（作用） 本発明によれば、以上のように発振回路を構成したの
で、電流源からなるバイアス供給回路から、該１及び第
２のバイアスが供給され、第１及び第２のスイッチ手段
に与えられる。レベル検出回路の出力によって第１及び
第２のスイッチ手段が制御され、電源電圧がPMOSのゲー
ト電極へ与えられる時に、第２のバイアスがNMOSのゲー
ト電極へ与えられ、第１のバイアスがPMOSのゲート電極
へ与えられる時に接地電位がNMOSのゲート電極へ与えら
れる。これにより、充放電用キャパシタに対する充放電
の切換えが行われ、入力電圧に応じた周波数で発振す
る。

（実施例） 第１図は、本発明の一実施例を示す発振回路の回路図
である。

この発振回路は、PMOS及びNMOSからなる相補型MOSト
ランジスタ（以下、CMOSという）で構成されており、入
力電圧Vinにより制御される電流源（例えば、定電流回
路）50が、第１の接続点N11と接地電位VSSとの間に接続
されている。第１の接地点N11には、充放電用キャパシ
タ80に対する充電電流設定用の第１のカレントミラー回
路60が接続されている。

第１のカレントミラー回路60は、定電流Ｉを流すＰチ
ャネル型の第1,第２のFET61,62と、キャパシタ80に対す
る充放電切換え用の第１の充放電手段（例えば、PMOSか
らなる第３のFET）63と、そのFET63をオン，オフ動作さ
せるＰチャネル型FET64a,64bからなる第１のスイッチ手
段64とを、備えている。

第１の接続点N11は、FET61のゲート及びソースに接続
され、そのFET61のドレインが電源電圧VCCに接続されて
いる。これにより、定電流Ｉの値に応じた出力電圧が第
１の接続点N11に生じるようになっている。また、第１
の接続点N11は、FET62のゲートに接続されると共に、FE
T64bを介してFET63のゲートに接続されている。FET62の
ソースは第２の接続点N12に接続され、そのドレインが
電源電位VCCに接続されている。これにより、FET62に流
れる電流Ｉに応じた電圧値が第２の接続点N12に出力さ
れる構成になっている。FET63のソースは第３の接続点N
13に接続され、そのドレインが電源電位VCCに接続さ
れ、さらにそのゲートがFET64aを介して電源電位VCCに
接続されている。

第2,第３の接続点N12,N13と接地電位VSSとの間には、
キャパシタ80に対する放電電流設定用の第２のカレント
ミラー回路70が接続されている。

第２のカレントミラー回路70は、定電流Ｉを流すＮチ
ャネル型の第４のFET74と、キャパシタ80に対する充放
電切換え用の第２の充放電手段（例えば、NMOSからなる
第５のFET）75と、そのFET75をオン，オフ動作させるＮ
チャネル型FET76a,76bからなる第２のスイッチ手段76と
を、備えている。

第２の接続点N12は、FET74のゲートに接続されると共
に、FET76aを介してFET75のゲートに接続されている。F
ET74のドレインは第２の接続点N12に、ソースは接地電
位VSSにそれぞれ接続されている。FET75のドレインは第
３の接続点N13に、ソースは接地電位VSSにそれぞれ接続
され、さらにそのゲートが、FET76bを介して接地電位VS
Sに接続されている。

第３の接続点N13は、例えばMOSプロセスで形成された
約５〜20PFの充放電用キャパシタ80を介して、接地電位
VSSに接続されている。また第３の接続点N13は、レベル
検出回路90に接続されている。

レベル検出回路90は、第３の接続点N13の電位を検出
してその検出結果に応じた“H"レベルまたは“L"レベル
の出力信号Voutを出力すると共に、その出力電圧Voutに
よって第１及び第２のスイッチ手段64,76をフィードバ
ック制御する機能を有している。このレベル検出回路90
は、２段のCMOSインバータ91a,91bからなる充放電切換
えの第１の閾値決定回路91と、１段のCMOSインバータ92
aからなる充放電切換えの第２の閾値決定回路92と、デ
ータを一時保持するCMOSからなるRS−FF93と、信号反転
用のCMOSインバータ94とを、備えている。

第３の接続点N13は、第１の閾値決定回路91を介してR
S−FF93のセット端子Ｓに接続されると共に、第２の閾
値決定回路92を介して該RS−FF93のリセット端子Ｒに接
続されている。RS−FF93の出力端子Ｑは、インバータ94
に接続され、そのインバータ94から出力電圧Voutが出力
される構成になっている。RS−FF93の出力端子Ｑは第１
及び第２のスイッチ手段64,76中のFET64b,76aの各ゲー
トに接続され、さらにインバータ94の出力端子が、FET6
4a,76bの各ゲートに接続されている。

次に、動作を説明する。

定電流回路50により、入力電圧Vinに比例した電流Ｉ
がFET61に流れると、カレントミラー効果によってFET6
2,74にも同様の電流Ｉが流れる。

RS−FF93の出力端子Ｑが“L"レベルで、インバータ94
の出力が“H"レベルの時、FET64b,76bがオン状態、FET6
4a,76aがオフ状態となる。これにより、FET63がオン状
態、FET75がオフ状態となる。そのため、接続点N13の電
位は、FET63のオン抵抗とキャパシタ80とで決まる時定
数に従って上昇していく。

この充電電流は、FET63のオン抵抗により決まるが、
そのFET63のゲートがFET61のゲートに接続されているた
め、カレントミラー効果によって、入力電圧Vinに比例
した電流がFET63に流れることになる。

接続点N13の電位が第１の閾値を越えると、第１の閾
値決定回路91の出力が“H"レベルになり、RS−FF93がセ
ットされてその出力端子Ｑが“H"レベルになる。これに
より、FET64b,76bがオフ状態、FET64a,76aがオン状態と
なり、FET63がオフ状態、FET75がオフ状態となる。その
ため、キャパシタ80の充電電化が、接続点N13及びFET75
を介して接地電位VSS側に流れ、そのFET75のオン抵抗と
キャパシタ80とで決まる時定数で放電していく。

この放電電流は、FET75のオン抵抗により決まるが、F
ET61,62のゲートが共通接続され、さらにFET74のゲート
がFET76aを介してFET75のゲートに接続されているた
め、カレントミラー効果によって、入力電圧Vinに比例
した電流がFET75に流れることになる。

接続点N13の電位が第２の閾値まで降下すると、第２
の閾値決定回路92の出力が“H"レベルとなり、RS−FF93
がリセットされてその出力端子Ｑが“L"レベルとなる。
すると、FET63がオン状態、FET75がオフ状態となり、キ
ャパシタ80の充電が始まる。

このようにしてキャパシタ80の充放電動作が繰り返さ
れ、入力電圧Vinに比例した発振周波数の出力電圧Vout
がインバータ94から出力されることになる。

本実施例では、次のような利点を有している。

（ａ）本実施例では、第１及び第２のスイッチ手段64,7
6により、充放電切換え用のFET63,75をオン，オフ動作
させると共に、そのFET63,75のゲート電圧を、前段にあ
る定電流回路50により、制御する構成になっている。そ
のため、電源電位VCCの変動、温度の変動、さらにFET製
造上のばらつきに対しても、FET63,75を流れる充放電電
流は一定に保たれ、それによって安定した発振周波数を
得ることができる。

特に、キャパシタ80の充放電をFET63,75を介してのみ
行っているため、前記の電源電位及び温度の変動、ある
いは製造上のばらつきに対して安定な発振特性が得られ
るばかりか、そのFET63,75のオン抵抗を小さくすること
によって動作速度を速くし、高い発振周波数に対応でき
る。

（ｂ）電源電位VCC及び温度の変動や、製造上のばらつ
きに対してもFET63,75を流れる充放電電流が等しくなる
ので、デューティ比50％の高精度な発振出力が得られ
る。このデューティ比は、FET63,75等のディメンジョン
を適宜選定することにより、発振出力のデューティ比を
50％以外の値に設定することも可能である。

なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）第１図のＰチャネル型FETをＮチャネル型FETで構
成すると共に、Ｎチャネル型FETをＰチャネル型FETで構
成し、電源電位VCC及び接地電位VSSを逆極性にしても、
第１図とほぼ同様の作用、効果が得られる。

（ii）第１図の回路をCMOS以外のFET等で構成してもよ
い。さらに、レベル検出回路90を他の回路構成に変形し
ても良い。例えば、インバータ94を省略し、それに変え
てRS−FF93に反転出力端子を設け、その反転出力端子か
ら出力電圧Voutを出力する構成にしても良い。さらに、
このRS−FF93を他のフリップフロップで構成したり、あ
るいはこのレベル検出回路90をコンパレータ等を用いた
他の回路で構成してもよい。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によ
れば、充放電用キャパシタに接続されたPMOSのゲート電
極に第１のスイッチ手段が接続され、該充放電用キャパ
シタに接続されたNMOSのゲート電極に第２のスイッチ手
段が接続され、該充放電用キャパシタの電位を検出する
レベル検出回路によって、PMOSのゲート電極へ電源電圧
を与える時にNMOSのゲート電極へ該NMOSを導通状態にす
る第２のバイアスを与え、PMOSのゲート電極へ該PMOSを
導通状態にする第１のバイアスを与える時にNMOSのゲー
ト電極へ接地電位を与えるように第１及び第２のスイッ
チ手段を制御している。そのため、電源電位の変動、温
度の変動、さらにトランジスタを製造する上でのばらつ
きが生じても、より安定した発振周波数を得ることがで
きる。しかも、充放電動作をするPMOS及びNMOSのゲート
電極に第１及び第２のスイッチ手段を接続しているの
で、例えば、該PMOS及びNMOSのオン抵抗を小さくすれ
ば、発振回路の動作速度を向上させることができ、高い
発振周波数に対応させることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す発振回路の回路図、第２
図は従来の発振回路の回路図である。 50……定電流回路、60,70……第1,第２のカレントミラ
ー回路、61,62,63,74,75……第1,第2,第3,第4,第５のFE
T、64,76……第1,第２のスイッチ手段、80……キャパシ
タ、90……レベル検出回路、N11,N12,N13……第1,第2,
第３の接続点、Vin……入力電圧、Vout……出力電圧。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】充放電用キャパシタと、 前記充放電用キャパシタに接続されたＰ型MOSトランジ
   スタ及びＮ型MOSトランジスタと、 前記Ｐ型MOSトランジスタを導通状態にする第１のバイ
   アス及び前記Ｎ型MOSトランジスタを導通状態にする第
   ２のバイアスを供給する電流源からなるバイアス供給回
   路と、 前記Ｐ型MOSトランジスタのゲート電極に接続され、電
   源電圧及び前記第１のバイアスが与えられる第１のスイ
   ッチ手段と、 前記Ｎ型MOSトランジスタのゲート電極に接続され、前
   記第２のバイアス及び接地電位が与えられる第２のスイ
   ッチ手段と、 前記充放電用キャパシタの電位を検出してその検出結果
   に応じた検出信号を出力するレベル検出回路とを備え、 前記レベル検出回路は、前記Ｐ型MOSトランジスタのゲ
   ート電極へは前記電源電圧あるいは前記第１のバイアス
   が与えられるように前記第１のスイッチ手段を制御し、
   前記Ｎ型MOSトランジスタのゲート電極へは前記第２の
   バイアスあるいは前記接地電位が与えられるように前記
   第２のスイッチ手段を制御し、前記電源電圧が前記Ｐ型
   MOSトランジスタのゲート電極へ与えられる時に前記第
   ２のバイアスが前記Ｎ型MOSトランジスタのゲート電極
   へ与えられ、前記第１のバイアスが前記Ｐ型MOSトラン
   ジスタのゲート電極へ与えられる時に前記接地電位が前
   記Ｎ型MOSトランジスタのゲート電極へ与えられるよう
   に前記第１及び第２のスイッチ手段を制御することを特
   徴とする発振回路。
2. 【請求項２】請求項１記載の発振回路において、 前記第１のスイッチ手段は、第１及び第２の第１導電型
   トランジスタを有し、 前記電源電圧が前記第１の第１導電型トランジスタを介
   して前記Ｐ型MOSトランジスタのゲート電極に与えら
   れ、前記第１のバイアスが前記第２の第１導電型トラン
   ジスタを介して前記Ｐ型MOSトランジスタのゲート電極
   に与えられ、 前記第２のスイッチ手段は、第１及び第２の第２導電型
   トランジスタを有し、 前記第２のバイアスが前記第１の第２導電型トランジス
   タを介して前記Ｎ型MOSトランジスタのゲート電極に与
   えられ、前記接地電位が前記第２の第２導電型トランジ
   スタを介して前記Ｎ型MOSトランジスタのゲート電極に
   与えられ、 前記第１の第１導電型トランジスタ及び前記第２の第２
   導電型トランジスタのゲート電極には前記検出信号が与
   えられ、 前記第２の第１導電型トランジスタ及び前記第１の第２
   導電型トランジスタのゲート電極には前記検出信号を反
   転した信号が与えられることを特徴とする発振回路。