JPH05218847A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JPH05218847A JPH05218847A JP4016738A JP1673892A JPH05218847A JP H05218847 A JPH05218847 A JP H05218847A JP 4016738 A JP4016738 A JP 4016738A JP 1673892 A JP1673892 A JP 1673892A JP H05218847 A JPH05218847 A JP H05218847A
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Abstract
(57)【要約】 （修正有）
【目的】 貫通電流及びノイズの出現を可及的に抑える
とともに信号の遅延時間を短くする。 【構成】 ＰチャネルＭＯＳトランジスタ２と、Ｎチャ
ネルＭＯＳトランジスタ４と、ＰチャネルＭＯＳトラン
ジスタ６ａ及びＮチャネルＭＯＳトランジスタ６ｂから
なるトランスミッションゲート６と、ＰチャネルＭＯＳ
トランジスタ１０と、ＮチャネルＭＯＳトランジスタ１
２とを備えている。入力Ｓｉのレベルが“Ｌ”から
“Ｈ”に変化する場合トランジスタ１０がオンする時、
ゲート電位の変化が緩やかなので、出力Ｓｏのノイズを
小さく抑えることができる。又、トランジスタ１０のオ
ンとトランジスタ１２のオフのタイミングがずれるた
め、トランジスタ１０，１２間の貫通電流を小さく抑え
ることができる。また、ノードＡ，Ｂの電位の変化の早
さによって遅延時間も短い。入力Ｓｉが“Ｈ”から
“Ｌ”に変化する場合も同様である。
とともに信号の遅延時間を短くする。 【構成】 ＰチャネルＭＯＳトランジスタ２と、Ｎチャ
ネルＭＯＳトランジスタ４と、ＰチャネルＭＯＳトラン
ジスタ６ａ及びＮチャネルＭＯＳトランジスタ６ｂから
なるトランスミッションゲート６と、ＰチャネルＭＯＳ
トランジスタ１０と、ＮチャネルＭＯＳトランジスタ１
２とを備えている。入力Ｓｉのレベルが“Ｌ”から
“Ｈ”に変化する場合トランジスタ１０がオンする時、
ゲート電位の変化が緩やかなので、出力Ｓｏのノイズを
小さく抑えることができる。又、トランジスタ１０のオ
ンとトランジスタ１２のオフのタイミングがずれるた
め、トランジスタ１０，１２間の貫通電流を小さく抑え
ることができる。また、ノードＡ，Ｂの電位の変化の早
さによって遅延時間も短い。入力Ｓｉが“Ｈ”から
“Ｌ”に変化する場合も同様である。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力バッファ回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】一般にＣＭＯＳ出力バッファ回路は図５
に示すようにＰチャネルＭＯＳ（ＰＭＯＳ）トランジス
タ５２ａ及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジス
タ５２ｂからなるＣＭＯＳインバータ回路５２と、Ｐチ
ャネルＭＯＳトランジスタ５４ａ及びＮチャネルＭＯＳ
トランジスタ５４ｂからなるＣＭＯＳインバータ回路５
４とを有している。このＣＭＯＳバッファ回路において
は、インバータ回路５４の入力端の電圧がインバータ回
路５４の回路しきい値を中心にしたある範囲にある場
合、駆動電源と接地電源との間に大きな貫通電流が流れ
たり、又インバータ回路５４の入力端の電圧がＰＭＯＳ
トランジスタ５４ａ、もしくはＮＭＯＳトランジスタ５
４ｂのしきい値電圧まで急に達することにより、オーバ
ーシュート、アンダーシュートなどのノイズが出力Ｓo
に発生してしまうという問題があった。
に示すようにＰチャネルＭＯＳ（ＰＭＯＳ）トランジス
タ５２ａ及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジス
タ５２ｂからなるＣＭＯＳインバータ回路５２と、Ｐチ
ャネルＭＯＳトランジスタ５４ａ及びＮチャネルＭＯＳ
トランジスタ５４ｂからなるＣＭＯＳインバータ回路５
４とを有している。このＣＭＯＳバッファ回路において
は、インバータ回路５４の入力端の電圧がインバータ回
路５４の回路しきい値を中心にしたある範囲にある場
合、駆動電源と接地電源との間に大きな貫通電流が流れ
たり、又インバータ回路５４の入力端の電圧がＰＭＯＳ
トランジスタ５４ａ、もしくはＮＭＯＳトランジスタ５
４ｂのしきい値電圧まで急に達することにより、オーバ
ーシュート、アンダーシュートなどのノイズが出力Ｓo
に発生してしまうという問題があった。
【０００３】そこで上記貫通電流やノイズ等の発生を防
止するため、図５のＣＭＯＳ出力バッファ回路において
は図６に示すように、ＰＭＯＳトランジスタ５２ａのド
レインとＮＭＯＳトランジスタ５２ｂのドレインを切離
し、ＰＭＯＳトランジスタ５２ａのドレインをＰＭＯＳ
トランジスタ５４ａのゲートに接続する（接続ノード
Ａ）とともに、ＮＭＯＳトランジスタ５２ｂのドレイン
をＮＭＯＳトランジスタ５４ｂのゲートに接続し（接続
ノードＢ）、接続ノードＡのＢの間に抵抗５３を設けて
いた。
止するため、図５のＣＭＯＳ出力バッファ回路において
は図６に示すように、ＰＭＯＳトランジスタ５２ａのド
レインとＮＭＯＳトランジスタ５２ｂのドレインを切離
し、ＰＭＯＳトランジスタ５２ａのドレインをＰＭＯＳ
トランジスタ５４ａのゲートに接続する（接続ノード
Ａ）とともに、ＮＭＯＳトランジスタ５２ｂのドレイン
をＮＭＯＳトランジスタ５４ｂのゲートに接続し（接続
ノードＢ）、接続ノードＡのＢの間に抵抗５３を設けて
いた。
【０００４】
【発明が解決しようとする課題】このような図６に示す
従来のＣＭＯＳ出力バッファ回路の動作を図７を参照し
て説明する。ＰＭＯＳトランジスタ５２ａとＮＭＯＳト
ランジスタ５２ｂのゲートに印加される入力信号Ｓi の
レベルが“Ｌ”の状態では、トランジスタ５２ａがオン
し、トランジスタ５２ｂがオフしているので、ノード
Ａ，Ｂの電位は正電源電位“Ｈ”に等しい。したがって
トランジスタ５４ａがオフし、トランジスタ５４ｂがオ
ンしているので出力信号Ｓo は“Ｌ”レベルとなる。又
入力信号Ｓiが“Ｈ”レベル状態では、トランジスタ５
２ａはオフし、トランジスタ５２ｂはオンするので、ノ
ードＡ，Ｂともに接地電位となる。したがってトランジ
スタ５４ａはオンし、トランジスタ５４ｂはオフするの
で出力信号Ｓo は“Ｈ”レベルとなる。
従来のＣＭＯＳ出力バッファ回路の動作を図７を参照し
て説明する。ＰＭＯＳトランジスタ５２ａとＮＭＯＳト
ランジスタ５２ｂのゲートに印加される入力信号Ｓi の
レベルが“Ｌ”の状態では、トランジスタ５２ａがオン
し、トランジスタ５２ｂがオフしているので、ノード
Ａ，Ｂの電位は正電源電位“Ｈ”に等しい。したがって
トランジスタ５４ａがオフし、トランジスタ５４ｂがオ
ンしているので出力信号Ｓo は“Ｌ”レベルとなる。又
入力信号Ｓiが“Ｈ”レベル状態では、トランジスタ５
２ａはオフし、トランジスタ５２ｂはオンするので、ノ
ードＡ，Ｂともに接地電位となる。したがってトランジ
スタ５４ａはオンし、トランジスタ５４ｂはオフするの
で出力信号Ｓo は“Ｈ”レベルとなる。
【０００５】次に入力信号Ｓi の電位が上がるに連れて
トランジスタ５２ａは徐々にオフし初め、トランジスタ
５２ｂは徐々に、オンし始める。これにより、正電源電
位にあったノードＢの電位はトランジスタ５２ｂを介し
て接地電源に放電され、ノードＡの電位も又、ノードＢ
の電位に引かれて落ちていくが、抵抗５３を介している
ので放電時間はノードＢに比べて長くなる。又入力信号
Ｓi が“Ｈ”から“Ｌ”に変わる時は、入力信号Ｓi の
電位が下がるに連れてトランジスタ５２ａは徐々にオン
し初め、トランジスタ５２ｂは徐々にオフし始める。こ
れにより、接地電位にあったノードＡの電位はトランジ
スタ５２ａを介して充電され、ノードＢの電位もノード
Ａより充電されるが、抵抗５３をを介して充電されるた
め充電時間はノードＡに比べて長くなる。
トランジスタ５２ａは徐々にオフし初め、トランジスタ
５２ｂは徐々に、オンし始める。これにより、正電源電
位にあったノードＢの電位はトランジスタ５２ｂを介し
て接地電源に放電され、ノードＡの電位も又、ノードＢ
の電位に引かれて落ちていくが、抵抗５３を介している
ので放電時間はノードＢに比べて長くなる。又入力信号
Ｓi が“Ｈ”から“Ｌ”に変わる時は、入力信号Ｓi の
電位が下がるに連れてトランジスタ５２ａは徐々にオン
し初め、トランジスタ５２ｂは徐々にオフし始める。こ
れにより、接地電位にあったノードＡの電位はトランジ
スタ５２ａを介して充電され、ノードＢの電位もノード
Ａより充電されるが、抵抗５３をを介して充電されるた
め充電時間はノードＡに比べて長くなる。
【０００６】したがってトランジスタ５４ａ，５４ｂの
スイッチングを行うノードＡ，Ｂの電位は、トランジス
タをオフさせる時は素早く変化し、オンさせる時はゆっ
くり変化する。これによりトランジスタ５４ａ，５４ｂ
がオンする時ゲート電圧変化が緩やかなので出力信号Ｓ
o のノイズは押えられる。又トランジスタ５４ａとトラ
ンジスタ５４ｂのオン、オフのタイミングがずれるた
め、上述の貫通電流が小さく押えられる。
スイッチングを行うノードＡ，Ｂの電位は、トランジス
タをオフさせる時は素早く変化し、オンさせる時はゆっ
くり変化する。これによりトランジスタ５４ａ，５４ｂ
がオンする時ゲート電圧変化が緩やかなので出力信号Ｓ
o のノイズは押えられる。又トランジスタ５４ａとトラ
ンジスタ５４ｂのオン、オフのタイミングがずれるた
め、上述の貫通電流が小さく押えられる。
【０００７】しかし図６に示すＣＭＯＳ出力バッファ回
路においては、入力端子に信号Ｓiが入ってからトラン
ジスタ５４ａ、又はトランジスタ５４ｂがオンするまで
の時間が長くなり、出力信号Ｓo の遅延時間が長くなる
という問題があった。本発明は上記事情を考慮してなさ
れたものであって、インバータ内の貫通電流を抑えると
ともに、出力にノイズが現われるのを可及的に防止し、
更に信号の遅延時間を可及的に短くすることのできるＣ
ＭＯＳ出力バッファ回路を提供することを目的とする。
路においては、入力端子に信号Ｓiが入ってからトラン
ジスタ５４ａ、又はトランジスタ５４ｂがオンするまで
の時間が長くなり、出力信号Ｓo の遅延時間が長くなる
という問題があった。本発明は上記事情を考慮してなさ
れたものであって、インバータ内の貫通電流を抑えると
ともに、出力にノイズが現われるのを可及的に防止し、
更に信号の遅延時間を可及的に短くすることのできるＣ
ＭＯＳ出力バッファ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるＣＭＯＳ出
力バッファ回路は、ソースが第１の電源に接続された第
１のＰチャネルＭＯＳトランジスタと、ソースが第２の
電源に接続された第１のＮチャネルＭＯＳトランジスタ
と、ゲートが第１のＰチャネルＭＯＳトランジスタのド
レインに接続され、ソースが第１の電源に接続された第
２のＰチャネルＭＯＳトランジスタと、ゲートが第１の
ＮチャネルＭＯＳトランジスタのドレインに接続され、
ドレインが第２のＰチャネルＭＯＳトランジスタのドレ
インに接続され、ソースが第２の電源に接続された第２
のＮチャネルＭＯＳトランジスタと、ゲートが第２の電
源に接続され、ソースが第１のＰチャネルＭＯＳトラン
ジスタのドレインに接続され、ドレインが第１のＮチャ
ネルＭＯＳトランジスタのドレインに接続された第３の
ＰチャネルＭＯＳトランジスタと、ゲートが第１の電源
に接続され、ソースが第１のＮチャネルＭＯＳトランジ
スタのドレインに接続され、ドレインが第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続された第３のＮ
チャネルＭＯＳトランジスタと、を備え、第１のＰチャ
ネル及びＮチャネルＭＯＳトランジスタのゲートに入力
信号を与え、第２のＰチャネル及びＮチャネルＭＯＳト
ランジスタのドレインから出力信号を取出すことを特徴
とする。
力バッファ回路は、ソースが第１の電源に接続された第
１のＰチャネルＭＯＳトランジスタと、ソースが第２の
電源に接続された第１のＮチャネルＭＯＳトランジスタ
と、ゲートが第１のＰチャネルＭＯＳトランジスタのド
レインに接続され、ソースが第１の電源に接続された第
２のＰチャネルＭＯＳトランジスタと、ゲートが第１の
ＮチャネルＭＯＳトランジスタのドレインに接続され、
ドレインが第２のＰチャネルＭＯＳトランジスタのドレ
インに接続され、ソースが第２の電源に接続された第２
のＮチャネルＭＯＳトランジスタと、ゲートが第２の電
源に接続され、ソースが第１のＰチャネルＭＯＳトラン
ジスタのドレインに接続され、ドレインが第１のＮチャ
ネルＭＯＳトランジスタのドレインに接続された第３の
ＰチャネルＭＯＳトランジスタと、ゲートが第１の電源
に接続され、ソースが第１のＮチャネルＭＯＳトランジ
スタのドレインに接続され、ドレインが第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続された第３のＮ
チャネルＭＯＳトランジスタと、を備え、第１のＰチャ
ネル及びＮチャネルＭＯＳトランジスタのゲートに入力
信号を与え、第２のＰチャネル及びＮチャネルＭＯＳト
ランジスタのドレインから出力信号を取出すことを特徴
とする。
【０００９】
【作用】このように構成された本発明のＣＭＯＳ出力バ
ッファ回路によれば、第３のＰチャネル及びＮチャネル
ＭＯＳトランジスタからなるトランスミッションゲート
の入出力端の一端が第１のＰチャネルＭＯＳトランジス
タのドレインに接続され、他端が第１のＮチャネルＭＯ
Ｓトランジスタのドレインに接続されている。これによ
り、第２のＰチャネルＭＯＳトランジスタ又は第２のＮ
チャネルＭＯＳトランジスタがオンする時にはゲート電
圧の変化が緩やかなので出力に出現するノイズを小さく
抑えることができる。又、第２のＰチャネル及びＮチャ
ネルＭＯＳトランジスタのオン、オフのタイミングがず
れるため、第２のＰチャネル及びＮチャネルＭＯＳトラ
ンジスタ内を流れる貫通電流を小さく抑えることができ
る。更に、第１のＰチャネルＭＯＳトランジスタと第１
のＮチャネルＭＯＳトランジスタの各ドレインにおける
電位は、第２のＰチャネル及びＮチャネルＭＯＳトラン
ジスタをオフさせる場合は早く変化し、オンさせる場合
は各々のトランジスタのしきい値電圧前まで素早く変化
するので遅延時間の短い出力信号を得ることができる。
ッファ回路によれば、第３のＰチャネル及びＮチャネル
ＭＯＳトランジスタからなるトランスミッションゲート
の入出力端の一端が第１のＰチャネルＭＯＳトランジス
タのドレインに接続され、他端が第１のＮチャネルＭＯ
Ｓトランジスタのドレインに接続されている。これによ
り、第２のＰチャネルＭＯＳトランジスタ又は第２のＮ
チャネルＭＯＳトランジスタがオンする時にはゲート電
圧の変化が緩やかなので出力に出現するノイズを小さく
抑えることができる。又、第２のＰチャネル及びＮチャ
ネルＭＯＳトランジスタのオン、オフのタイミングがず
れるため、第２のＰチャネル及びＮチャネルＭＯＳトラ
ンジスタ内を流れる貫通電流を小さく抑えることができ
る。更に、第１のＰチャネルＭＯＳトランジスタと第１
のＮチャネルＭＯＳトランジスタの各ドレインにおける
電位は、第２のＰチャネル及びＮチャネルＭＯＳトラン
ジスタをオフさせる場合は早く変化し、オンさせる場合
は各々のトランジスタのしきい値電圧前まで素早く変化
するので遅延時間の短い出力信号を得ることができる。
【００１０】
【実施例】本発明によるＣＭＯＳ出力バッファ回路の第
１の実施例の構成を図１に示す。この実施例のＣＭＯＳ
出力バッファ回路はＰチャネルＭＯＳトランジスタ２
と、ＮチャネルＭＯＳトランジスタ４と、ＰチャネルＭ
ＯＳトランジスタ６ａ及びＮチャネルＭＯＳトランジス
タ６ｂからなるトランスミッションゲート６と、Ｐチャ
ネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトラ
ンジスタ１２とを備えている。この実施例において、ト
ランジスタ２のソースが正電源に接続され、ドレインが
トランジスタ１０のゲートに接続されている。又、トラ
ンジスタ４のソースが接地電源に接続され、ドレインが
トランジスタ１２のゲートに接続されている。又、トラ
ンジスタ１０と１２は直列に接続され、トランジスタ１
０のソースは正電源に接続され、トランジスタ１２のソ
ースは接地電源に接続されている。そして、トランスミ
ッションゲート６の一方の端子がトランジスタ２のドレ
インとトランジスタ１０のゲートとの接続ノードＡに接
続され、他方の端子がトランジスタ４のドレインとトラ
ンジスタ１２のゲートとの接続ノードＢに接続されてい
る。又トランスミッションゲート６のＰチャネルトラン
ジスタ６ａのゲートは接地電源に接続され、Ｎチャネル
トランジスタ６ｂのゲートは正電源に接続されている。
そしてトランジスタ２及び４のゲートに入力信号Ｓi が
与えられトランジスタ１０と１２の接続点から出力信号
Ｓo が取出される。
１の実施例の構成を図１に示す。この実施例のＣＭＯＳ
出力バッファ回路はＰチャネルＭＯＳトランジスタ２
と、ＮチャネルＭＯＳトランジスタ４と、ＰチャネルＭ
ＯＳトランジスタ６ａ及びＮチャネルＭＯＳトランジス
タ６ｂからなるトランスミッションゲート６と、Ｐチャ
ネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトラ
ンジスタ１２とを備えている。この実施例において、ト
ランジスタ２のソースが正電源に接続され、ドレインが
トランジスタ１０のゲートに接続されている。又、トラ
ンジスタ４のソースが接地電源に接続され、ドレインが
トランジスタ１２のゲートに接続されている。又、トラ
ンジスタ１０と１２は直列に接続され、トランジスタ１
０のソースは正電源に接続され、トランジスタ１２のソ
ースは接地電源に接続されている。そして、トランスミ
ッションゲート６の一方の端子がトランジスタ２のドレ
インとトランジスタ１０のゲートとの接続ノードＡに接
続され、他方の端子がトランジスタ４のドレインとトラ
ンジスタ１２のゲートとの接続ノードＢに接続されてい
る。又トランスミッションゲート６のＰチャネルトラン
ジスタ６ａのゲートは接地電源に接続され、Ｎチャネル
トランジスタ６ｂのゲートは正電源に接続されている。
そしてトランジスタ２及び４のゲートに入力信号Ｓi が
与えられトランジスタ１０と１２の接続点から出力信号
Ｓo が取出される。
【００１１】この実施例の動作を図２を参照して説明す
る。今、入力Ｓi のレベルが“Ｌ”である時、トランジ
スタ２がオンし、ノードＡの電位は正電源電位に等し
く、ノードＢの電位もトランジスタ６ａが完全にオンし
ているので正電源電位に等しい。したがってトランジス
タ１０がオフし、トランジスタ１２がオンし、出力は
“Ｌ”レベルとなる。
る。今、入力Ｓi のレベルが“Ｌ”である時、トランジ
スタ２がオンし、ノードＡの電位は正電源電位に等し
く、ノードＢの電位もトランジスタ６ａが完全にオンし
ているので正電源電位に等しい。したがってトランジス
タ１０がオフし、トランジスタ１２がオンし、出力は
“Ｌ”レベルとなる。
【００１２】次に入力Ｓi のレベルが“Ｌ”から“Ｈ”
に変化する場合を考える。入力Ｓiの電位が上がるに連
れて、トランジスタ２が次第にオフし始め、トランジス
タ４がオンし始める。トランジスタ４がオンし始めるこ
とにより当初、正電源電位にあったノードＢの電位が接
地電源に放電され、ノードＡの電位も又ノードＢに引か
れ、放電される。しかし、ノードＡの電位がＰチャネル
ＭＯＳトランジスタ６ａのバックゲートバイアスが利き
始めるある電位（しきい値電圧）ａになると、トランジ
スタ６ａのオン抵抗が大きくなり、ノードＡの電位は電
位ａを境に、その後ゆっくりと放電される。したがっ
て、トランジスタ１０がオンする時、ゲート電位の変化
が緩やかなので、出力Ｓo のノイズを小さく抑えること
ができる。又、トランジスタ１０のオンとトランジスタ
１２のオフのタイミングがずれるため、トランジスタ１
０，１２間の貫通電流を小さく抑えることができる。更
にノードＢの電位はトランジスタ１２をオフさせる時、
素早く変化し、ノードＡの電位はトランジスタ１０をオ
ンさせる時、しきい値電圧ａまで素早く変位するので図
２に示すように遅延時間の短い出力Ｓo を得ることがで
きる。なお、図２において、実線は本実施例の電位変化
を示し、破線は従来の電位変化を示す。
に変化する場合を考える。入力Ｓiの電位が上がるに連
れて、トランジスタ２が次第にオフし始め、トランジス
タ４がオンし始める。トランジスタ４がオンし始めるこ
とにより当初、正電源電位にあったノードＢの電位が接
地電源に放電され、ノードＡの電位も又ノードＢに引か
れ、放電される。しかし、ノードＡの電位がＰチャネル
ＭＯＳトランジスタ６ａのバックゲートバイアスが利き
始めるある電位（しきい値電圧）ａになると、トランジ
スタ６ａのオン抵抗が大きくなり、ノードＡの電位は電
位ａを境に、その後ゆっくりと放電される。したがっ
て、トランジスタ１０がオンする時、ゲート電位の変化
が緩やかなので、出力Ｓo のノイズを小さく抑えること
ができる。又、トランジスタ１０のオンとトランジスタ
１２のオフのタイミングがずれるため、トランジスタ１
０，１２間の貫通電流を小さく抑えることができる。更
にノードＢの電位はトランジスタ１２をオフさせる時、
素早く変化し、ノードＡの電位はトランジスタ１０をオ
ンさせる時、しきい値電圧ａまで素早く変位するので図
２に示すように遅延時間の短い出力Ｓo を得ることがで
きる。なお、図２において、実線は本実施例の電位変化
を示し、破線は従来の電位変化を示す。
【００１３】一方、入力Ｓi が“Ｈ”から“Ｌ”に変化
する場合は、入力Ｓi の電位が下がるに連れてトランジ
スタ２は次第にオンし始め、トランジスタ４はオフし始
める。トランジスタ２がオンし始めることにより、当初
接地電位にあったノードＡの電位は正電源から充電され
る。ノードＢの電位も又トランジスタ６ｂを介して充電
される。しかし、ノードＢがトランジスタ６ｂのバック
ゲートバイアスが利き始めるある電位（しきい値電圧）
ｂになると、トランジスタ６ｂのオン抵抗は大きくな
り、ノードＢの電位は電位ｂを境に抵抗となったトラン
ジスタ６ｂを通してゆっくり充電される。したがってト
ランジスタ１２がオンする時、ゲート電位の変化が緩や
かなので、出力Ｓo のノイズを小さく抑えることができ
る。又トランジスタ１０のオフとトランジスタ１２のオ
ンのタイミングがずれるため、トランジスタ１０，１２
間の貫通電流を小さく抑えることができる。更に、ノー
ドＡの電位は、トランジスタ１０をオフさせる時、素早
く変化し、ノードＢの電位はトランジスタ１２をオンさ
せる時、しきい値電圧ｂまで素早く変化するので図２に
示すように遅延時間の短い出力Ｓo を得ることができ
る。
する場合は、入力Ｓi の電位が下がるに連れてトランジ
スタ２は次第にオンし始め、トランジスタ４はオフし始
める。トランジスタ２がオンし始めることにより、当初
接地電位にあったノードＡの電位は正電源から充電され
る。ノードＢの電位も又トランジスタ６ｂを介して充電
される。しかし、ノードＢがトランジスタ６ｂのバック
ゲートバイアスが利き始めるある電位（しきい値電圧）
ｂになると、トランジスタ６ｂのオン抵抗は大きくな
り、ノードＢの電位は電位ｂを境に抵抗となったトラン
ジスタ６ｂを通してゆっくり充電される。したがってト
ランジスタ１２がオンする時、ゲート電位の変化が緩や
かなので、出力Ｓo のノイズを小さく抑えることができ
る。又トランジスタ１０のオフとトランジスタ１２のオ
ンのタイミングがずれるため、トランジスタ１０，１２
間の貫通電流を小さく抑えることができる。更に、ノー
ドＡの電位は、トランジスタ１０をオフさせる時、素早
く変化し、ノードＢの電位はトランジスタ１２をオンさ
せる時、しきい値電圧ｂまで素早く変化するので図２に
示すように遅延時間の短い出力Ｓo を得ることができ
る。
【００１４】次に、本発明によるＣＭＯＳ出力バッファ
回路の第２の実施例の構成を図３に示し、その回路図を
図４に示す。この第２の実施例のＣＭＯＳ出力バッファ
回路はＮＡＮＤゲート３０と、インバータ３２と、ＮＯ
Ｒゲート３４と、ＰチャネルＭＯＳトランジスタ３６ａ
及びＮチャネルＭＯＳトランジスタ３６ｂからなるイン
バータ回路３６とを備えている。ＮＡＮＤゲート３０は
イネーブル信号Ｓx 及び入力信号Ｓi に基づいて動作
し、その動作出力をトランジスタ３６ａのゲートに送出
する。ＮＯＲゲート３４はインバータを介して入力され
るイネーブル信号Ｓx と、入力信号Ｓi に基づいて動作
し、その動作出力をトランジスタ３６ｂのゲートに送出
する。そして、トランジスタ３６ａと３６ｂの接続ノー
ドから出力信号Ｓo が取出される。
回路の第２の実施例の構成を図３に示し、その回路図を
図４に示す。この第２の実施例のＣＭＯＳ出力バッファ
回路はＮＡＮＤゲート３０と、インバータ３２と、ＮＯ
Ｒゲート３４と、ＰチャネルＭＯＳトランジスタ３６ａ
及びＮチャネルＭＯＳトランジスタ３６ｂからなるイン
バータ回路３６とを備えている。ＮＡＮＤゲート３０は
イネーブル信号Ｓx 及び入力信号Ｓi に基づいて動作
し、その動作出力をトランジスタ３６ａのゲートに送出
する。ＮＯＲゲート３４はインバータを介して入力され
るイネーブル信号Ｓx と、入力信号Ｓi に基づいて動作
し、その動作出力をトランジスタ３６ｂのゲートに送出
する。そして、トランジスタ３６ａと３６ｂの接続ノー
ドから出力信号Ｓo が取出される。
【００１５】又、ＮＡＮＤゲート３０は図４に示すよう
に、ＰチャネルＭＯＳトランジスタ３０ａ，３０ｂと、
ＮチャネルＭＯＳトランジスタ３０ｃ，３０ｄと、Ｎチ
ャネルＭＯＳトランジスタ３０ｅ及びＰチャネルＭＯＳ
トランジスタ３０ｆからなるトランスミッションゲート
とを有している。そして、トランジスタ３０ａ，３０ｂ
の各ソースが正電源に接続され、各ドレインがトランジ
スタ３６ａのゲートに接続されている。トランジスタ３
０ｃとトランジスタ３０ｄは直列に接続され、トランジ
スタ３０ｃのドレインが上記トランスミッションゲート
の入力端に接続され、トランジスタ３０ｄのソースが接
地電源に接続されている。上記トランスミッションゲー
トの出力端はトランジスタ３０ａ，３０ｂのドレインに
接続されている。そしてトランジスタ３０ｅのゲートは
正電源に、トランジスタ３０ｆのゲートは接地電源に接
続されている。
に、ＰチャネルＭＯＳトランジスタ３０ａ，３０ｂと、
ＮチャネルＭＯＳトランジスタ３０ｃ，３０ｄと、Ｎチ
ャネルＭＯＳトランジスタ３０ｅ及びＰチャネルＭＯＳ
トランジスタ３０ｆからなるトランスミッションゲート
とを有している。そして、トランジスタ３０ａ，３０ｂ
の各ソースが正電源に接続され、各ドレインがトランジ
スタ３６ａのゲートに接続されている。トランジスタ３
０ｃとトランジスタ３０ｄは直列に接続され、トランジ
スタ３０ｃのドレインが上記トランスミッションゲート
の入力端に接続され、トランジスタ３０ｄのソースが接
地電源に接続されている。上記トランスミッションゲー
トの出力端はトランジスタ３０ａ，３０ｂのドレインに
接続されている。そしてトランジスタ３０ｅのゲートは
正電源に、トランジスタ３０ｆのゲートは接地電源に接
続されている。
【００１６】トランジスタ３０ａとトランジスタ３０ｃ
のゲートにはイネーブル信号Ｓx が入力され、トランジ
スタ３０ｂとトランジスタ３０ｄのゲートには入力信号
Ｓiが入力される。一方、ＮＯＲゲートは図４に示すよ
うに、ＰチャネルＭＯＳトランジスタ３４ａ，３４ｂ
と、ＮチャネルＭＯＳトランジスタ３４ｃ，３４ｄと、
ＮチャネルＭＯＳトランジスタ３４ｅ及びＰチャネルＭ
ＯＳトランジスタ３４ｆからなるトランスミッションゲ
ートとを有している。トランジスタ３４ａとトランジス
タ３４ｂは直列に接続され、トランジスタ３４ａのソー
スが正電源に、トランジスタ３４ｂのドレインが上記ト
ランスミッションゲートの入力端に接続されている。ト
ランジスタ３４ｃ及び３４ｄの各ソースは接地電源に接
続され、各ドレインはトランジスタ３６ｂのゲートに接
続されている。又上記トランスミッションゲートの出力
端がトランジスタ３４ｃ，３４ｄのドレインに接続さ
れ、トランジスタ３４ｅのゲートが正電源に、トランジ
スタ３４ｆのゲートが接地電源に接続されている。そし
て、トランジスタ３４ｂとトランジスタ３４ｄの各ゲー
トには入力信号Ｓi が入力され、トランジスタ３４ａと
トランジスタ３４ｃの各ゲートには、トランジスタ３２
ａ，３２ｂからなるインバータを介してイネーブル信号
Ｓx が入力されている。
のゲートにはイネーブル信号Ｓx が入力され、トランジ
スタ３０ｂとトランジスタ３０ｄのゲートには入力信号
Ｓiが入力される。一方、ＮＯＲゲートは図４に示すよ
うに、ＰチャネルＭＯＳトランジスタ３４ａ，３４ｂ
と、ＮチャネルＭＯＳトランジスタ３４ｃ，３４ｄと、
ＮチャネルＭＯＳトランジスタ３４ｅ及びＰチャネルＭ
ＯＳトランジスタ３４ｆからなるトランスミッションゲ
ートとを有している。トランジスタ３４ａとトランジス
タ３４ｂは直列に接続され、トランジスタ３４ａのソー
スが正電源に、トランジスタ３４ｂのドレインが上記ト
ランスミッションゲートの入力端に接続されている。ト
ランジスタ３４ｃ及び３４ｄの各ソースは接地電源に接
続され、各ドレインはトランジスタ３６ｂのゲートに接
続されている。又上記トランスミッションゲートの出力
端がトランジスタ３４ｃ，３４ｄのドレインに接続さ
れ、トランジスタ３４ｅのゲートが正電源に、トランジ
スタ３４ｆのゲートが接地電源に接続されている。そし
て、トランジスタ３４ｂとトランジスタ３４ｄの各ゲー
トには入力信号Ｓi が入力され、トランジスタ３４ａと
トランジスタ３４ｃの各ゲートには、トランジスタ３２
ａ，３２ｂからなるインバータを介してイネーブル信号
Ｓx が入力されている。
【００１７】次に第２の実施例の動作を説明する。イネ
ーブル信号Ｓx が“Ｌ”の場合、トランジスタ３０ａが
オンに、トランジスタ３０ｃがオフになることにより、
トランジスタ３６ａがオフになる。又トランジスタ３４
ａがオフに、トランジスタ３４ｃがオンになることによ
り、トランジスタ３６ｂもオフになる。これにより、イ
ネーブル信号Ｓx が“Ｌ”の場合は入力信号Ｓi のレベ
ルに関係なく、出力信号Ｓo はハイインピーダンスにな
る。イネーブル信号Ｓx が“Ｈ”の場合は、トランジス
タ３０ａ，３４ｃがオフに、トランジスタ３０ｃ、３４
ａがオンになり、出力信号Ｓo は入力信号Ｓi のレベル
のみに応じた値となる。すなわち、入力信号Ｓi が
“Ｈ”の場合出力信号Ｓo は“Ｈ”になり、“Ｌ”の場
合“Ｌ”となる。
ーブル信号Ｓx が“Ｌ”の場合、トランジスタ３０ａが
オンに、トランジスタ３０ｃがオフになることにより、
トランジスタ３６ａがオフになる。又トランジスタ３４
ａがオフに、トランジスタ３４ｃがオンになることによ
り、トランジスタ３６ｂもオフになる。これにより、イ
ネーブル信号Ｓx が“Ｌ”の場合は入力信号Ｓi のレベ
ルに関係なく、出力信号Ｓo はハイインピーダンスにな
る。イネーブル信号Ｓx が“Ｈ”の場合は、トランジス
タ３０ａ，３４ｃがオフに、トランジスタ３０ｃ、３４
ａがオンになり、出力信号Ｓo は入力信号Ｓi のレベル
のみに応じた値となる。すなわち、入力信号Ｓi が
“Ｈ”の場合出力信号Ｓo は“Ｈ”になり、“Ｌ”の場
合“Ｌ”となる。
【００１８】又、図４に示すＣＭＯＳ出力バッファ回路
においては、トランジスタ３０ｅ，３０ｆからなるトラ
ンスミッションゲートがＮチャネルトランジスタ３０ｃ
のドレインとＰチャネルトランジスタ３０ｂのドレイン
との間に設けられ、トランジスタ３４ｅ，３４ｆからな
るトランスミッションゲートがＰチャネルトランジスタ
３４ｂのドレインとＮチャネルトランジスタ３４ｃのド
レインとの間に設けられている。これにより、この第２
の実施例のＣＭＯＳ出力バッファ回路は入力信号Ｓi を
“Ｌ”から“Ｈ”に、又は“Ｈ”から“Ｌ”に変化させ
た場合は第１の実施例と同様の動作を行い、トランジス
タ３６ａとトランジスタ３６ｂとの間の貫通電流を小さ
く抑えることができるとともに、出力ノイズが現われる
のを防止することができ、更に信号の遅延時間を短くす
ることができる。
においては、トランジスタ３０ｅ，３０ｆからなるトラ
ンスミッションゲートがＮチャネルトランジスタ３０ｃ
のドレインとＰチャネルトランジスタ３０ｂのドレイン
との間に設けられ、トランジスタ３４ｅ，３４ｆからな
るトランスミッションゲートがＰチャネルトランジスタ
３４ｂのドレインとＮチャネルトランジスタ３４ｃのド
レインとの間に設けられている。これにより、この第２
の実施例のＣＭＯＳ出力バッファ回路は入力信号Ｓi を
“Ｌ”から“Ｈ”に、又は“Ｈ”から“Ｌ”に変化させ
た場合は第１の実施例と同様の動作を行い、トランジス
タ３６ａとトランジスタ３６ｂとの間の貫通電流を小さ
く抑えることができるとともに、出力ノイズが現われる
のを防止することができ、更に信号の遅延時間を短くす
ることができる。
【００１９】
【発明の効果】以上述べたように、本発明によれば、イ
ンバータ内の貫通電流を抑えるとともに、出力にノイズ
が生じるのを可及的に防止でき、更に信号の遅延時間を
可及的に短くすることができる。
ンバータ内の貫通電流を抑えるとともに、出力にノイズ
が生じるのを可及的に防止でき、更に信号の遅延時間を
可及的に短くすることができる。
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】第１の実施例の動作を説明する電位変化図。
【図３】第２の実施例の構成を示すブロック図。
【図４】第２の実施例の構成を示す回路図。
【図５】従来のＣＭＯＳ出力バッファ回路の構成を示す
回路図。
回路図。
【図６】改良された従来のＣＭＯＳ出力バッファ回路の
構成を示す回路図。
構成を示す回路図。
【図７】図６に示すＣＭＯＳ出力バッファ回路の動作を
説明する電位変化図。
説明する電位変化図。
２，６ａ，１０ ＰチャネルＭＯＳトランジスタ ４，６ｂ，１２ ＮチャネルＭＯＳトランジスタ ６ トランスミッションゲート Ｓi 入力信号 Ｓo 出力信号
Claims (1)
- 【請求項１】ソースが第１の電源に接続された第１のＰ
チャネルＭＯＳトランジスタと、ソースが第２の電源に
接続された第１のＮチャネルＭＯＳトランジスタと、ゲ
ートが前記第１のＰチャネルＭＯＳトランジスタのドレ
インに接続され、ソースが第１の電源に接続された第２
のＰチャネルＭＯＳトランジスタと、ゲートが前記第１
のＮチャネルＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第２のＰチャネルＭＯＳトランジス
タのドレインに接続され、ソースが第２の電源に接続さ
れた第２のＮチャネルＭＯＳトランジスタと、ゲートが
第２の電源に接続され、ソースが前記第１のＰチャネル
ＭＯＳトランジスタのドレインに接続され、ドレインが
前記第１のＮチャネルＭＯＳトランジスタのドレインに
接続された第３のＰチャネルＭＯＳトランジスタと、ゲ
ートが第１の電源に接続され、ソースが前記第１のＮチ
ャネルＭＯＳトランジスタのドレインに接続され、ドレ
インが前記第１のＰチャネルＭＯＳトランジスタのドレ
インに接続された第３のＮチャネルＭＯＳトランジスタ
と、を備え、 前記第１のＰチャネル及びＮチャネルＭＯＳトランジス
タのゲートに入力信号を与え、 前記第２のＰチャネル及びＮチャネルＭＯＳトランジス
タのドレインから出力信号を取出すことを特徴とするＣ
ＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016738A JPH05218847A (ja) | 1992-01-31 | 1992-01-31 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016738A JPH05218847A (ja) | 1992-01-31 | 1992-01-31 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218847A true JPH05218847A (ja) | 1993-08-27 |
Family
ID=11924611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016738A Pending JPH05218847A (ja) | 1992-01-31 | 1992-01-31 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218847A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559676B1 (en) | 2001-11-30 | 2003-05-06 | Oki Electric Industry Co., Ltd. | Output buffer circuit |
| US6844753B2 (en) | 2003-01-17 | 2005-01-18 | Oki Electric Industry Co., Ltd. | Output circuit of semiconductor integrated circuit device |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
-
1992
- 1992-01-31 JP JP4016738A patent/JPH05218847A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559676B1 (en) | 2001-11-30 | 2003-05-06 | Oki Electric Industry Co., Ltd. | Output buffer circuit |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| US6844753B2 (en) | 2003-01-17 | 2005-01-18 | Oki Electric Industry Co., Ltd. | Output circuit of semiconductor integrated circuit device |
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