JP6023551B2

JP6023551B2 - アナログスイッチ回路およびそれを備える電気機器

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Inventors: 正典土橋
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Description

本発明は、アナログスイッチ回路およびそれを備える電気機器に関する。

アナログスイッチ回路には様々な構成が提案されている。たとえば特開２００７−２９５２０９号公報（特許文献１）は、直列に接続された２個のＭＯＳトランジスタと、それらＭＯＳトランジスタのゲートを過電圧から保護するための保護回路とを備えるアナログスイッチ回路を開示する。

特許文献１のアナログスイッチ回路によれば、入力端子と出力端子との間に第１および第２のＭＯＳトランジスタが直列に接続される。第１および第２のＭＯＳトランジスタのゲートは、第１スイッチ制御端子に共通に接続される。第１および第２のＭＯＳトランジスタのバックゲートは、第２スイッチ制御端子に接続される。第２スイッチ制御端子は、第１および第２のＭＯＳトランジスタの接続点である。インピーダンス手段（たとえば抵抗）が第１スイッチ制御端子と第２スイッチ制御端子との間に接続される。制御回路は、抵抗の端子間電圧が第１および第２のＭＯＳトランジスタの各々のゲート−ソース間耐圧を超過しないように、抵抗を流れる電流を制御する。

特開２００７−２９５２０９号公報

しかしながら、特許文献１のアナログスイッチ回路では、第１および第２のＭＯＳトランジスタの接続点（第２スイッチ制御端子）に抵抗が接続される。このため、この抵抗を流れる電流は、上記の接続点を通って、第１および第２のＭＯＳトランジスタを流れる電流に混じる。これにより、入力端子に入力される電流と出力端子から出力される電流とでは電流値が相違する。したがって、特許文献１のアナログスイッチ回路では、入力端子と出力端子との間で信号を正確に伝達することができない可能性がある。

本発明の目的は、トランジスタの制御電極を過電圧から保護しながらも、入力端子と出力端子との間で信号を正確に伝達可能なアナログスイッチ回路を提供することである。

本発明のある局面に従うと、アナログスイッチ回路は、入力端子と、出力端子と、制御端子と、第１〜第３のトランジスタと、定電圧回路とを備える。第１導電型の第１のトランジスタは、入力端子に電気的に接続される第１電極と、出力端子に電気的に接続される第２電極と、制御電極とを有する。第２導電型の第２のトランジスタは、第１の電圧ノードおよび第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、制御端子に電気的に接続される制御電極とを有する。第２導電型の第３のトランジスタは、第１電極と、第２の電圧ノードに電気的に接続される第２電極と、第１のトランジスタの第２電極に電気的に接続される制御電極とを有する。定電圧回路は、第１のトランジスタの制御電極と第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する。第１の電圧ノードと第２の電圧ノードとの間には、電位差が存在する。定電圧は、第１のトランジスタの制御電極および第２電極間の耐電圧と、第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められる。

好ましくは、アナログスイッチ回路は、第１導電型の第４のトランジスタをさらに備える。第４のトランジスタは、出力端子および第１のトランジスタの第２電極とそれぞれ電気的に接続される第１および第２電極と、第１のトランジスタの制御電極と電気的に接続される制御電極とを有する。

好ましくは、アナログスイッチ回路は、第１のトランジスタの制御電極に電気的に接続されて、第２のトランジスタがオフの場合に、第１のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、第３のトランジスタの制御電極に電気的に接続されて、第２のトランジスタがオフの場合に、第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備える。

好ましくは、アナログスイッチ回路は、第１のトランジスタの制御電極および第４のトランジスタの制御電極に電気的に接続されて、第２のトランジスタがオフの場合に、第１のトランジスタの制御電極および第４のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、第３のトランジスタの制御電極に電気的に接続されて、第２のトランジスタがオフの場合に、第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備える。

好ましくは、第１の電荷除去回路は、第１導電型の第５のトランジスタを含む。第２の電荷除去回路は、第１導電型の第６のトランジスタを含む。アナログスイッチ回路は、各々が第１導電型の第５および第６のトランジスタをさらに備える。第５のトランジスタは、第２のトランジスタの第２電極および第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、制御端子に電気的に接続される制御電極とを有する。第６のトランジスタは、第３のトランジスタの制御電極および第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、制御端子に電気的に接続される制御電極とを有する。

好ましくは、定電圧回路は、ｎ型トランジスタと、直列に接続された第１の抵抗と第２の抵抗とを有する直列回路とを含む。ｎ型トランジスタは、第１のトランジスタの制御電極と第３のトランジスタの第１電極とにそれぞれ電気的に接続される第１および第２電極と、制御電極とを有する。ｎ型トランジスタの第１および第２電極間に、直列回路が接続される。ｎ型トランジスタの制御電極は、第１および第２の抵抗の接続点に電気的に接続される。

好ましくは、定電圧回路は、ツェナーダイオードを含む。ツェナーダイオードは、第１のトランジスタの制御電極および第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する。

好ましくは、定電圧回路は、ツェナーダイオードをさらに含む。ツェナーダイオードは、第１のトランジスタの制御電極および第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する。

本発明の別の局面に従うと、電気機器は、アナログスイッチ回路と、アナログスイッチ回路に信号を送る送信回路と、アナログスイッチ回路からの信号を受ける受信回路と、アナログスイッチ回路を制御する制御回路とを備える。アナログスイッチ回路は、送信回路に電気的に接続される入力端子と、受信回路に電気的に接続される出力端子と、制御回路に電気的に接続される制御端子と、第１〜第３のトランジスタと、定電圧回路とを備える。第１導電型の第１のトランジスタは、入力端子と電気的に接続される第１電極と、第２電極と、制御電極とを有する。第２導電型の第２のトランジスタは、第１の電圧ノードおよび第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、制御端子に電気的に接続される制御電極とを有する。第２導電型の第３のトランジスタは、第１電極と、第２の電圧ノードに電気的に接続される第２電極と、第１のトランジスタの第２電極に電気的に接続される制御電極とを有する。定電圧回路は、第１のトランジスタの制御電極と第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する。第１の電圧ノードと第２の電圧ノードとの間には、電位差が存在する。定電圧は、第１のトランジスタの制御電極および第２電極間の耐電圧と、第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められる。

本発明によれば、トランジスタの制御電極を過電圧から保護しながらも、入力端子と出力端子との間で信号を正確に伝達することができる。

本発明に係るアナログスイッチ回路を備えた電気機器の概略的な構成を示すブロック図である。本発明の実施の形態１に係るアナログスイッチ回路の構成を示す回路図である。図２に示したアナログスイッチ回路の動作を説明するためのタイミングチャートである。図２に示したアナログスイッチ回路に含まれる定電圧回路の別の構成を示す回路図である。図２に示したアナログスイッチ回路に含まれる第３のトランジスタの別の構成を示す回路図である。本発明の実施の形態２に係るアナログスイッチ回路の構成を示す回路図である。図６に示したアナログスイッチ回路の動作を説明するためのタイミングチャートである。本発明の実施の形態３に係るアナログスイッチ回路の構成を示す回路図である。図８に示したアナログスイッチ回路の動作を説明するためのタイミングチャートである。本発明の実施の形態４に係るアナログスイッチ回路の構成を示す回路図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付して、その説明を繰り返さない。

［実施の形態１］
図１は、本発明に係るアナログスイッチ回路を備えた電気機器の概略的な構成を示すブロック図である。図１を参照して、電気機器１００は、モータＭと、インバータ回路１０１と、コンパレータ回路１０２と、ロジック回路１０３と、アナログスイッチ回路１〜３とを備える。インバータ回路１０１はスイッチＱ１〜Ｑ６および抵抗Ｒを含む。なお、インバータ回路１０１、コンパレータ回路１０２、およびロジック回路１０３は、それぞれ本発明に係る「送信回路」、「受信回路」、および「制御回路」の一例である。本発明に係る「電気機器」の構成は、図１に示した構成に限定されるものではない。

インバータ回路１０１には、直列に接続されたスイッチＱ１とスイッチＱ２とを含む直列回路が設けられる。この直列回路は、電源電圧ＶＤＤを与える電圧ノード（以下、電源ノードと言う）と、基準電位ＶＳＳを与える電圧ノード（以下、基準ノードと言う）との間に接続される。電源電圧ＶＤＤはたとえば２４Ｖである。基準電位ＶＳＳはたとえば接地電位である。しかし、これら電圧ノードの電圧値は上記に限定されるものではない。

同様に、直列に接続されたスイッチＱ３とスイッチＱ４とを含む直列回路、および直列に接続されたスイッチＱ５とスイッチＱ６とを含む直列回路が、電源ノードと基準ノードとの間に接続される。スイッチＱ２，Ｑ４，Ｑ６の接続点と基準ノードとの間に抵抗Ｒが接続される。なお、抵抗Ｒを設けなくてもよい。

モータＭは、たとえば３相ブラシレスモータである。モータＭのＵ相ライン、Ｖ相ライン、およびＷ相ラインは、スイッチＱ１とスイッチＱ２との中点、スイッチＱ３とスイッチＱ４との中点、およびスイッチＱ５とスイッチＱ６との中点にそれぞれ電気的に接続される。また、モータＭのＵ相ライン、Ｖ相ライン、およびＷ相ラインに、アナログスイッチ回路１〜３の入力端子ＩＮ（図２参照）がそれぞれ電気的に接続される。アナログスイッチ回路１〜３の出力端子ＯＵＴは、いずれもコンパレータ回路１０２の非反転入力端子に電気的に接続される。コンパレータ回路１０２の反転入力端子はモータＭの中点電位ＣＯＭを受ける。コンパレータ回路１０２は、非反転入力端子の電圧と中点電位ＣＯＭとを比較して、制御信号を出力する。この制御信号はロジック回路１０３に入力される。なお、コンパレータ回路１０２における反転入力端子への入力と非反転入力端子への入力とを入れ替えてもよい。また、モータＭのＵ相ライン、Ｖ相ライン、およびＷ相ラインとアナログスイッチ回路１〜３の入力端子ＩＮとの間に抵抗をそれぞれ接続してもよい。

ロジック回路１０３は、コンパレータ回路１０２からの制御信号に基づいて、スイッチＱ１〜Ｑ６を互いに独立に制御するための制御信号をインバータ回路１０１に出力する。インバータ回路１０１は、スイッチＱ１〜Ｑ６の開閉により交流電力を生成して、生成された交流電力をモータＭに出力する。また、ロジック回路１０３は、制御信号Ｇ１〜Ｇ３をアナログスイッチ回路１〜３の制御端子ＣＴＲＬ（図２参照）にそれぞれ出力する。アナログスイッチ回路１〜３は、制御信号Ｇ１〜Ｇ３に基づいて、モータＭのＵ相ライン、Ｖ相ライン、およびＷ相ラインとコンパレータ回路１０２との接続をそれぞれ切り替える。以下、アナログスイッチ回路１〜３のうちアナログスイッチ回路１について代表的に説明する。アナログスイッチ回路２，３の構成は、アナログスイッチ回路１の構成と同様である。

図２は、本発明の実施の形態１に係るアナログスイッチ回路１の構成を示す回路図である。図１および図２を参照して、アナログスイッチ回路１は、入力端子ＩＮと、出力端子ＯＵＴと、制御端子ＣＴＲＬと、Ｎ（N-type）ＭＯＳトランジスタ（第１のトランジスタ）Ｍ１と、Ｐ（P-type）ＭＯＳトランジスタ（第２のトランジスタ）ＳＷ１と、ＰＭＯＳトランジスタ（第３のトランジスタ）ＱＰと、ＮＭＯＳトランジスタ（第４のトランジスタ）Ｍ２と、定電圧回路２１と、電荷除去回路３１，３２とを備える。ダイオードＤ１，Ｄ２は、それぞれＮＭＯＳトランジスタＭ１，Ｍ２の寄生ダイオードである。

入力端子ＩＮは、スイッチＱ１とスイッチＱ２との中点に電気的に接続される。出力端子ＯＵＴは、コンパレータ回路１０２の非反転入力端子に電気的に接続される。制御端子ＣＴＲＬは、ロジック回路１０３に電気的に接続されて、制御信号Ｇ１を受ける。

ＰＭＯＳトランジスタＳＷ１のソースは、電源ノードに電気的に接続される。ＰＭＯＳトランジスタＳＷ１のゲートは、制御端子ＣＴＲＬから制御信号Ｇ１を受ける。

ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートは、ＰＭＯＳトランジスタＳＷ１のドレインに電気的に接続される。ＮＭＯＳトランジスタＭ１，Ｍ２のバックゲート（図示せず）には、ＮＭＯＳトランジスタＭ１，Ｍ２のソースがそれぞれ電気的に接続される。ＮＭＯＳトランジスタＭ１のドレインは、入力端子ＩＮに電気的に接続される。ＮＭＯＳトランジスタＭ２のドレインは、出力端子ＯＵＴに電気的に接続される。ＮＭＯＳトランジスタＭ１，Ｍ２は、ソース同士が電気的に接続される。これにより、ダイオードＤ１，Ｄ２は、アノード同士が電気的に接続されて、順方向が互いに逆向きになる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２の各々がオフの場合に、入力端子ＩＮと出力端子ＯＵＴとの間を電流が流れることを防止できる。

ＰＭＯＳトランジスタＱＰのドレインは基準ノードに電気的に接続される。ＰＭＯＳトランジスタＱＰのゲートは、ＮＭＯＳトランジスタＭ１のソースに電気的に接続される。ＮＭＯＳトランジスタＭ１，Ｍ２のゲートおよびＰＭＯＳトランジスタＱＰのゲートには、電荷除去回路３１，３２が接続される。ＰＭＯＳトランジスタＳＷ１がオフの場合に、電荷除去回路３１，３２の各々は、接続されたトランジスタのゲートの電荷を除去する。これにより、ＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＱＰをオフすることが可能になる。

定電圧回路２１の一方端は、ＮＭＯＳトランジスタＭ１のゲートに電気的に接続される。定電圧回路２１の他方端は、ＰＭＯＳトランジスタＱＰのソースに電気的に接続される。定電圧回路２１は両端間に定電圧ＶＣを生成する。より具体的には、定電圧回路２１は、ＮＭＯＳトランジスタＴｒと、抵抗Ｒａ，Ｒｂとを含む。ＮＭＯＳトランジスタＴｒのドレイン−ソース間電圧は、ゲート−ソース間電圧により、抵抗Ｒａと抵抗Ｒｂとの比で決まる。抵抗Ｒａ，Ｒｂの抵抗値を調整することにより、ドレイン−ソース間電圧とゲート−ソース間電圧とが適切な範囲に定まる。

ＮＭＯＳトランジスタＭ１，Ｍ２のゲートとソースとの間に定電圧回路２１が設けられる。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲート−ソース間電圧は、定電圧回路２１によって定電圧ＶＣにクランプされる。定電圧回路２１が生成する定電圧ＶＣは、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲート−ソース間の耐電圧と、ＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳとの差よりも小さく定められる。したがって、ＰＭＯＳトランジスタＳＷ１がオンの場合に電源電圧ＶＤＤが変動したとき、あるいはＮＭＯＳトランジスタＭ１がオンの場合に入力端子ＩＮの電圧ＶＩＮが変動したときであっても、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートを過電圧から保護することができる。

なお、実施の形態１においては、電源ノードが本発明に係る「第１の電圧ノード」に対応し、基準ノードが「第２の電圧ノード」に対応する。また、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが本発明に係る「第１導電型」および「第２導電型」のトランジスタにそれぞれ対応する。ＮＭＯＳトランジスタでは、ドレインおよびソースが本発明に係る「第１電極」および「第２電極」にそれぞれ対応する。一方、ＰＭＯＳトランジスタでは、ソースおよびドレインが「第１電極」および「第２電極」にそれぞれ対応する。トランジスタの導電型に関わらず、ゲートが本発明に係る「制御電極」に対応する。

図３は、図２に示したアナログスイッチ回路１の動作を説明するためのタイミングチャートである。図２および図３を参照して、制御信号Ｇ１では、モータＭ（図１参照）の回転子（図示せず）の回転に対応して、１／３周期のＨ（ハイ）レベルの期間と２／３周期のＬ（ロー）レベルの期間とが繰り返される。制御信号Ｇ１が制御端子ＣＴＲＬに入力されてから所定の時間が経過した時刻を開始時刻として０で表す。

以下において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで共通に、ゲート−ソース間電圧とは、ソースの電位を基準としたゲートの電位を指す。したがって、ＮＭＯＳトランジスタにおけるゲート−ソース間電圧は、Ｈレベルの場合にゲート閾値電圧を上回る。一方、ＰＭＯＳトランジスタにおけるゲート−ソース間電圧は、Ｌレベルの場合にゲート閾値電圧を上回る。

開始時刻からｔ１が経過した時刻において、制御信号Ｇ１の電位はＬレベルからＨレベルに切り替わる。このため、ＰＭＯＳトランジスタＳＷ１はオフされる。これにより、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートには、電源電圧ＶＤＤが印加されない。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧がＨレベルからＬレベルに切り替わる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２はいずれもオフされる。つまり、アナログスイッチ回路１は導通状態から非導通状態へと移行する。

このとき、ＰＭＯＳトランジスタＱＰのゲートには、入力端子ＩＮの電圧ＶＩＮが印加されない。そのため、ＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳは、ゲート閾値電圧を下回る（Ｈレベル）。したがって、ＰＭＯＳトランジスタＱＰはオフされる。

開始時刻からｔ２が経過した時刻において、制御信号Ｇ１のレベルはＨレベルからＬレベルに切り替わる。このため、ＰＭＯＳトランジスタＳＷ１はオンされる。これにより、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートに電源電圧ＶＤＤが印加される。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧がＬレベルからＨレベルに切り替わる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２はいずれもオンされる。つまり、アナログスイッチ回路１は非導通状態から導通状態へと移行する。

このとき、ＰＭＯＳトランジスタＱＰのゲートの電圧は、入力端子ＩＮの電圧ＶＩＮとほぼ等しくなる。そのため、ＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳはＶＤＤ−ＶＣ−ＶＩＮになる。この電圧値はＰＭＯＳトランジスタＱＰのゲート閾値電圧を上回る（Ｌレベル）。したがって、ＰＭＯＳトランジスタＱＰはオンされる。ＰＭＯＳトランジスタＱＰがオンすることにより、電源ノードから定電圧回路２１に流入する電流は基準ノードへと流れる。これにより、この電流がＮＭＯＳトランジスタＭ１，Ｍ２の間を流れる電流に混じることを防止することができる。

開始時刻からｔ３が経過した時刻において、制御信号Ｇ１のレベルはＬレベルからＨレベルに切り替わる。このときのアナログスイッチ回路１の動作は、開始時刻からｔ１が経過した時刻における動作と同様であるため、詳細な説明を繰り返さない。

以上のように、本実施の形態によれば、ＮＭＯＳトランジスタＭ１，Ｍ２のゲートとソースとの間に定電圧回路２１が設けられる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２のゲートを過電圧から保護することができる。

特許文献１に開示された構成のように、ＰＭＯＳトランジスタＱＰに替えて、抵抗を用いることも考えられる。抵抗は、ＮＭＯＳトランジスタＭ１のゲートとソースとの間に定電圧回路２１に並列に接続される。この構成でも、ＮＭＯＳトランジスタＭ１，Ｍ２のゲートを過電圧から保護することができる。しかし、抵抗を流れる電流は、ＮＭＯＳトランジスタＭ１，Ｍ２を流れる電流に混じってしまう。一方、本実施の形態によれば、ＰＭＯＳトランジスタＱＰのソース−ドレイン間を流れる電流が、ＮＭＯＳトランジスタＭ１，Ｍ２を流れる電流に混じることはない。したがって、本実施の形態によれば、入力端子ＩＮと出力端子ＯＵＴとの間で信号を正確に伝達することができる。

なお、アナログスイッチ回路１が２個のＮＭＯＳトランジスタを備える場合について説明した。しかし、アナログスイッチ回路１にＮＭＯＳトランジスタＭ１しか設けられていない場合でも、本発明は適用可能である。この場合、ＮＭＯＳトランジスタＭ１のソースが出力端子ＯＵＴに電気的に接続される。

［変形例］
アナログスイッチ回路１の各部の構成は、図２に示した構成に限定されない。アナログスイッチ回路が図２とは異なる構成を有する場合であっても、図２に示した構成と同様の効果を得ることができる。

図４は、図２に示したアナログスイッチ回路１に含まれる定電圧回路の別の構成を示す回路図である。図４（Ａ）を参照して、アナログスイッチ回路１は、定電圧回路２１に替えて定電圧回路２２を備える。定電圧回路２２はツェナーダイオードＺＤを含む。ツェナーダイオードＺＤは、ＮＭＯＳトランジスタＭ１のゲート（図２参照）およびＰＭＯＳトランジスタＱＰのソースにそれぞれ電気的に接続されるカソードおよびアノードを有する。ツェナーダイオードＺＤの降伏電圧ＶＢＲとＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳとの和は、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲート−ソース間の耐電圧よりも小さい。この構成によっても、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートを過電圧から保護することができる。

また、図４（Ｂ）を参照して、アナログスイッチ回路１は、定電圧回路２１に替えて定電圧回路２３を備えてもよい。定電圧回路２３では、電源電圧ＶＤＤの急激な増加に備えて、定電圧回路２１にツェナーダイオードＺＤが接続される。

定電圧回路２１が生成する定電圧ＶＣは、ツェナーダイオードＺＤの降伏電圧ＶＢＲよりも小さい。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧の各々は、通常、定電圧回路２１によって定電圧ＶＣにクランプされる。一方で、降伏電圧ＶＢＲは、ＮＭＯＳトランジスタＴｒのドレイン−ソース間の耐電圧よりも低い。電源電圧ＶＤＤが急激に増加した場合には、ツェナーダイオードＺＤがブレークダウンする。これにより、ＮＭＯＳトランジスタＴｒを保護することができる。

図５は、図２に示したアナログスイッチ回路１に含まれるＰＭＯＳトランジスタＱＰの別の構成を示す回路図である。図５（Ａ）を参照して、アナログスイッチ回路１は、ＰＭＯＳトランジスタＱＰに替えて、ＰＮＰトランジスタＱａを備える。また、図５（Ｂ）を参照して、ダーリントン接続されたＰＮＰトランジスタＱａ，Ｑｂを用いてもよい。ＰＮＰトランジスタを用いる場合にも、ＰＭＯＳトランジスタと同様に、ＮＭＯＳトランジスタＭ１，Ｍ２を流れる電流に入力端子ＩＮ以外からの電流が混じることを防止することができる。

［実施の形態２］
実施の形態２によれば、実施の形態１と比べて、導通状態から非導通状態に高速に移行するアナログスイッチ回路が実現される。

図６は、本発明の実施の形態２に係るアナログスイッチ回路の構成を示す回路図である。図６を参照して、電荷除去回路３１は、ＮＭＯＳトランジスタ（第５のトランジスタ）ＳＷ２と抵抗Ｒ２とを含む。電荷除去回路３２は、ＮＭＯＳトランジスタ（第６のトランジスタ）ＳＷ３と抵抗Ｒ３とを含む。この点において、アナログスイッチ回路１２は、実施の形態１に係るアナログスイッチ回路１（図２参照）と異なる。なお、抵抗Ｒ２，Ｒ３は電流制限用抵抗である。そのため、抵抗Ｒ２，Ｒ３を設けなくてもよい。

ＮＭＯＳトランジスタＳＷ２のドレインは、ＰＭＯＳトランジスタＳＷ１のドレインと電気的に接続される。ＮＭＯＳトランジスタＳＷ２，ＳＷ３の各々のソースは、それぞれ抵抗Ｒ２，Ｒ３を介して、基準ノードに電気的に接続される。ＮＭＯＳトランジスタＳＷ３のドレインは、ＰＭＯＳトランジスタＱＰのゲートに電気的に接続される。ＮＭＯＳトランジスタＳＷ２，ＳＷ３の各々のゲートは、制御端子ＣＴＲＬから制御信号Ｇ１を受ける。アナログスイッチ回路１２のそれ以外の構成については、アナログスイッチ回路１の構成と同等であるため、詳細な説明を繰り返さない。

図７は、図６に示したアナログスイッチ回路１２の動作を説明するためのタイミングチャートである。図７は図３と対比される。

図６および図７を参照して、開始時刻からｔ１が経過した時刻において、制御信号Ｇ１のレベルはＬレベルからＨレベルに切り替わる。このため、ＰＭＯＳトランジスタＳＷ１はオフされる。一方で、ＮＭＯＳトランジスタＳＷ２，ＳＷ３は、いずれもオンされる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２のゲートは基準電位ＶＳＳにプルダウンされる。これにより、実施の形態１と比べて、ＮＭＯＳトランジスタＭ１，Ｍ２のオンからオフへの切替速度が大きくなる。

このとき、ＰＭＯＳトランジスタＱＰのソースおよびゲートは、いずれも基準電位ＶＳＳにプルダウンされる。そのため、ＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳは、ゲート閾値電圧を下回る。したがって、ＰＭＯＳトランジスタＱＰはオフされる。

開始時刻からｔ２が経過した時刻において、制御信号Ｇ１のレベルはＨレベルからＬレベルに切り替わる。このため、ＰＭＯＳトランジスタＳＷ１はオンされる。一方で、ＮＭＯＳトランジスタＳＷ２，ＳＷ３は、いずれもオフされる。これにより、ＮＭＯＳトランジスタＭ１，Ｍ２のゲートは電源電圧ＶＤＤにプルアップされる。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧は、ＬレベルからＨレベルに切り替わる。したがって、ＮＭＯＳトランジスタＭ１，Ｍ２はいずれもオンされる。

このとき、ＰＭＯＳトランジスタＱＰのゲートの電圧は、電圧ＶＩＮとほぼ等しくなる。そのため、ＰＭＯＳトランジスタＱＰのゲート−ソース間電圧ＶＧＳはＶＤＤ−ＶＣ−ＶＩＮになる。この電圧値はＰＭＯＳトランジスタＱＰのゲート閾値電圧を上回る。したがって、ＰＭＯＳトランジスタＱＰはオンされる。

開始時刻からｔ３が経過した時刻において、制御信号Ｇ１のレベルはＬレベルからＨレベルに切り替わる。このときのアナログスイッチ回路１２の動作は、開始時刻からｔ１が経過した時刻における動作と同様であるため、詳細な説明を繰り返さない。

実施の形態２によれば、アナログスイッチ回路１２を導通状態から非導通状態に切り替える場合に、ＮＭＯＳトランジスタＳＷ２，ＳＷ３の各々をオンする。そのため、ＮＭＯＳトランジスタＭ１，Ｍ２の各々のゲートが基準電位ＶＳＳにプルダウンされる。これにより、ＮＭＯＳトランジスタＭ１，Ｍ２のオンからオフへの切替速度が大きくなる。また、ＮＭＯＳトランジスタＳＷ２，ＳＷ３のオン抵抗は、同サイズのＰＭＯＳトランジスタのオン抵抗よりも小さい。このため、ＮＭＯＳトランジスタＳＷ２，ＳＷ３は、同サイズのＰＭＯＳトランジスタよりも電荷を高速に除去することができる。したがって、電荷除去回路にＰＭＯＳトランジスタを用いる場合と比べて、ＮＭＯＳトランジスタＭ１，Ｍ２を高速にオフすることが可能である。よって、実施の形態２によれば、実施の形態１と比べて、アナログスイッチ回路を導通状態から非導通状態に高速に切り替えることができる。

［実施の形態３］
実施の形態１，２では、アナログスイッチ回路の導通状態および非導通状態の切り替えにＮＭＯＳトランジスタが用いられる。しかし、ＮＭＯＳトランジスタに替えて、ＰＭＯＳトランジスタを用いてもよい。

図８は、本発明の実施の形態３に係るアナログスイッチ回路の構成を示す回路図である。図８を参照して、アナログスイッチ回路１３は、ＮＭＯＳトランジスタＭ１，Ｍ２に替えて、ＰＭＯＳトランジスタＭ３，Ｍ４を備える。ダイオードＤ３，Ｄ４は、それぞれＰＭＯＳトランジスタＭ３，Ｍ４の寄生ダイオードである。また、アナログスイッチ回路１３は、ＰＭＯＳトランジスタＳＷ１，ＱＰに替えて、ＮＭＯＳトランジスタＳＷ４，ＱＮを備える。実施の形態３においては、ＰＭＯＳトランジスタＭ３，Ｍ４が本発明に係る「第１のトランジスタ」、「第４のトランジスタ」にそれぞれ対応する。ＮＭＯＳトランジスタＳＷ４，ＱＮが、「第２のトランジスタ」、「第３のトランジスタ」にそれぞれ対応する。

また、本実施の形態３においては、実施の形態１と反対に、基準ノードが本発明に係る「第１の電圧ノード」に対応し、電源ノードが「第２の電圧ノード」に対応する。また、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが本発明に係る「第１導電型」および「第２導電型」のトランジスタにそれぞれ対応する。これらの点において、アナログスイッチ回路１３は、実施の形態１に係るアナログスイッチ回路１（図２参照）と異なる。

ＰＭＯＳトランジスタＭ３，Ｍ４の各々のゲートは、ＮＭＯＳトランジスタＳＷ４のドレインに電気的に接続される。ＮＭＯＳトランジスタＳＷ４のソースは基準ノードに電気的に接続される。ＰＭＯＳトランジスタＭ３のソースは、入力端子ＩＮに電気的に接続される。ＰＭＯＳトランジスタＭ４のソースは、出力端子ＯＵＴに電気的に接続される。ＰＭＯＳトランジスタＭ３，Ｍ４は、ドレイン同士が電気的に接続される。これにより、ダイオードＤ３，Ｄ４は、アノード同士が電気的に接続されて、順方向が互いに逆向きになる。したがって、ＰＭＯＳトランジスタＭ３，Ｍ４がオフのときに、入力端子ＩＮと出力端子ＯＵＴとの間を電流が流れることを防止することができる。

ＮＭＯＳトランジスタＱＮのドレインは、電源ノードに電気的に接続される。ＮＭＯＳトランジスタＱＮのソースは、定電圧回路２１の一方端に電気的に接続される。ＮＭＯＳトランジスタＱＮのゲートは、ＰＭＯＳトランジスタＭ３のドレインに電気的に接続される。定電圧回路２１の他方端は、ＰＭＯＳトランジスタＭ３のゲートに電気的に接続される。アナログスイッチ回路１３のそれ以外の構成については、実施の形態１に係るアナログスイッチ回路１の構成（図２参照）と同等であるため、詳細な説明を繰り返さない。

図９は、図８に示したアナログスイッチ回路１３の動作を説明するためのタイミングチャートである。図９は図３と対比される。

図８および図９を参照して、開始時刻からｔ１が経過した時刻において、制御信号Ｇ１のレベルはＬレベルからＨレベルに切り替わる。このため、ＮＭＯＳトランジスタＳＷ４はオンされる。これにより、ＰＭＯＳトランジスタＭ３，Ｍ４の各々のゲートの電圧は、基準電位ＶＳＳとほぼ等しくなる。そのため、ＰＭＯＳトランジスタＭ３，Ｍ４のゲート−ソース間電圧がＨレベルからＬレベルに切り替わる。したがって、ＰＭＯＳトランジスタＭ３，Ｍ４は、いずれもオンされる。つまり、アナログスイッチ回路１３は非導通状態から導通状態へと移行する。

このとき、ＮＭＯＳトランジスタＱＮのゲートの電圧は、入力端子ＩＮの電圧ＶＩＮとほぼ等しくなる。そのため、ＮＭＯＳトランジスタＱＮのゲート−ソース間電圧ＶＧＳはＶＩＮ−ＶＣ−ＶＳＳになる。この電圧値はＮＭＯＳトランジスタＱＮのゲート閾値電圧を上回る（Ｈレベル）。したがって、ＮＭＯＳトランジスタＱＮはオンされる。

開始時刻からｔ２が経過した時刻において、制御信号Ｇ１のレベルはＨレベルからＬレベルに切り替わる。このため、ＮＭＯＳトランジスタＳＷ４はオフされる。これにより、ＰＭＯＳトランジスタＭ３，Ｍ４の各々のゲート−ソース間電圧がＬレベルからＨレベルに切り替わる。したがって、ＰＭＯＳトランジスタＭ３，Ｍ４は、いずれもオフされる。つまり、アナログスイッチ回路１３は導通状態から非導通状態へと移行する。

このとき、ＮＭＯＳトランジスタＱＮのゲートには、電圧ＶＩＮが印加されない。そのため、ＮＭＯＳトランジスタＱＮのゲート−ソース間電圧ＶＧＳは、ゲート閾値電圧を下回る（Ｌレベル）。したがって、ＮＭＯＳトランジスタＱＮはオフされる。

開始時刻からｔ３が経過した時刻において、制御信号Ｇ１の電位はＬレベルからＨレベルに切り替わる。このときのアナログスイッチ回路１３の動作は、開始時刻からｔ１が経過した時刻における動作と同様であるため、詳細な説明を繰り返さない。

実施の形態３によれば、ＰＭＯＳトランジスタを用いたアナログスイッチ回路においても、それらＰＭＯＳトランジスタのゲートを過電圧から保護することができる。また、ＰＭＯＳトランジスタＭ３，Ｍ４を流れる電流に入力端子ＩＮ以外からの電流が混じることを防止することができる。

［実施の形態４］
ＰＭＯＳトランジスタを用いたアナログスイッチ回路においても、実施の形態２と同様に、導通状態から非導通状態に高速に移行させることが可能である。

図１０は、本発明の実施の形態４に係るアナログスイッチ回路の構成を示す回路図である。図１０を参照して、電荷除去回路３１は、ＰＭＯＳトランジスタＳＷ５と抵抗Ｒ５とを含む。電荷除去回路３２は、ＰＭＯＳトランジスタＳＷ６と抵抗Ｒ６とを含む。実施の形態４においては、ＰＭＯＳトランジスタＳＷ５，ＳＷ６が、本発明に係る「第５のトランジスタ」、「第６のトランジスタ」にそれぞれ対応する。この点において、アナログスイッチ回路１４は、実施の形態３に係るアナログスイッチ回路１３（図８参照）と異なる。

ＰＭＯＳトランジスタＳＷ５のドレインは、ＮＭＯＳトランジスタＳＷ４のドレインと電気的に接続される。ＰＭＯＳトランジスタＳＷ５，ＳＷ６の各々のソースは、それぞれ抵抗Ｒ５，Ｒ６を介して、電源ノードに電気的に接続される。ＰＭＯＳトランジスタＳＷ６のドレインは、ＮＭＯＳトランジスタＱＮのゲートに電気的に接続される。ＰＭＯＳトランジスタＳＷ５，ＳＷ６の各々のゲートは、制御端子ＣＴＲＬから制御信号Ｇ１を受ける。アナログスイッチ回路１４のそれ以外の構成は、実施の形態３に係るアナログスイッチ回路１３の構成（図８参照）と同等であるため、詳細な説明を繰り返さない。

また、アナログスイッチ回路１３との比較におけるアナログスイッチ回路１４の動作は、アナログスイッチ回路１（図２参照）との比較におけるアナログスイッチ回路１２の動作（図７参照）と同等であるため、詳細な説明を繰り返さない。

なお、実施の形態２〜４についても、実施の形態１に関する変形例（図４および図５参照）と同様の変形が可能である。この場合、図５におけるバイポーラトランジスタにＮＰＮトランジスタあるいはＰＮＰトランジスタを適宜採用できる。

電気機器１００は、たとえばプリンタなどの複写機器、エアコンディショナなどの空気調和機、掃除機、洗濯乾燥機、扇風機などのファンである。しかし、電気機器１００はこれらに限定されるものではない。また、本発明に係るアナログスイッチ回路が適用可能なのは、図１において説明したようなモータの駆動の制御に限定されるものではない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜３，１２〜１４アナログスイッチ回路、ＩＮ入力端子、ＯＵＴ出力端子、ＣＴＲＬ制御端子、Ｍ３，Ｍ４，ＱＰ，ＳＷ１，ＳＷ５，ＳＷ６ＰＭＯＳトランジスタ、Ｍ１，Ｍ２，ＱＮ，ＳＷ２〜ＳＷ４，ＴｒＮＭＯＳトランジスタ、Ｑａ，ＱｂＰＮＰトランジスタ、Ｄ１，Ｄ２ダイオード、２１〜２３定電圧回路、Ｒ，Ｒａ，Ｒｂ，Ｒ２，Ｒ３，Ｒ５，Ｒ６抵抗、ＺＤツェナーダイオード、３１，３２電荷除去回路、１００電気機器、Ｍモータ、１０１インバータ回路、１０２コンパレータ回路、１０３ロジック回路、Ｑ１〜Ｑ６スイッチ。

Claims

アナログスイッチ回路であって、
入力端子と、
出力端子と、
制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記出力端子および前記第１のトランジスタの第２電極とそれぞれ電気的に接続される第１および第２電極と、前記第１のトランジスタの制御電極と電気的に接続される制御電極とを有する、前記第１導電型の第４のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記アナログスイッチ回路は、
前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、
前記第３のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備え、
前記第１の電荷除去回路は、前記第１導電型の第５のトランジスタを含み、
前記第２の電荷除去回路は、前記第１導電型の第６のトランジスタを含み、
前記第５のトランジスタは、前記第２のトランジスタの第２電極および前記第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有し、
前記第６のトランジスタは、前記第３のトランジスタの制御電極および前記第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、アナログスイッチ回路。
前記定電圧回路は、ｎ型トランジスタと、直列に接続された第１の抵抗と第２の抵抗とを有する直列回路とを含み、
前記ｎ型トランジスタは、前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とにそれぞれ電気的に接続される第１および第２電極と、制御電極とを有し、
前記ｎ型トランジスタの第１および第２電極間に、前記直列回路が接続され、
前記ｎ型トランジスタの制御電極は、前記第１および第２の抵抗の接続点に電気的に接続される、請求項１に記載のアナログスイッチ回路。
前記定電圧回路は、ツェナーダイオードを含み、
前記ツェナーダイオードは、前記第１のトランジスタの制御電極および前記第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する、請求項１に記載のアナログスイッチ回路。
前記定電圧回路は、ツェナーダイオードをさらに含み、
前記ツェナーダイオードは、前記第１のトランジスタの制御電極および前記第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する、請求項２に記載のアナログスイッチ回路。
アナログスイッチ回路であって、
入力端子と、
出力端子と、
制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記定電圧回路は、ｎ型トランジスタと、直列に接続された第１の抵抗と第２の抵抗とを有する直列回路とを含み、
前記ｎ型トランジスタは、前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とにそれぞれ電気的に接続される第１および第２電極と、制御電極とを有し、
前記ｎ型トランジスタの第１および第２電極間に、前記直列回路が接続され、
前記ｎ型トランジスタの制御電極は、前記第１および第２の抵抗の接続点に電気的に接続される、アナログスイッチ回路。
アナログスイッチ回路であって、
入力端子と、
出力端子と、
制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記定電圧回路は、ツェナーダイオードを含み、
前記ツェナーダイオードは、前記第１のトランジスタの制御電極および前記第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する、アナログスイッチ回路。
アナログスイッチ回路であって、
入力端子と、
出力端子と、
制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記定電圧回路は、ｎ型トランジスタと、直列に接続された第１の抵抗と第２の抵抗とを有する直列回路とを含み、
前記ｎ型トランジスタは、前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とにそれぞれ電気的に接続される第１および第２電極と、制御電極とを有し、
前記ｎ型トランジスタの第１および第２電極間に、前記直列回路が接続され、
前記ｎ型トランジスタの制御電極は、前記第１および第２の抵抗の接続点に電気的に接続され、
前記定電圧回路は、ツェナーダイオードをさらに含み、
前記ツェナーダイオードは、前記第１のトランジスタの制御電極および前記第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する、アナログスイッチ回路。
前記第１導電型の第４のトランジスタをさらに備え、
前記第４のトランジスタは、前記出力端子および前記第１のトランジスタの第２電極とそれぞれ電気的に接続される第１および第２電極と、前記第１のトランジスタの制御電極と電気的に接続される制御電極とを有する、請求項５から７のいずれか１項に記載のアナログスイッチ回路。
前記第１のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第１のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、
前記第３のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備える、請求項５から７のいずれか１項に記載のアナログスイッチ回路。
前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、
前記第３のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備える、請求項８に記載のアナログスイッチ回路。
アナログスイッチ回路と、
前記アナログスイッチ回路に信号を送る送信回路と、
前記アナログスイッチ回路からの信号を受ける受信回路と、
前記アナログスイッチ回路を制御する制御回路とを備える電気機器であって、
前記アナログスイッチ回路は、
前記送信回路に電気的に接続される入力端子と、
前記受信回路に電気的に接続される出力端子と、
前記制御回路に電気的に接続される制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記出力端子および前記第１のトランジスタの第２電極とそれぞれ電気的に接続される第１および第２電極と、前記第１のトランジスタの制御電極と電気的に接続される制御電極とを有する、前記第１導電型の第４のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記アナログスイッチ回路は、
前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第１のトランジスタの制御電極および前記第４のトランジスタの制御電極の電荷を除去する第１の電荷除去回路と、
前記第３のトランジスタの制御電極に電気的に接続されて、前記第２のトランジスタがオフの場合に、前記第３のトランジスタの制御電極の電荷を除去する第２の電荷除去回路とをさらに備え、
前記第１の電荷除去回路は、前記第１導電型の第５のトランジスタを含み、
前記第２の電荷除去回路は、前記第１導電型の第６のトランジスタを含み、
前記第５のトランジスタは、前記第２のトランジスタの第２電極および前記第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有し、
前記第６のトランジスタは、前記第３のトランジスタの制御電極および前記第２の電圧ノードにそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、電気機器。
アナログスイッチ回路と、
前記アナログスイッチ回路に信号を送る送信回路と、
前記アナログスイッチ回路からの信号を受ける受信回路と、
前記アナログスイッチ回路を制御する制御回路とを備える電気機器であって、
前記アナログスイッチ回路は、
前記送信回路に電気的に接続される入力端子と、
前記受信回路に電気的に接続される出力端子と、
前記制御回路に電気的に接続される制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記定電圧回路は、ｎ型トランジスタと、直列に接続された第１の抵抗と第２の抵抗とを有する直列回路とを含み、
前記ｎ型トランジスタは、前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とにそれぞれ電気的に接続される第１および第２電極と、制御電極とを有し、
前記ｎ型トランジスタの第１および第２電極間に、前記直列回路が接続され、
前記ｎ型トランジスタの制御電極は、前記第１および第２の抵抗の接続点に電気的に接続される、電気機器。
アナログスイッチ回路と、
前記アナログスイッチ回路に信号を送る送信回路と、
前記アナログスイッチ回路からの信号を受ける受信回路と、
前記アナログスイッチ回路を制御する制御回路とを備える電気機器であって、
前記アナログスイッチ回路は、
前記送信回路に電気的に接続される入力端子と、
前記受信回路に電気的に接続される出力端子と、
前記制御回路に電気的に接続される制御端子と、
前記入力端子に電気的に接続される第１電極と、前記出力端子に電気的に接続される第２電極と、制御電極とを有する、第１導電型の第１のトランジスタと、
第１の電圧ノードおよび前記第１のトランジスタの制御電極にそれぞれ電気的に接続される第１および第２電極と、前記制御端子に電気的に接続される制御電極とを有する、第２導電型の第２のトランジスタと、
第１電極と、第２の電圧ノードに電気的に接続される第２電極と、前記第１のトランジスタの第２電極に電気的に接続される制御電極とを有する、前記第２導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極と前記第３のトランジスタの第１電極とに電気的に接続されて、定電圧を生成する定電圧回路とを備え、
前記第１の電圧ノードと前記第２の電圧ノードとの間には、電位差が存在し、
前記定電圧は、前記第１のトランジスタの制御電極および第２電極間の耐電圧と、前記第３のトランジスタの制御電極および第１電極間の電圧との差よりも小さく定められ、
前記定電圧回路は、ツェナーダイオードを含み、
前記ツェナーダイオードは、前記第１のトランジスタの制御電極および前記第３のトランジスタの第１電極にそれぞれ電気的に接続されるカソードおよびアノードを有する、電気機器。