JP7329411B2 - アナログスイッチ - Google Patents

Description

本発明は、アナログスイッチに関する。

電気信号を伝達するアナログスイッチの一例として、半導体素子のＭＯＳトランジスタを用いたアナログスイッチがある。ＭＯＳトランジスタを用いたアナログスイッチは、用途に応じて、信号電圧が数Ｖ～１０００Ｖ程度の範囲の信号をスイッチング可能に構成されている。スイッチングする信号の電圧が、例えば１００Ｖ等のように、比較的に高い場合、アナログスイッチは、耐圧が信号電圧と同程度以上のＭＯＳトランジスタを用いて構成される。このような耐圧が比較的に高いＭＯＳトランジスタを用いて構成されるアナログスイッチは、例えば、特開２０１２－２０９７６３号公報に記載されている（特許文献１参照）。

図１４（ａ）は、特開２０１２－２０９７６３号公報に記載されているアナログスイッチの一つと実質的に等価に構成されるアナログスイッチ１００の構成を示す回路図である。図１４（ｂ）は、従来のアナログスイッチの第１構成例としてのアナログスイッチ１００における制御信号の状態及びＭＯＳトランスファー回路１３０のオン／オフ状態を示すタイミングチャートである。

アナログスイッチ１００は、駆動回路１２０と、保持回路１１０と、ＭＯＳトランスファー回路１３０と、を備えている。

駆動回路１２０は、ＰＭＯＳトランジスタＭ５、Ｍ６と、ダイオードＤ１、Ｄ２と、を有している。ＰＭＯＳトランジスタＭ５は、ソース及びバックゲートが電源電圧ＶＤＤを供給する電源ライン１５１と接続されている。ＰＭＯＳトランジスタＭ５のドレインは、ダイオードＤ１のアノードと接続されている。ＰＭＯＳトランジスタＭ６は、ソース及びバックゲートが電源ライン１５１と接続されている。ＰＭＯＳトランジスタＭ６のドレインは、ダイオードＤ２のアノードと接続されている。ＰＭＯＳトランジスタＭ５のゲートには、制御信号としてクロックΦＯＮが入力される。ＰＭＯＳトランジスタＭ６のゲートには、制御信号としてクロックΦＯＦＦが入力される。

保持回路１１０は、ＮＭＯＳトランジスタＭ３、Ｍ４と、ツェナーダイオードＤ３、Ｄ４と、キャパシタＣ１、Ｃ２と、を有している。ＮＭＯＳトランジスタＭ３、Ｍ４は、それぞれ、バックゲートとソースとが接続（短絡）されている。バックゲートと短絡されている各ソースは、互いに接続されており、さらに、キャパシタＣ１、Ｃ２の一端、ツェナーダイオードＤ３、Ｄ４のアノードにも接続されている。

ＮＭＯＳトランジスタＭ３のドレインは、キャパシタＣ１の他端、ダイオードＤ１のカソード、ツェナーダイオードＤ４のカソード及びＮＭＯＳトランジスタＭ４のゲートと接続されている。ＮＭＯＳトランジスタＭ４のドレインは、キャパシタＣ２の他端、ダイオードＤ２のカソード、ツェナーダイオードＤ３のカソード及びＮＭＯＳトランジスタＭ３のゲートと接続されている。

ＭＯＳトランスファー回路１３０は、バックゲートとソースとが接続（短絡）された２個のＮＭＯＳトランジスタＭ１とＭ２と、端子Ｖｉｏ１と、端子Ｖｉｏ２と、を有している。ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のソースとは、直列接続されている。また、互いに接続されているＮＭＯＳトランジスタＭ１、Ｍ２のソースは、ツェナーダイオードＤ３、Ｄ４のアノード、ＮＭＯＳトランジスタＭ３、Ｍ４のソース及びキャパシタＣ１、Ｃ２の一端と接続されている。

ＮＭＯＳトランジスタＭ１のドレインは、端子Ｖｉｏ１と接続されている。ＮＭＯＳトランジスタＭ１のゲートは、ＮＭＯＳトランジスタＭ２のゲート、ＮＭＯＳトランジスタＭ３のドレイン、キャパシタＣ１の他端、ツェナーダイオードＤ４のカソード、ＮＭＯＳトランジスタＭ４のゲート及びダイオードＤ１のカソードと接続されている。ＮＭＯＳトランジスタＭ２のドレインは、端子Ｖｉｏ２と接続されている。

クロックΦＯＮ、ΦＯＦＦは、ハイレベルから所定時間ローレベルに遷移し、その後ハイレベルへ遷移する周期信号である。クロックΦＯＮ、ΦＯＦＦは、初期状態において、共にハイレベルである。また、クロックΦＯＮ、ΦＯＦＦは、互いにローレベルに遷移するタイミングがずれており、同時にローレベルにならないように調整されている。

アナログスイッチ１００の動作について説明する。クロックΦＯＮが初期状態からローレベルに遷移すると、ＰＭＯＳトランジスタＭ５がオンし、ダイオードＤ１を通して保持回路１１０、より詳細にはＮＭＯＳトランジスタＭ４のゲートに電源電圧ＶＤＤが印加される。ダイオードＤ１を通してＮＭＯＳトランジスタＭ４のゲートに電源電圧ＶＤＤが印加されると、ＮＭＯＳトランジスタＭ４がオンする。ＮＭＯＳトランジスタＭ４がオンすると、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧は上昇する。ＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧よりも高くなると、オンする。ＮＭＯＳトランジスタＭ１、Ｍ２がオンすると、ＭＯＳトランスファー回路１３０は、オン状態に遷移する。

続いて、クロックΦＯＮがローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＭ５がオフする。ＰＭＯＳトランジスタＭ５がオフすると、保持回路１１０は、駆動回路１２０と電気的に切り離される。保持回路１１０が駆動回路１２０と電気的に切り離された後も、保持回路１１０の出力電圧は、キャパシタＣ１、Ｃ２によって保持される。従って、ＭＯＳトランスファー回路１３０は、オン状態を維持する。

その後、クロックΦＯＦＦがハイレベルからローレベルに遷移すると、ＰＭＯＳトランジスタＭ６がオンし、ダイオードＤ２を通して保持回路１１０、より詳細にはＮＭＯＳトランジスタＭ３のゲートに電源電圧ＶＤＤが印加される。ＮＭＯＳトランジスタＭ３がオンすると、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧は低下する。ＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧よりも低下すると、ＮＭＯＳトランジスタＭ１、Ｍ２はオフする。ＮＭＯＳトランジスタＭ１、Ｍ２がオフすると、ＭＯＳトランスファー回路１３０は、オフ状態に遷移する。ＭＯＳトランスファー回路１３０がオフ状態に遷移すると、端子Ｖｉｏ１と端子Ｖｉｏ２との間は、電気的に切り離される。

その後、クロックΦＯＦＦがローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＭ６がオフする。ＰＭＯＳトランジスタＭ６がオフすると、保持回路１１０は、駆動回路１２０と電気的に切り離される。保持回路１１０が駆動回路１２０と電気的に切り離された後も、保持回路１１０の出力電圧は、キャパシタＣ１、Ｃ２によって保持される。従って、ＭＯＳトランスファー回路１３０は、オフ状態を維持する。

上述したアナログスイッチ１００では、端子Ｖｉｏ１と端子Ｖｉｏ２との間を、電気的に入り切りするためには、ＰＭＯＳトランジスタＭ５又はＰＭＯＳトランジスタＭ６がオンしている状態で、保持回路１１０の出力電圧が電源電圧ＶＤＤより十分に低くなっている必要がある。そこで、ＭＯＳトランスファー回路１３０におけるスイッチング動作の確実性をより向上させる観点から、アナログスイッチ１００に対して、トランジスタＭ７をさらに備えるアナログスイッチ１５０（図１５参照）が提案されている。

トランジスタＭ７は、ドレインがトランジスタＭ２のドレイン及び端子Ｖｉｏ２と接続され、ソースとバックゲートとが接地ライン１５２に接続（接地）されている。トランジスタＭ７のゲートには、制御信号としてクロックΦ０が入力されている。アナログスイッチ１５０において、クロックΦＯＮまたはΦＯＦＦがローレベルになって、トランジスタＭ５またはトランジスタＭ６がオンとなるとほぼ同時に、トランジスタＭ７のゲート信号Φ０をハイレベルとしてトランジスタＭ７をオンさせる。このスイッチング動作によって、保持回路１１０の出力電圧を接地ライン１５２に供給される接地電圧ＶＳＳ（＜＜ＶＤＤ）レベルに下げることができので、ＰＭＯＳトランジスタＭ５又はＰＭＯＳトランジスタＭ６がオンしている状態において、保持回路１１０の出力電圧は電源電圧ＶＤＤより十分に低くなる。

特開２０１２－２０９７６３号公報

しかしながら、耐圧が高いＭＯＳトランジスタは、耐圧が相対的に低いＭＯＳトランジスタに比べて、大型で消費電力が大きい。従って、信号電圧が高い信号をスイッチング可能なアナログスイッチは、相対的に回路規模が大きく、消費電力が大きいという課題がある。

本発明は、上記課題を解決するため、信号電圧が比較的に高い信号をスイッチング可能であって、従来のアナログスイッチよりも回路規模及び消費電力が小さいアナログスイッチを提供することを目的とする。

本発明に係るアナログスイッチは、上述した課題を解決するため、第１の信号入力端子を有する信号入力部と第１の信号出力端子を有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、入力される基準クロックに基づいて、第１のクロックと、前記第１のクロックと逆極性である第２のクロックとを含む複数のクロックを生成するクロック生成回路と、ソースとバックゲートとが接続されているＮ型の電界効果トランジスタである第１のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されているＰ型の電界効果トランジスタである第１のＰ型トランスファートランジスタと、を有し、前記第１のＮ型トランスファートランジスタ及び前記第１のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第１の信号入力端子と接続され、他方のトランスファートランジスタのドレインは前記第１の信号出力端子と接続されているトランスファー回路と、前記第１のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第１の制御信号を、前記第１の信号入力端子の電圧及び前記第１のクロックに基づいて生成可能に構成される第１の制御信号生成回路と、前記第１のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第２の制御信号を、前記第１の信号入力端子の電圧及び前記第２のクロックに基づいて生成可能に構成される第２の制御信号生成回路と、を備え、前記第１の制御信号生成回路は、ソースとバックゲートとが接続されているＰ型の電界効果トランジスタである第１のＰ型ＦＥＴと、ソースが前記第１のＰ型ＦＥＴのソース及びバックゲートと自己のバックゲートとに接続されている第２のＰ型ＦＥＴと、前記クロック生成回路と前記第２のＰ型ＦＥＴのドレイン及び前記第１のＰ型ＦＥＴのゲートとの間に接続される第１のキャパシタと、前記クロック生成回路と前記第１のＰ型ＦＥＴのドレイン及び前記第２のＰ型ＦＥＴのゲートとの間に接続される第２のキャパシタと、前記第２のＰ型ＦＥＴのドレインと接続されるアノードと前記第２のＰ型ＦＥＴのソース及びバックゲートと接続されるカソードとを含む第１のツェナーダイオードと、前記第１のＰ型ＦＥＴのドレインと接続されるアノードと前記第１のＰ型ＦＥＴのソース及びバックゲートと接続されるカソードとを含む第２のツェナーダイオードと、を有し、前記第２の制御信号生成回路は、ソースとバックゲートとが接続されているＮ型の電界効果トランジスタである第１のＮ型ＦＥＴと、ソースが前記第１のＮ型ＦＥＴのソース及びバックゲートと自己のバックゲートとに接続されている第２のＮ型ＦＥＴと、前記クロック生成回路と前記第２のＮ型ＦＥＴのドレイン及び前記第１のＮ型ＦＥＴのゲートと接続される第３のキャパシタと、前記クロック生成回路と前記第１のＮ型ＦＥＴのドレイン及び前記第２のＮ型ＦＥＴのゲートと接続される第４のキャパシタと、前記第２のＮ型ＦＥＴのソース及びバックゲートと接続されるアノードと前記第２のＮ型ＦＥＴのドレインと接続されるカソードとを含む第３のツェナーダイオードと、前記第１のＮ型ＦＥＴのソース及びバックゲートと接続されるアノードと前記第１のＮ型ＦＥＴのドレインと接続されるカソードとを含む第４のツェナーダイオードと、を有し、前記第１の信号入力端子と前記一方のトランスファートランジスタのソースとの接続点は、第１のノード及び第２のノードと接続され、前記第１のノードは、前記第１のＰ型ＦＥＴのソース及びバックゲートと、前記第２のＰ型ＦＥＴのソース及びバックゲートと、前記第１のツェナーダイオードのカソードと、前記第２のツェナーダイオードのカソードとが接続されたノードであり、前記第２のノードは、前記第１のＮ型ＦＥＴのソース及びバックゲートと、前記第２のＮ型ＦＥＴのソース及びバックゲートと、前記第３のツェナーダイオードのアノードと、前記第４のツェナーダイオードのアノードとの接続点であることを特徴とする。

本発明に係るアナログスイッチは、上述した課題を解決するため、第１の入力電圧が印加される第１の信号入力端子と、前記第１の入力電圧と同じ又はそれよりも電圧が低い第２の入力電圧が印加される第２の信号入力端子とを有する信号入力部と、第１の出力電圧が出力される第１の信号出力端子と、第２の出力電圧が出力される第２の信号出力端子とを有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、入力される基準クロックに基づいて、第１のクロックと、前記第１のクロックと逆極性である第２のクロックと、前記第１のクロックがローレベルにある期間でハイレベルにある第３のクロックと、前記第２のクロックがハイレベルにある期間でローレベルであって、前記第３のクロックと逆極性である第４のクロックを含む複数のクロックを生成するクロック生成回路と、ソースとバックゲートとが接続されている２個のＮ型の電界効果トランジスタである、第１のＮ型トランスファートランジスタ及び第２のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている２個のＰ型の電界効果トランジスタである、第１のＰ型トランスファートランジスタ及び第２のＰ型トランスファートランジスタと、を有するトランスファー回路と、前記第１の入力電圧及び前記第１のクロックに基づいて、前記第１のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第１の制御信号と、前記第２の入力電圧及び前記第２のクロックに基づいて、前記第１のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第２の制御信号と、前記第１の入力電圧及び前記第３のクロックに基づいて、前記第２のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第３の制御信号と、前記第２の入力電圧及び前記第４のクロックに基づいて前記第２のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第４の制御信号とを生成可能に構成され、前記第１の制御信号を出力可能な第１の出力部と、前記第２の制御信号を出力可能な第２の出力部と、前記第３の制御信号を出力可能な第３の出力部と、前記第４の制御信号を出力可能な第４の出力部と、を有する制御信号生成回路と、を備え、前記第１のＰ型トランスファートランジスタは、前記第１の信号入力端子と接続されるソース及びバックゲートと、前記第１の信号出力端子と接続されるドレインと、前記第１の出力部と接続されるゲートと、を含み、前記第２のＰ型トランスファートランジスタは、前記第１の信号入力端子と前記第１のＰ型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第２の信号出力端子と接続されるドレインと、前記第３の出力部と接続されるゲートと、を含み、前記第１のＮ型トランスファートランジスタは、前記第２の信号入力端子と接続されるソース及びバックゲートと、前記第２の信号出力端子と前記第２のＰ型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第２の出力部と接続されるゲートと、を含み、前記第２のＮ型トランスファートランジスタは、前記第２の信号入力端子と前記第１のＮ型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第１の信号出力端子と前記第１のＰ型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第４の出力部と接続されるゲートと、を含む、ことを特徴とする。

本発明によれば、信号電圧が比較的に高い信号をスイッチング可能な従来のアナログスイッチに対して回路が小型で消費電力が小さいアナログスイッチを構成することができる。

（ａ）本実施形態に係るアナログスイッチの第１の構成例を示す回路図、（ｂ）本実施形態に係るアナログスイッチの第１の構成例におけるクロックのタイミングチャート、である。 本実施形態に係るアナログスイッチの第２の構成例を示す回路図である。 （ａ）本実施形態に係るアナログスイッチの第３の構成例を示す回路図、（ｂ）本実施形態に係るアナログスイッチの第３の構成例におけるクロックのタイミングチャート、である。 本実施形態に係るアナログスイッチの第４の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第５の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第６の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第７の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第８の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第９の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第１０の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第１１の構成例を示す回路図である。 本実施形態に係るアナログスイッチの第１２の構成例を示す回路図である。 （ａ）本実施形態に係るアナログスイッチの適用例を示す、（ｂ）上記適用例におけるクロックのタイミングチャート、である。 （ａ）は従来のアナログスイッチの第１の構成例を示す回路図、（ｂ）は従来のアナログスイッチにおける制御信号の状態及びＭＯＳトランスファー回路のオン／オフ状態を示すタイミングチャート、である。 従来のアナログスイッチの第２の構成例を示す回路図である。

以下、本発明の実施形態に係るアナログスイッチを、図面を参照して説明する。
先ず、本実施形態に係るアナログスイッチのうち、スイッチングされる信号が入力される信号入力部としての信号入力端子が１個、信号が出力される信号出力部としての信号出力端子が１個であるアナログスイッチについて説明する。

図１（ａ）は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ａの構成を示す回路図、図１（ｂ）は、アナログスイッチ１ＡにおけるクロックΦＣＫＯ、Φｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨのタイミングチャート、である。

アナログスイッチ１Ａは、クロック生成回路２０と、クロックブートストラップ回路３０と、トランスファー回路４０Ａと、を備えている。
クロック生成回路２０は、クロック入力端子２１と、４個のクロック出力端子２２、２３、２４、２５と、を有している。クロックブートストラップ回路３０は、第１の制御信号生成回路としての降圧回路３１と、第２の制御信号生成回路としての昇圧回路３２と、を有しており、ＦＥＴのオン状態とオフ状態とを制御する制御信号を生成可能に構成されている。トランスファー回路４０Ａは、少なくとも１個のＮ型のＦＥＴであるＮＭＯＳトランジスタＭｎｓ１と、少なくとも１個のＰ型のＦＥＴであるＰＭＯＳトランジスタＭｐｓ１と、を有している。

クロック生成回路２０は、クロックブートストラップ回路３０と接続されている。クロックブートストラップ回路３０は、トランスファー回路４０Ａと接続されている。
より詳細に説明すれば、降圧回路３１は、クロック出力端子２２、２３と接続されている。また、降圧回路３１は、第１のＰ型トランスファートランジスタとしてのＰＭＯＳトランジスタＭｐｓ１のゲートと接続されている。昇圧回路３２は、クロック出力端子２４、２５と接続されている。また、昇圧回路３２は、第１のＮ型トランスファートランジスタとしてのＮＭＯＳトランジスタＭｎｓ１のゲートと接続されている。

降圧回路３１は、２個のキャパシタＣｃｐ、ＣｃｐＬと、２個のＰ型の電界効果トランジスタ（ＦＥＴ）であるＰＭＯＳトランジスタＭｐ１、Ｍｐ２と、２個のツェナーダイオード３５、３６と、を有している。

第１のキャパシタとしてのキャパシタＣｃｐは、一端が第１のクロック出力端子としてのクロック出力端子２２と接続されている。第２のキャパシタとしてのキャパシタＣｃｐＬは、一端が第２のクロック出力端子としてのクロック出力端子２３と接続されている。キャパシタＣｃｐの他端は、ＰＭＯＳトランジスタＭｐ２のドレイン（図１（ａ）において「Ｄ」）及び第１のＰ型ＦＥＴとしてのＰＭＯＳトランジスタＭｐ１のゲート（図１（ａ）において「Ｇ」）と接続されている。この接続点をノードＮ１と呼称する。

第２のＰ型ＦＥＴとしてのＰＭＯＳトランジスタＭｐ２のソース（図１（ａ）において「Ｓ」）は、ＰＭＯＳトランジスタＭｐ１のソースと直列に接続されている。ＰＭＯＳトランジスタＭｐ１、Ｍｐ２は、それぞれ、自己のソース及びバックゲート（図１（ａ）において「Ｂ」）が接続されている。すなわち、ＰＭＯＳトランジスタＭｐ２のソース及びバックゲートとＰＭＯＳトランジスタＭｐ１のソース及びバックゲートとが接続されている。この接続点をノードＮ３と呼称する。ＰＭＯＳトランジスタＭｐ１のドレインは、キャパシタＣｃｐＬの他端及びＰＭＯＳトランジスタＭｐ２のゲートと接続されている。この接続点をノードＮ２と呼称する。

第４のノードとしてのノードＮ１と第１のノードとしてのノードＮ３との間には、ツェナーダイオード３５がさらに接続されている。第１のツェナーダイオードとしてのツェナーダイオード３５は、ノードＮ１と接続されるアノードと、ノードＮ３と接続されるカソードを含んでいる。

また、第３のノードとしてのノードＮ２とノードＮ３との間には、ツェナーダイオード３６がさらに接続されている。第２のツェナーダイオードとしてのツェナーダイオード３６は、ノードＮ２と接続されるアノードと、ノードＮ３と接続されるカソードを含んでいる。

このように構成される降圧回路３１は、入力される電圧を降圧して出力する降圧回路として動作する。降圧回路３１は、ＰＭＯＳトランジスタの動作状態を制御する制御信号を、ノードＮ１、Ｎ２から、それぞれ出力可能に構成されている。キャパシタＣｃｐ、ＣｃｐＬは、降圧回路３１に入力される電圧を考慮して、その耐圧が選定されている。

昇圧回路３２は、２個のキャパシタＣｃｎ、ＣｃｎＨと、２個のＮ型の電界効果トランジスタであるＮＭＯＳトランジスタＭｎ１、Ｍｎ２と、２個のツェナーダイオード３７、３８と、を有している。

第３のキャパシタとしてのキャパシタＣｃｎは、一端が第３のクロック出力端子としてのクロック出力端子２４と接続されている。第４のキャパシタとしてのキャパシタＣｃｎＨは、一端が第４のクロック出力端子としてのクロック出力端子２５と接続されている。キャパシタＣｃｎの他端は、第２のＮ型ＦＥＴとしてのＮＭＯＳトランジスタＭｎ２のドレイン及び第１のＮ型ＦＥＴとしてのＮＭＯＳトランジスタＭｎ１のゲートと接続されている。この接続点をノードＮ４と呼称する。

ＮＭＯＳトランジスタＭｎ２のソースは、ＮＭＯＳトランジスタＭｎ１のソースと直列に接続されている。ＮＭＯＳトランジスタＭｎ１、Ｍｎ２は、それぞれ、自己のソース及びバックゲートが接続されている。すなわち、ＮＭＯＳトランジスタＭｎ２のソース及びバックゲートとＮＭＯＳトランジスタＭｎ１のソース及びバックゲートとが接続されている。この接続点をノードＮ６と呼称する。ＮＭＯＳトランジスタＭｎ１のドレインは、キャパシタＣｃｎＨの他端及びＮＭＯＳトランジスタＭｎ２のゲートと接続されている。この接続点をノードＮ５と呼称する。

第６のノードとしてのノードＮ４と第２のノードとしてのノードＮ６との間にはツェナーダイオード３７がさらに接続されている。第３のツェナーダイオードとしてのツェナーダイオード３７は、ノードＮ６と接続されるアノードと、ノードＮ４と接続されるカソードを含んでいる。また、第５のノードとしてのノードＮ５とノードＮ６との間には、ツェナーダイオード３８がさらに接続されている。第４のツェナーダイオードとしてのツェナーダイオード３８は、ノードＮ６と接続されるアノードとノードＮ５と接続されるカソードを含んでいる。

このように構成される昇圧回路３２は、入力される電圧を昇圧して出力する昇圧回路として動作する。昇圧回路３２は、ＮＭＯＳトランジスタの動作状態を制御する制御信号を、ノードＮ４、Ｎ５から、それぞれ出力可能に構成されている。キャパシタＣｃｎ、ＣｃｎＨは、昇圧回路３２に入力される電圧を考慮して、その耐圧が選定されている。

また、降圧回路３１と昇圧回路３２とは、ノードＮ３及びノードＮ６で接続されている。さらに、ノードＮ３及びノードＮ６は、信号入力端子Ｔｉ１とＮＭＯＳトランジスタＭｎｓ１のソースとの接続点に接続されている。従って、ノードＮ３、ノードＮ６、信号入力端子Ｔｉ１及びＮＭＯＳトランジスタＭｎｓ１のソースが、同一のノードを形成している。

トランスファー回路４０Ａは、１個のＮＭＯＳトランジスタＭｎｓ１と、１個のＰＭＯＳトランジスタＭｐｓ１と、を含むトランスファー要素４１を有している。トランスファー要素４１において、ＮＭＯＳトランジスタＭｎｓ１とＰＭＯＳトランジスタＭｐｓ１とが、直列に接続されている。また、ＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１は、それぞれ、自己のソース及びバックゲートが接続されている。

ＮＭＯＳトランジスタＭｎｓ１のソースは、信号入力端子Ｔｉ１及びＮＭＯＳトランジスタＭｎ１のバックゲートと接続されている。ＮＭＯＳトランジスタＭｎｓ１のドレインは、ＰＭＯＳトランジスタＭｐｓ１のソースと接続されている。ＰＭＯＳトランジスタＭｐｓ１のドレインは、信号出力端子Ｔｏ１と接続されている。ＮＭＯＳトランジスタＭｎｓ１のゲートは、ツェナーダイオード３８のカソード、ＮＭＯＳトランジスタＭｎ１のドレイン、ＮＭＯＳトランジスタＭｎ２のゲート、及びキャパシタＣｃｎＨの他端に接続されている。ＰＭＯＳトランジスタＭｐｓ１のゲートは、ツェナーダイオード３６のアノード、ＰＭＯＳトランジスタＭｐ１のドレイン、ＰＭＯＳトランジスタＭｐ２のゲート、及びキャパシタＣｃｐＬの他端に接続されている。

続いて、アナログスイッチ１Ａの動作について説明する。
アナログスイッチ１Ａでは、トランスファー回路４０Ａに入力される制御信号に基づいて、トランスファートランジスタとしてのＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１のオン／オフ状態が制御される。アナログスイッチ１Ａは、ＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１のオン／オフ状態が制御されることによって、信号入力部Ｔｉと信号出力部Ｔｏとの間を電気的に接続する入状態と、信号入力部Ｔｉと信号出力部Ｔｏとの間を電気的に切り離した切状態と、を切替可能に構成されている。

クロック生成回路２０では、基準クロックとなるクロックΦＣＫＯがクロック入力端子２１から入力される。クロック生成回路２０は、クロック入力端子２１から入力されるクロックΦＣＫＯに基づいて、クロックΦｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨを含む複数の異なるクロックを生成する。

クロックΦｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨは、図１（ｂ）に例示されるようなタイミングで、信号レベルがハイレベル（以下、「Ｈレベル」とする）とローレベル（以下、「Ｌレベル」とする）とを遷移する。

より具体的には、第１のクロックとしてのクロックΦｐｃｋと、第２のクロックとしてのクロックΦｐｃｋＬとは、同じ期間でＬレベルにならないタイミングに生成される。すなわち、クロックΦｐｃｋＬは、クロックΦｐｃｋがＬレベルにある期間では、Ｈレベルにある。一方、第３のクロックとしてのクロックΦｎｃｋと、第４のクロックとしてのクロックΦｎｃｋＨは、同時にＨレベルにならないタイミングに生成される。すなわち、クロックΦｎｃｋＨは、クロックΦｎｃｋがＨレベルにある期間では、Ｌレベルにある。

また、クロックΦｐｃｋ、Φｎｃｋは、互いに逆極性となるタイミングに生成される。さらに、クロックΦｐｃｋＬ、ΦｎｃｋＨは、互いに逆極性となるタイミングに生成される。クロックΦＣＫＯ、Φｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨは、それぞれ、ＨレベルとＬレベルの電圧差が、例えば５Ｖ等、１０Ｖ未満（１桁ボルト）の電圧である。ＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１との関係で言えば、ＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１のオン状態とオフ状態とを切り替えるのに必要な閾値電圧以上、かつＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１の耐圧以下に設定している。

クロック生成回路２０によって生成されたクロックΦｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨは、それぞれ、クロック出力端子２２、２３、２４、２５から出力され、それぞれ、ＰＭＯＳトランジスタＭｐ１、ＰＭＯＳトランジスタＭｐ２、ＮＭＯＳトランジスタＭｎ１、ＮＭＯＳトランジスタＭｎ２の各ゲートに印加される。

降圧回路３１では、信号入力部Ｔｉの電圧Ｖｉｉが、ＰＭＯＳトランジスタＭｐ１、Ｍｐ２のソース及びバックゲートに、それぞれ印加される。ＰＭＯＳトランジスタＭｐ１、Ｍｐ２は、入力されるクロックΦｐｃｋ、ΦｐｃｋＬによって、排他的に動作する。すなわち、ＰＭＯＳトランジスタＭｐ１がオン状態ではＰＭＯＳトランジスタＭｐ２はオフ状態であり、ＰＭＯＳトランジスタＭｐ２がオン状態ではＰＭＯＳトランジスタＭｐ１はオフ状態となる。なお、ＰＭＯＳトランジスタＭｐ１、Ｍｐ２は、同じ期間にオフ状態となることは許容されている。

上記動作によって、ノードＮ１、Ｎ２の電圧は、電圧Ｖｉｉを基準電圧とし、この基準電圧よりも電圧を降圧させた電圧（以下、「降調整電圧」とする）との間で制御される。すなわち、降圧回路３１は、電圧Ｖｉｉ及びクロックΦｐｃｋ、ΦｐｃｋＬの電圧に基づいて、基準電圧となる電圧Ｖｉｉを第１のレベルとしてのＨレベルとし、降調整電圧を第２のレベルとしてのＬレベルとする信号を生成する。図１に例示の降圧回路３１では、生成された信号が、２つの異なる電圧レベルを含む第１の制御信号として、ノードＮ２から出力され、ＰＭＯＳトランジスタＭｐｓ１のゲートに入力される。

昇圧回路３２では、電圧Ｖｉｉが、ＮＭＯＳトランジスタＭｎ１、Ｍｎ２のソース及びバックゲートに、それぞれ印加される。ＮＭＯＳトランジスタＭｎ１、Ｍｎ２は、入力されるクロックΦｎｃｋ、ΦｎｃｋＨによって、排他的に動作する。すなわち、ＮＭＯＳトランジスタＭｎ１がオン状態ではＮＭＯＳトランジスタＭｎ２はオフ状態であり、ＮＭＯＳトランジスタＭｎ２がオン状態ではＮＭＯＳトランジスタＭｎ１はオフ状態となる。なお、ＮＭＯＳトランジスタＭｎ１、Ｍｎ２は、同じ期間にオフとなることは許容されている。

上記動作によって、ノードＮ４、Ｎ５の電圧は、電圧Ｖｉｉを基準電圧とし、この基準電圧よりも電圧を昇圧させた電圧（以下、「昇調整電圧」とする）との間で制御される。すなわち、昇圧回路３２は、電圧Ｖｉｉ及びクロックΦｎｃｋ、ΦｎｃｋＨの電圧に基づいて、基準電圧となる電圧Ｖｉｉを第１のレベルとしてのＬレベルとし、昇調整電圧を第３のレベルとしてのＨレベルとする信号を生成する。図１に例示の昇圧回路３２では、生成された信号が、２つの異なる電圧レベルを含む第２の制御信号として、ノードＮ５から出力され、ＮＭＯＳトランジスタＭｎｓ１のゲートに入力される。

トランスファー回路４０Ａは、クロックブートストラップ回路３０から入力される制御信号によって、入状態と切状態とを切替可能なスイッチングデバイスとして機能する。入状態では、信号入力部Ｔｉに入力される信号は、信号出力部Ｔｏから出力される。一方、切状態では、信号入力部Ｔｉに入力される信号は、信号出力部Ｔｏから出力されない。

クロックΦｐｃｋＬがＬレベルであり、クロックΦｎｃｋＨがＨレベルである期間では、ＮＭＯＳトランジスタＭｎｓ１のゲートにＨレベルの信号が印加され、ＰＭＯＳトランジスタＭｐｓ１のゲートにＬレベルの信号が印加される。この結果、ＮＭＯＳトランジスタＭｎｓ１は、そのゲート電圧が上昇してＮＭＯＳトランジスタＭｎｓ１の閾値電圧を超えてオン状態になる。また、ＰＭＯＳトランジスタＭｐｓ１は、そのゲート電圧が下降してＰＭＯＳトランジスタＭｐｓ１の閾値電圧を超えてオン状態になる。従って、トランスファー回路４０Ａは、クロックΦｐｃｋＬがＬレベルであり、クロックΦｎｃｋＨがＨレベルである期間では、信号入力部Ｔｉと信号出力部Ｔｏとが導通する。すなわち、トランスファー回路４０Ａは、入状態となる。

一方、トランスファー回路４０Ａは、上記以外の期間、具体的にはＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１の各ゲートに電圧Ｖｉｉと等しい電圧が印加される期間では、ＮＭＯＳトランジスタＭｎｓ１は、そのゲート電圧がＮＭＯＳトランジスタＭｎｓ１の閾値電圧を超えずにオフ状態になる。また、ＰＭＯＳトランジスタＭｐｓ１は、そのゲート電圧がＰＭＯＳトランジスタＭｐｓ１の閾値電圧を超えずにオフ状態になる。すなわち、トランスファー回路４０Ａは、切状態となる。

トランスファー回路４０Ａは、切状態に制御される期間において、信号出力部Ｔｏに印加される電圧Ｖｏｏが電圧Ｖｉｉよりも大きい場合、ＰＭＯＳトランジスタＭｐｓ１がオフ状態からオン状態に遷移する場合がある。これは、電圧Ｖｏｏが電圧Ｖｉｉよりも高い場合、ＰＭＯＳトランジスタＭｐｓ１に含まれる寄生ダイオードが順方向となるので、ＰＭＯＳトランジスタＭｐｓ１のソース電位が上昇するためである。しかしながら、ＰＭＯＳトランジスタＭｐｓ１がオフ状態からオン状態に遷移したとしても、トランスファー回路４０Ａは切状態を安定的に維持することができる。これは、信号入力端子Ｔｉ１とソース及びバックゲートが接続されているＮＭＯＳトランジスタＭｎｓ１が、ＰＭＯＳトランジスタＭｐｓ１のソース電位が上昇した影響を受けることなく、オフの状態を安定的に維持するためである。

なお、トランスファー回路４０Ａが切状態に制御される期間において、ＰＭＯＳトランジスタＭｐｓ１がオンしている状態では、信号出力部Ｔｏと接続される出力側のＰＭＯＳトランジスタＭｐｓ１のゲート・ソース間電圧は、電圧Ｖｉｉと電圧Ｖｏｏの差の絶対値、すなわち入力電圧と出力電圧との差の絶対値（＝｜Ｖｉｉ－Ｖｏｏ｜）となる。従って、トランスファー回路４０Ａは、絶対値｜Ｖｉｉ－Ｖｏｏ｜がＰＭＯＳトランジスタＭｐｓ１のゲート・ソース間耐圧以下であれば、例えば、１００Ｖ等、電圧Ｖｉｉが出力側ＭＯＳトランジスタのゲート・ソース間耐圧と比べて十分に高い電圧の信号であっても、スイッチング動作が可能である。

逆に言えば、アナログスイッチ１Ａは、電圧Ｖｉｉ、Ｖｏｏが、絶対値｜Ｖｉｉ－Ｖｏｏ｜よりも高い電圧であっても、相対的に低い絶対値｜Ｖｉｉ－Ｖｏｏ｜を考慮したトランジスタを選定できる。従って、アナログスイッチ１００、１５０（図１４、１５参照）等の入り切りされるアナログ信号の電圧以上の耐圧を有するトランジスタで構成される従来のアナログスイッチに対して、相対的に低耐圧なトランジスタを用いてアナログスイッチ１Ａを構成することができる。アナログスイッチ１Ａは、従来のアナログスイッチに対して、相対的に低耐圧なトランジスタを用いて構成可能なので、回路を小型化でき、消費電力を小さくすることができる。

また、アナログスイッチ１Ａは、上述した従来のアナログスイッチ１５０が有している、ＭＯＳトランスファー回路１３０の端子に、電源電圧ＶＤＤに対して十分に低い接地電圧ＶＳＳ等の所定の電圧を印加する構成を備えることなく、構成可能である。

アナログスイッチ１Ａでは、信号入力部Ｔｉ又は信号出力部Ｔｏに所定の電圧を印加する構成及び動作が不要なため、アナログスイッチ１Ａのスイッチング動作を、アナログスイッチ１５０よりも高速化できる。また、アナログスイッチ１Ａは、信号入力部Ｔｉ又は信号出力部Ｔｏに所定の電圧を印加する構成が不要なため、当該構成を介して外乱がアナログ信号に重畳することを抑えることができる。すなわち、アナログスイッチ１Ａは、信号入力部Ｔｉから入力された信号を、高精度に信号出力部Ｔｏから出力することができる。

図２は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｂの構成を示す回路図である。

アナログスイッチ１Ｂは、アナログスイッチ１Ａに対して、トランスファー回路４０Ａの代わりにトランスファー回路４０Ｂを備える点で相違するが、他の点では実質的に相違しない。トランスファー回路４０Ｂは、トランスファー回路４０Ａに対して、ＮＭＯＳトランジスタＭｎｓ１と、ＰＭＯＳトランジスタＭｐｓ１との接続関係が異なっている。トランスファー回路４０Ｂでは、ＰＭＯＳトランジスタＭｐｓ１のソースが信号入力端子Ｔｉ１と接続され、ドレインがＮＭＯＳトランジスタＭｎｓ１のソースと接続されている。また、ＮＭＯＳトランジスタＭｎｓ１のドレインが信号出力端子Ｔｏ１と接続されている。

アナログスイッチ１Ｂでは、ノードＮ３、ノードＮ６、信号入力部Ｔｉ及びＰＭＯＳトランジスタＭｐｓ１のソースが同一のノードを形成している。アナログスイッチ１Ｂは、アナログスイッチ１Ａに対して相違する構成を備えているが、アナログスイッチ１Ａと同様に動作する。

アナログスイッチ１Ｂでは、切状態に制御される期間において、信号出力部Ｔｏの電圧Ｖｏｏが信号入力部Ｔｉに印加される電圧Ｖｉｉよりも低い場合、ＮＭＯＳトランジスタＭｎｓ１がオフからオンに遷移する場合がある。これは、電圧Ｖｏｏが電圧Ｖｉｉよりも低い場合、ＮＭＯＳトランジスタＭｎｓ１に含まれる寄生ダイオードが順方向となるので、ＮＭＯＳトランジスタＭｎｓ１のソース電位が下降するためである。

しかしながら、ＮＭＯＳトランジスタＭｎｓ１がオフからオンに遷移したとしても、トランスファー回路４０Ｂは切状態を安定的に維持することができる。これは、信号入力端子Ｔｉ１とソース及びバックゲートが接続されているＰＭＯＳトランジスタＭｐｓ１が、ＮＭＯＳトランジスタＭｎｓ１のソース電位が下降した影響を受けることなく、オフの状態を安定的に維持するためである。

トランスファー回路４０Ｂが切状態に制御される期間において、ＮＭＯＳトランジスタＭｎｓ１がオンしている状態では、信号出力部Ｔｏと接続される出力側のＮＭＯＳトランジスタＭｎｓ１のゲート・ソース間電圧は、絶対値｜Ｖｉｉ－Ｖｏｏ｜となる。従って、トランスファー回路４０Ｂは、絶対値｜Ｖｉｉ－Ｖｏｏ｜がＮＭＯＳトランジスタＭｎｓ１のゲート・ソース間耐圧以下であれば、電圧Ｖｉｉが出力側ＭＯＳトランジスタのゲート・ソース間耐圧と比べて十分に高い電圧となる信号であっても、スイッチング動作が可能である。

なお、アナログスイッチ１Ａ、１Ｂにおいて、ＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１の各ゲートの接続先は、図１、２に示される接続先に限定されない。図１及び図２に示されるＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１の各ゲートは、同じタイミングでＬレベルとＨレベルとが遷移する互いに逆極性の制御信号が入力される関係にあればよい。従って、ＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１の各ゲートの接続先は、それぞれ、ノードＮ１及びノードＮ４でもよい。

次に、信号入力部として１個の信号入力端子と、信号出力部として２個の信号出力端子と、を有して構成されるアナログスイッチ、すなわち信号入力端子Ｔｉ１を含む信号入力部Ｔｉと、信号出力端子Ｔｏ１、Ｔｏ２を含む信号出力部Ｔｏと、を有するアナログスイッチについて説明する。

図３（ａ）は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｃの構成を示す回路図、図３（ｂ）はアナログスイッチ１Ｃにおける各クロックΦＣＫＯ、Φｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨのタイミングチャート、である。

アナログスイッチ１Ｃは、アナログスイッチ１Ａに対して、トランスファー回路４０Ａの代わりにトランスファー回路４０Ｃを備える点と、クロックブートストラップ回路３０とトランスファー回路４０Ｃとの接続関係と、が相違するが、その他の点については実質的に相違しない。そこで、アナログスイッチ１Ｃの説明に際して、トランスファー回路４０Ｃを中心に説明し、アナログスイッチ１Ａに含まれる構成要素と実質的に相違しない構成要素については、同じ符号を付して、重複する説明を省略する。

トランスファー回路４０Ｃは、トランスファー要素４１と同様に構成されるトランスファー要素４１＿１、４１＿２を有している。すなわち、トランスファー回路４０Ｃは、１個のトランスファー要素４１（トランスファー要素４１＿１）を有するトランスファー回路４０Ａに対して、トランスファー要素４１（トランスファー要素４１＿２）をさらに１個追設して構成されている。トランスファー要素４１＿２は、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間に接続されている。

第２のＰ型トランスファートランジスタとしてのＰＭＯＳトランジスタＭｐｓ２のゲートは、ＰＭＯＳトランジスタＭｐ１のゲート、ＰＭＯＳトランジスタＭｐ２のドレイン及びツェナーダイオード３５のアノードと接続されている。すなわち、ＰＭＯＳトランジスタＭｐｓ２のゲートは、ノードＮ１に接続されている。

第２のＮ型トランスファートランジスタとしてのＮＭＯＳトランジスタＭｎｓ２のゲートは、ＮＭＯＳトランジスタＭｎ１のゲート、ＮＭＯＳトランジスタＭｎ２のドレイン及びツェナーダイオード３７のカソードと接続されている。すなわち、ＮＭＯＳトランジスタＭｎｓ２のゲートは、ノードＮ４に接続されている。

続いて、アナログスイッチ１Ｃの動作について説明する。
アナログスイッチ１Ｃでは、トランスファー回路４０Ｃに入力される制御信号に基づいて、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２のオン／オフ状態が制御される。アナログスイッチ１Ｃは、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２のオン／オフ状態が制御されることによって、入状態と切状態とを切替可能に構成されている。

図３（ｂ）に例示されるクロックΦｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨは、図１（ｂ）に例示されるクロックΦｐｃｋ、ΦｐｃｋＬ、Φｎｃｋ、ΦｎｃｋＨと同じタイミングでＨレベルとＬレベルとが遷移するクロックである。

降圧回路３１は、電圧Ｖｉｉ及びクロックΦｐｃｋ、ΦｐｃｋＬの電圧に基づいて、基準電圧となる電圧ＶｉｉをＨレベルとし、降調整電圧をＬレベルとする信号を生成する。生成される信号は、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２のオン状態／オフ状態を制御する制御信号としてノードＮ１、Ｎ２からそれぞれ出力される。ノードＮ１から出力される信号は、ＰＭＯＳトランジスタＭｐｓ２のゲートに入力される。ノードＮ２から出力される信号は、ＰＭＯＳトランジスタＭｐｓ１のゲートに入力される。

このように、アナログスイッチ１Ｃでは、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２のオン状態／オフ状態を制御する２個の制御信号が生成されている。生成された２個の制御信号は、トランスファー回路４０ＣのＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２のゲートにそれぞれ入力される。

昇圧回路３２は、電圧Ｖｉｉ及びクロックΦｎｃｋ、ΦｎｃｋＨの電圧に基づいて、基準電圧となる電圧ＶｉｉをＬレベルとし、昇調整電圧をＨレベルとする信号を生成する。生成された信号は、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２のオン状態／オフ状態を制御する制御信号としてノードＮ４、Ｎ５からそれぞれ出力される。ノードＮ４から出力される信号は、ＮＭＯＳトランジスタＭｎｓ２のゲートに入力される。ノードＮ５から出力される信号は、ＮＭＯＳトランジスタＭｎｓ１のゲートに入力される。

このように、アナログスイッチ１Ｃでは、ＮＭＯＳトランジスタのオン／オフ状態を制御する２個の制御信号が生成されている。生成された２個の制御信号は、トランスファー回路４０ＣのＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２のゲートにそれぞれ入力される。

トランスファー回路４０Ｃは、トランスファー回路４０Ａと同様に、スイッチングデバイスとして機能する。入状態では、信号入力部Ｔｉに入力される信号は、第１の信号出力端子としての信号出力端子Ｔｏ１又は第２の信号出力端子としての信号出力端子Ｔｏ２から出力される。一方、切状態では、信号入力部Ｔｉに入力される信号は、信号出力端子Ｔｏ１及び信号出力端子Ｔｏ２の何れからも出力されない。

トランスファー回路４０Ｃは、クロックΦｐｃｋＬがＬレベルであり、クロックΦｎｃｋＨがＨレベルである期間において、信号入力部Ｔｉと信号出力端子Ｔｏ１とが導通する。トランスファー回路４０Ｃは、クロックΦｐｃｋがＬレベルであり、クロックΦｎｃｋがＨレベルである期間において、信号入力部Ｔｉと信号出力端子Ｔｏ２とが導通する。上述した信号入力部Ｔｉと、信号出力端子Ｔｏ１又は信号出力端子Ｔｏ２と、が導通する状態が、トランスファー回路４０Ｃの入状態である。トランスファー回路４０Ｃは、上記以外の期間、具体的にはＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２及びＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２の各ゲートに電圧Ｖｉｉと等しい電圧が印加される期間では、切状態となる。

上述したアナログスイッチ１Ｃは、アナログスイッチ１Ａと同様の効果を得ることができる。また、アナログスイッチ１Ｃは、信号入力部Ｔｉに入力される信号を信号出力部Ｔｏから出力する際に、信号出力端子Ｔｏ１又は信号出力端子Ｔｏ２に切り替えて出力することができる。

図４及び図５は、それぞれ、本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｄ及びアナログスイッチ１Ｅの構成を示す回路図である。なお、図４及び図５では、図面の簡潔性及び明瞭性等を確保する観点から、図１から図３に示される構成要素と対応する構成要素の一部に付す符号を省略して図示している。

アナログスイッチ１Ｄは、アナログスイッチ１Ｂに対して、トランスファー回路４０Ｂの代わりにトランスファー回路４０Ｄを備える点と、クロックブートストラップ回路３０とトランスファー回路４０Ｄとの接続関係と、が相違するが、その他の点については実質的に相違しない。そこで、アナログスイッチ１Ｄの説明に際して、トランスファー回路４０Ｄを中心に説明し、アナログスイッチ１Ａ、１Ｂに含まれる構成要素と実質的に相違しない構成要素については、同じ符号を付して、重複する説明を省略する。

トランスファー回路４０Ｄは、トランスファー要素４２と同様に構成されるトランスファー要素４２＿１、４２＿２をさらに有している。すなわち、トランスファー回路４０Ｄは、１個のトランスファー要素４２（トランスファー要素４２＿１）を有するトランスファー回路４０Ｂに対して、トランスファー要素４２（トランスファー要素４２＿２）をさらに１個追設して構成されている。トランスファー要素４２＿２は、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間に接続されている。

トランスファー要素４２＿２に関して、ＰＭＯＳトランジスタＭｐｓ２のソースは、ＰＭＯＳトランジスタＭｐｓ１のソース、信号入力端子Ｔｉ１、並びにノードＮ３、Ｎ６に接続されている。ＰＭＯＳトランジスタＭｐｓ２のゲートはノードＮ１に接続されている。また、ＮＭＯＳトランジスタＭｎｓ２のドレインは信号出力端子Ｔｏ２に接続されている。ＮＭＯＳトランジスタＭｎｓ２のゲートはノードＮ４に接続されている。

このように構成されるアナログスイッチ１Ｄは、アナログスイッチ１Ｃに対して、トランスファー要素４１＿１、４１＿２を有するトランスファー回路４０Ｃの代わりに、トランスファー要素４２＿１、４２＿２を有するトランスファー回路４０Ｄを備えているということもできる。

アナログスイッチ１Ｅは、アナログスイッチ１Ｃに対して、トランスファー回路４０Ｃの代わりにトランスファー回路４０Ｅを備える点で相違するが、その他の点については実質的に相違しない。より具体的には、トランスファー回路４０Ｅが、トランスファー回路４０Ｃに対して、トランスファー要素４１＿２の代わりに、トランスファー要素４２を有している点で相違するが、その他の点については実質的に相違しない。

アナログスイッチ１Ｄ、１Ｅは、何れも、アナログスイッチ１Ｃと同様に動作するので、アナログスイッチ１Ｃと同様のスイッチング動作が可能である。また、アナログスイッチ１Ｄ、１Ｅは、アナログスイッチ１Ｃと同様の効果を得ることができる。

なお、アナログスイッチ１Ｃ～１Ｅにおいて、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートの接続先は、図３から図５に示される接続先に限定されない。図３から図５に示されるＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１の各ゲート並びにＰＭＯＳトランジスタＭｐｓ２及びＮＭＯＳトランジスタＭｎｓ２の各ゲートは、同じタイミングでＬレベルとＨレベルとが遷移する互いに逆極性の制御信号が入力される関係にあればよい。また、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２の各ゲートは、一方の制御信号がＬレベルにある期間で他方の制御信号がＨレベルにある関係であればよい。さらに、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートは、一方の制御信号がＨレベルにある期間で他方の制御信号がＬレベルにある関係であればよい。従って、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートの接続先は、それぞれ、ノードＮ１、Ｎ２及びノードＮ４、Ｎ５でもよい。

次に、信号入力部として２個の信号入力端子と、信号出力部として１個の信号出力端子と、を有して構成されるアナログスイッチ、すなわち信号入力端子Ｔｉ１、Ｔｉ２を含む信号入力部Ｔｉと、信号出力端子Ｔｏ１を含む信号出力部Ｔｏと、を有するアナログスイッチについて説明する。

図６は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｆの構成を示す回路図である。なお、図６では、上述した降圧回路３１及び昇圧回路３２とそれぞれ実質的に同じ構成である降圧回路３１＿１、３１＿２及び昇圧回路３２＿１、３２＿２を、簡略化して示す。

アナログスイッチ１Ｆは、実質的には、２個（１対）のアナログスイッチ１Ａを備え、一方のアナログスイッチ１Ａの信号出力部Ｔｏを、他方のアナログスイッチ１Ａの信号出力部Ｔｏ及びＰＭＯＳトランジスタＭｐｓ１のドレインに接続して構成されている。

具体的に説明すれば、アナログスイッチ１Ｆは、１対のクロック生成回路２０に相当するクロック生成回路５０と、１対のクロックブートストラップ回路３０に相当するクロックブートストラップ回路３０＿１、３０＿２と、１対のトランスファー要素４１に相当するトランスファー要素４１＿１、４１＿２を含むトランスファー回路４０Ｆと、を備えている。クロックブートストラップ回路３０＿１は、降圧回路３１＿１と、昇圧回路３２＿１とを有している。クロックブートストラップ回路３０＿２は、第３の制御信号生成回路としての降圧回路３１＿２と、第４の制御信号生成回路としての昇圧回路３２＿２とを有している。ここで、降圧回路３１＿１、３１＿２は、降圧回路３１と実質的に同様に構成されている。昇圧回路３２＿１、３２＿２は、昇圧回路３２と実質的に同様に構成されている。

クロック生成回路５０は、１個のクロック入力端子５１と、２個のクロック出力端子５２＿１、５２＿２と、２個のクロック出力端子５３＿１、５３＿２と、２個のクロック出力端子５４＿１、５４＿２と、２個のクロック出力端子５５＿１、５５＿２と、を有している。クロック入力端子５１は、クロック入力端子２１と同様の構成要素であり、クロックΦＣＫＯが入力される。クロック出力端子５２＿１及びクロック出力端子５２＿２は、クロック出力端子２２と同様の構成要素であり、クロックΦｐｃｋを出力する。クロック出力端子５３＿１及びクロック出力端子５３＿２は、クロック出力端子２３と同様の構成要素であり、クロックΦｐｃｋＬを出力する。クロック出力端子５４＿１及びクロック出力端子５４＿２は、クロック出力端子２４と同様の構成要素であり、クロックΦｎｃｋを出力する。クロック出力端子５５＿１及びクロック出力端子５５＿２は、クロック出力端子２５と同様の構成要素であり、クロックΦｎｃｋＨを出力する。

トランスファー回路４０Ｆは、トランスファー要素４１＿１と、トランスファー要素４１＿２と、を有している。トランスファー要素４１＿２の出力端であるＰＭＯＳトランジスタＭｐｓ２のドレインは、信号出力部Ｔｏ及びトランスファー要素４１＿１の出力端であるＰＭＯＳトランジスタＭｐｓ１のドレインに、接続されている。

トランスファー回路４０Ｆは、図６において、図示が省略されているが、ＮＭＯＳトランジスタＭｎｓ１のゲート及びＰＭＯＳトランジスタＭｐｓ１のゲートは、それぞれ、クロックブートストラップ回路３０＿１内のノードＮ５及びノードＮ２と接続されている。また、ＮＭＯＳトランジスタＭｎｓ２及びＰＭＯＳトランジスタＭｐｓ２は、ＮＭＯＳトランジスタＭｎｓ１及びＰＭＯＳトランジスタＭｐｓ１と排他的に動作するように構成されている。

ＮＭＯＳトランジスタＭｎｓ２のゲートは、ＮＭＯＳトランジスタＭｎｓ１のゲートがクロックブートストラップ回路３０＿１のノードＮ５と接続される場合、第１０のノードとしての、クロックブートストラップ回路３０＿２内のノードＮ４（不図示）と接続されている。

ＰＭＯＳトランジスタＭｐｓ２のゲートは、ＰＭＯＳトランジスタＭｐｓ１のゲートがクロックブートストラップ回路３０＿１のノードＮ２と接続される場合、第８のノードとしての、クロックブートストラップ回路３０＿２内のノードＮ１（不図示）と接続されている。

上述したアナログスイッチ１Ｆは、トランスファー要素４１＿１が含まれるアナログスイッチ１Ａとトランスファー要素４１＿２が含まれるアナログスイッチ１Ａとの１対のアナログスイッチ１Ａとみなすことができる。

トランスファー要素４１＿１において、ＰＭＯＳトランジスタＭｐｓ１のゲートには、クロックブートストラップ回路３０＿１のノードＮ２から出力される信号が第１の制御信号として入力される。また、ＮＭＯＳトランジスタＭｎｓ１には、クロックブートストラップ回路３０＿１のノードＮ５から出力される信号が第２の制御信号として入力される。一方、トランスファー要素４１＿２において、ＰＭＯＳトランジスタＭｐｓ２のゲートには、クロックブートストラップ回路３０＿２のノードＮ１から出力される信号が第３の制御信号として入力される。また、ＮＭＯＳトランジスタＭｎｓ２には、クロックブートストラップ回路３０＿２のノードＮ４から出力される信号が第４の制御信号として入力される。

このように、アナログスイッチ１Ｆは、トランスファー要素４１＿１、４１＿２が含まれる１対のアナログスイッチ１Ａを備えているとみなすことができるので、アナログスイッチ１Ａと同様の効果を得ることができる。

また、トランスファー要素４１＿２は、トランスファー要素４１＿１と排他的に動作する。従って、アナログスイッチ１Ｆは、信号入力部Ｔｉに入力される信号を信号出力部Ｔｏから出力する際に、信号入力端子Ｔｉ１に入力される信号又は信号入力端子Ｔｉ２に入力される信号に切り替えて出力することができる。

ここで、第１の信号入力端子としての信号入力端子Ｔｉ１に入力される入力信号を電圧Ｖｉ１、第２の信号入力端子としての信号入力端子Ｔｉ２に入力される入力信号を電圧Ｖｉ２とする。電圧Ｖｉ１が電圧Ｖｉ２以上である場合、すなわち、Ｖｉ１≧Ｖｉ２が成立する場合、アナログスイッチ１Ｆは、トランスファー回路４０Ｆが切状態に制御される期間において、信号出力部Ｔｏ側のＭＯＳトランジスタ、すなわち信号出力端子Ｔｏ１、Ｔｏ２の各々とドレインが接続されるＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２の各々に含まれる寄生ダイオードの影響によってＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２がオンに遷移するのを防止することができる。従って、アナログスイッチ１Ｆは、アナログスイッチ１Ａ～１Ｅよりもさらに消費電力を抑えることができる。

なお、アナログスイッチ１Ｆにおいて、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートの接続先は、図６に示される接続先に限定されない。ＰＭＯＳトランジスタＭｐｓ１及びＮＭＯＳトランジスタＭｎｓ１の各ゲートの接続先は、それぞれ、クロックブートストラップ回路３０＿１のノードＮ１及びクロックブートストラップ回路３０＿１のノードＮ４でもよい。この接続先の場合、ＰＭＯＳトランジスタＭｐｓ２及びＮＭＯＳトランジスタＭｎｓ２の各ゲートの接続先は、それぞれ、第７のノードとしての、クロックブートストラップ回路３０＿２のノードＮ２及び第９のノードとしての、クロックブートストラップ回路３０＿２のノードＮ５でもよい。

図７及び図８は、それぞれ、本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｇ及びアナログスイッチ１Ｈの構成を示す回路図である。なお、図７におけるアナログスイッチ１Ｇ及び図８におけるアナログスイッチ１Ｈは、アナログスイッチ１Ｆと共通するクロック生成回路５０及びクロックブートストラップ回路３０＿１、３０＿２が省略された状態で示されている。

アナログスイッチ１Ｇは、実質的には、１対のアナログスイッチ１Ｂを備え、一方のアナログスイッチ１Ｂの信号出力部Ｔｏを、他方のアナログスイッチ１Ｂの信号出力部Ｔｏ及びＮＭＯＳトランジスタＭｎｓ１のドレインに接続して構成されている。具体的に説明すれば、アナログスイッチ１Ｇは、クロック生成回路５０と、クロックブートストラップ回路３０＿１、３０＿２と、１対のトランスファー要素４２に相当するトランスファー要素４２＿１、４２＿２を含むトランスファー回路４０Ｇと、を備えている。

アナログスイッチ１Ｈは、アナログスイッチ１Ｆに対して、トランスファー回路４０Ｆの代わりにトランスファー回路４０Ｈを備える点で相違するが、その他の点については実質的に相違しない。より具体的には、トランスファー回路４０Ｈは、トランスファー回路４０Ｆに対して、トランスファー要素４１＿２の代わりに、トランスファー要素４２を有している点で相違するが、その他の点については実質的に相違しない。

アナログスイッチ１Ｇ、１Ｈは、何れも、アナログスイッチ１Ｆと同様に動作するので、アナログスイッチ１Ｆと同様のスイッチング動作が可能であり、また、アナログスイッチ１Ｇ、１Ｈは、アナログスイッチ１Ｆと同様の効果を得ることができる。

なお、アナログスイッチ１Ｇ、１Ｈにおいて、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートの接続先は、図７、８に示される接続先に限定されない。アナログスイッチ１Ｇ、１Ｈにおいて、アナログスイッチ１Ｆと同様に、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２の各ゲートの接続先は、それぞれ、クロックブートストラップ回路３０＿１のノードＮ１、クロックブートストラップ回路３０＿２のノードＮ２及びクロックブートストラップ回路３０＿１のノードＮ４、クロックブートストラップ回路３０＿２のノードＮ５でもよい。

次に、信号入力部として２個の信号入力端子と、信号出力部として２個の信号出力端子と、を有して構成されるアナログスイッチ、すなわち信号入力端子Ｔｉ１、Ｔｉ２を含む信号入力部Ｔｉと、信号出力端子Ｔｏ１、Ｔｏ２を含む信号出力部Ｔｏと、を有するアナログスイッチについて説明する。

図９は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｉの構成を示す回路図である。なお、図９におけるアナログスイッチ１Ｉは、クロック生成回路５０等のアナログスイッチ１Ｆと共通する構成要素が部分的に省略された状態で示されている。

アナログスイッチ１Ｉは、アナログスイッチ１Ｆに対して、トランスファー回路４０Ｆの代わりにトランスファー回路４０Ｉを備える点で相違するが、その他の点については実質的に相違しない。より具体的には、トランスファー回路４０Ｉは、トランスファー回路４０Ｆに対して、信号出力端子Ｔｏ２と、ＮＭＯＳトランジスタＭｎｓ３、Ｍｎｓ４と、ＰＭＯＳトランジスタＭｐｓ３、Ｍｐｓ４と、をさらに有している。

直列接続されたＮＭＯＳトランジスタＭｎｓ３及びＰＭＯＳトランジスタＭｐｓ３は、トランスファー要素４１と同様に構成されたトランスファー要素４１＿３である。トランスファー要素４１＿３は、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間に直列接続されている。

第３のＮ型トランスファートランジスタとしてのＮＭＯＳトランジスタＭｎｓ３は、クロックブートストラップ回路３０＿１のノードＮ４と接続されるゲートを含んでいる。第３のＰ型トランスファートランジスタとしてのＰＭＯＳトランジスタＭｐｓ３は、クロックブートストラップ回路３０＿１のノードＮ１と接続されるゲートを含んでいる。

直列接続されたＮＭＯＳトランジスタＭｎｓ４及びＰＭＯＳトランジスタＭｐｓ４は、トランスファー要素４１と同様に構成されたトランスファー要素４１＿４である。トランスファー要素４１＿４は、信号入力端子Ｔｉ２と信号出力端子Ｔｏ２との間に直列接続されている。

第４のＮ型トランスファートランジスタとしてのＮＭＯＳトランジスタＭｎｓ４は、クロックブートストラップ回路３０＿２のノードＮ５と接続されるゲートを含んでいる。第４のＰ型トランスファートランジスタとしてのＰＭＯＳトランジスタＭｐｓ４は、クロックブートストラップ回路３０＿２のノードＮ２と接続されるゲートを含んでいる。

従って、トランスファー回路４０Ｉは、トランスファー要素４１と同様に構成された４個のトランスファー要素４１＿１～４１＿４を有しており、２個（１対）の並列接続されたトランスファー回路４０Ｆとみなすことができる。

アナログスイッチ１Ｉは、アナログスイッチ１Ｆと同様に動作する。トランスファー回路４０Ｉは、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ４及びＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ４が何れもオンする第１の接続状態と、ＮＭＯＳトランジスタＭｎｓ２、Ｍｎｓ３及びＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ３が何れもオンする第２の接続状態がある。

第１の接続状態及び第２の接続状態では、トランスファー回路４０Ｉは入状態となる。より具体的に説明すれば、第１の接続状態では、信号入力端子Ｔｉ１と信号出力端子Ｔｏ１との間及び信号入力端子Ｔｉ２と信号出力端子Ｔｏ２の間が、それぞれ、導通状態となる。第２の接続状態では、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間及び信号入力端子Ｔｉ２と信号出力端子Ｔｏ１の間が、それぞれ、導通状態となる。上述した第１の接続状態及び第２の接続状態以外の状態では、トランスファー回路４０Ｉは切状態となる。

上述したアナログスイッチ１Ｉは、アナログスイッチ１Ｆと同様に動作するので、トランスファー回路４０Ｉが第１の接続状態及び第２の接続状態を含む入状態と、切状態とに遷移することができる。従って、アナログスイッチ１Ｉは、信号入力端子Ｔｉ１、Ｔｉ２に入力される信号を、それぞれ、信号出力端子Ｔｏ１、Ｔｏ２から出力したり、それぞれ、信号出力端子Ｔｏ２、Ｔｏ１から出力したり、何れも出力しなかったりする動作を、切り替えることができる。また、アナログスイッチ１Ｉは、アナログスイッチ１Ｆと同様の効果を得ることができる。

図１０は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｊの構成を示す回路図である。なお、図１０におけるアナログスイッチ１Ｊは、クロック生成回路５０等のアナログスイッチ１Ｇと共通する構成要素が部分的に省略された状態で示されている。

アナログスイッチ１Ｊは、アナログスイッチ１Ｇに対して、トランスファー回路４０Ｇの代わりにトランスファー回路４０Ｊを備える点で相違するが、その他の点については実質的に相違しない。より具体的には、トランスファー回路４０Ｊは、トランスファー回路４０Ｇに対して、信号出力端子Ｔｏ２と、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間に直列接続されたＰＭＯＳトランジスタＭｐｓ３及びＮＭＯＳトランジスタＭｎｓ３と、信号入力端子Ｔｉ２と信号出力端子Ｔｏ２との間に直列接続されるＰＭＯＳトランジスタＭｐｓ４及びＮＭＯＳトランジスタＭｎｓ４と、をさらに有している。

直列接続されたＰＭＯＳトランジスタＭｐｓ３及びＮＭＯＳトランジスタＭｎｓ３は、トランスファー要素４２と同様に構成されたトランスファー要素４２＿３である。また、直列接続されたＰＭＯＳトランジスタＭｐｓ４及びＮＭＯＳトランジスタＭｎｓ４は、トランスファー要素４２と同様に構成されたトランスファー要素４２＿４である。従って、トランスファー回路４０Ｊは、２個（１対）の並列接続されたトランスファー回路４０Ｇとみなすことができる。

換言すれば、アナログスイッチ１Ｊは、アナログスイッチ１Ｉに対して、トランスファー要素４１＿１～４１＿４に代えて、トランスファー要素４２＿１～４２＿４を備えている。

アナログスイッチ１Ｊは、アナログスイッチ１Ｇと同様に動作する。トランスファー回路４０Ｊは、トランスファー回路４０Ｉと同様に、入状態と切状態とを遷移可能に構成されている。すなわち、トランスファー回路４０Ｊの入状態は、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ４及びＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ４が何れもオンする第１の接続状態と、ＮＭＯＳトランジスタＭｎｓ２、Ｍｎｓ３及びＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ３が何れもオンする第２の接続状態とを含んでいる。トランスファー回路４０Ｊの切状態は、上記第１の接続状態及び第２の接続状態以外の状態である。

上述したアナログスイッチ１Ｊは、アナログスイッチ１Ｇと同様に動作するので、トランスファー回路４０Ｊが第１の接続状態及び第２の接続状態を含む入状態と、切状態とに遷移することができる。従って、アナログスイッチ１Ｊは、信号入力端子Ｔｉ１、Ｔｉ２に入力される信号を、それぞれ、信号出力端子Ｔｏ１、Ｔｏ２から出力したり、それぞれ、信号出力端子Ｔｏ２、Ｔｏ１から出力したり、何れも出力しなかったりする動作を、切り替えることができる。また、アナログスイッチ１Ｊは、アナログスイッチ１Ｇと同様の効果を得ることができる。

図１１は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｋの構成を示す回路図である。なお、図１１におけるアナログスイッチ１Ｋは、クロック生成回路５０等のアナログスイッチ１Ｈと共通する構成要素が部分的に省略された状態で示されている。

アナログスイッチ１Ｋは、アナログスイッチ１Ｈに対して、トランスファー回路４０Ｈの代わりにトランスファー回路４０Ｋを備える点で相違するが、その他の点については実質的に相違しない。より具体的には、トランスファー回路４０Ｋは、トランスファー回路４０Ｈに対して、信号出力端子Ｔｏ２と、信号入力端子Ｔｉ１と信号出力端子Ｔｏ２との間に直列接続されたＮＭＯＳトランジスタＭｎｓ３及びＰＭＯＳトランジスタＭｐｓ３と、信号入力端子Ｔｉ２と信号出力端子Ｔｏ２との間に直列接続されるＰＭＯＳトランジスタＭｐｓ４及びＮＭＯＳトランジスタＭｎｓ４と、をさらに有している。

直列接続されたＮＭＯＳトランジスタＭｎｓ３及びＰＭＯＳトランジスタＭｐｓ３は、トランスファー要素４１と同様に構成されたトランスファー要素４１＿３である。また、直列接続されたＰＭＯＳトランジスタＭｐｓ４及びＮＭＯＳトランジスタＭｎｓ４は、トランスファー要素４２と同様に構成されたトランスファー要素４２＿４である。従って、トランスファー回路４０Ｋは、２個（１対）の並列接続されたトランスファー回路４０Ｈとみなすことができる。

換言すれば、アナログスイッチ１Ｋは、アナログスイッチ１Ｉに対して、トランスファー要素４１＿２、４１＿４に代えて、トランスファー要素４２＿２、４２＿４を備えているともいえる。アナログスイッチ１Ｋは、アナログスイッチ１Ｊに対して、トランスファー要素４２＿１、４２＿３に代えて、トランスファー要素４１＿１、４１＿３を備えているともいえる。

アナログスイッチ１Ｋは、アナログスイッチ１Ｈと同様に動作する。トランスファー回路４０Ｋは、トランスファー回路４０Ｈと同様に、入状態と切状態とを遷移可能に構成されている。すなわち、トランスファー回路４０Ｋの入状態は、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ４及びＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ４が何れもオンする第１の接続状態と、ＮＭＯＳトランジスタＭｎｓ２、Ｍｎｓ３及びＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ３が何れもオンする第２の接続状態とを含んでいる。トランスファー回路４０Ｋの切状態は、上記第１の接続状態及び第２の接続状態以外の状態である。

上述したアナログスイッチ１Ｋは、アナログスイッチ１Ｈと同様に動作するので、トランスファー回路４０Ｋが第１の接続状態及び第２の接続状態を含む入状態と、切状態とに遷移することができる。従って、アナログスイッチ１Ｋは、信号入力端子Ｔｉ１、Ｔｉ２に入力される信号を、それぞれ、信号出力端子Ｔｏ１、Ｔｏ２から出力したり、それぞれ、信号出力端子Ｔｏ２、Ｔｏ１から出力したり、何れも出力しなかったりする動作を、切り替えることができる。また、アナログスイッチ１Ｋは、アナログスイッチ１Ｈと同様の効果を得ることができる。

図１２は本実施形態に係るアナログスイッチの一例であるアナログスイッチ１Ｌの構成を示す回路図である。

アナログスイッチ１Ｌは、アナログスイッチ１Ｉ～１Ｋと同様に、信号入力端子Ｔｉ１、Ｔｉ２を含む信号入力部Ｔｉと、信号出力端子Ｔｏ１、Ｔｏ２を含む信号出力部Ｔｏと、を有している。一方、アナログスイッチ１Ｌは、信号入力端子Ｔｉ１、Ｔｉ２の一方の電圧が信号入力端子Ｔｉ１、Ｔｉ２の他方の電圧以上という関係が成立することを条件に、アナログスイッチ１Ｉ～１Ｋに対して、構成が簡素化されている。ここでは、信号入力端子Ｔｉ２に入力される第２の入力電圧としての電圧Ｖｉ２が、信号入力端子Ｔｉ１に入力される第１の入力電圧としての電圧Ｖｉ１と同じ又はそれより低い電圧である場合、すなわち電圧Ｖｉ２が電圧Ｖｉ１以下（又は電圧Ｖｉ１が電圧Ｖｉ２以上）を例にして、具体的に説明する。

電圧Ｖｉ２が電圧Ｖｉ１以下、すなわちＶｉ１≧Ｖｉ２が成立する場合とは、例えば、信号入力端子Ｔｉ１、Ｔｉ２に、それぞれ、直流電源の正極、負極を接続する場合がある。アナログスイッチ１Ｌは、アナログスイッチ１Ｉ～１Ｋに対して、クロック生成回路５０の代わりにクロック生成回路２０を備えている。また、アナログスイッチ１Ｌは、アナログスイッチ１Ｉ～１Ｋに対して、クロックブートストラップ回路３０＿１、３０＿２の代わりにクロックブートストラップ回路３０を備え、トランスファー回路４０Ｉ～４０Ｋの代わりにトランスファー回路４０Ｌを備えている。

制御信号生成回路としてのクロックブートストラップ回路３０において、第１の制御信号生成回路としての降圧回路３１が、第１の出力部としてのノードＮ２と、第３の出力部としてのノードＮ１と、を有している。また、第２の制御信号生成回路としての昇圧回路３２が、第２の出力部としてのノードＮ５と、第４の出力部としてのノードＮ４と、を有している。

トランスファー回路４０Ｌは、互いのソースが接続されたＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２を含むトランスファー要素４３と、互いのソースが接続されたＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２を含むトランスファー要素４４と、を有して構成されている。

トランスファー要素４３は、トランスファー回路４０Ｉ、４０Ｋにおける２個のトランスファー要素４１＿１、４１＿３に対して、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ３と、を省略して構成されている。また、トランスファー要素４３は、トランスファー回路４０Ｊにおける２個のトランスファー要素４２＿１、４２＿３に対して、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ３と、を省略して構成されている。すなわち、トランスファー要素４３は、トランスファー回路４０Ｉ～４０ＫにおけるＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ３を、それぞれＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２として含んでいる。

ＰＭＯＳトランジスタＭｐｓ１は、信号入力端子Ｔｉ１と接続されるソース及びバックゲートと、信号出力端子Ｔｏ１と接続されるドレインと、第１の出力部及び第３の出力部のうち一方の出力部としてのノードＮ２と接続されるゲートと、を含んでいる。ＰＭＯＳトランジスタＭｐｓ２は、信号入力端子Ｔｉ１とＰＭＯＳトランジスタＭｐｓ１のソース及びバックゲートとの接続点Ｐ１と接続されるソース及びバックゲートと、信号出力端子Ｔｏ２と接続されるドレインと、第１の出力部及び第３の出力部のうち他方の出力部としてのノードＮ１と接続されるゲートと、を含んでいる。

トランスファー要素４４は、トランスファー回路４０Ｉ、４０Ｋにおける２個のトランスファー要素４１＿２、４１＿４に対して、ＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ４と、を省略して構成されている。また、トランスファー要素４４は、トランスファー回路４０Ｊにおける２個のトランスファー要素４２＿２、４２＿４に対して、ＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ４と、を省略して構成されている。すなわち、トランスファー要素４４は、トランスファー回路４０Ｉ～４０ＫにおけるＮＭＯＳトランジスタＭｎｓ４、Ｍｎｓ２を、それぞれＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２として含んでいる。

ＮＭＯＳトランジスタＭｎｓ１は、信号入力端子Ｔｉ２と接続されるソース及びバックゲートと、信号出力端子Ｔｏ２とＰＭＯＳトランジスタＭｐｓ２のドレインとの接続点Ｐ２と接続されるドレインと、第２の出力部としてのノードＮ５と接続されるゲートと、を含んでいる。ＮＭＯＳトランジスタＭｎｓ２は、信号入力端子Ｔｉ２とＮＭＯＳトランジスタＭｎｓ１のソース及びバックゲートとの接続点Ｐ３に接続されるソース及びバックゲートと、信号出力端子Ｔｏ１とＰＭＯＳトランジスタＭｐｓ１のドレインとの接続点Ｐ４に接続されるドレインと、第４の出力部としてのノードＮ４と接続されるゲートと、を含んでいる。

このように、アナログスイッチ１Ｌは、アナログスイッチ１Ｉ～１Ｋに対して、降圧回路３１＿２と、昇圧回路３２＿１と、クロック出力端子５２＿２と、クロック出力端子５３＿２と、クロック出力端子５４＿１と、クロック出力端子５５＿１と、降圧回路３１＿２と接続されるＰＭＯＳトランジスタＭｐｓ２、Ｍｐｓ４と、昇圧回路３２＿１と接続されるＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ３と、を省略して構成されている。

例えばＶｉ１≧Ｖｉ２を満たす等、信号入力端子Ｔｉ１、Ｔｉ２の一方の電圧が信号入力端子Ｔｉ１、Ｔｉ２の他方の電圧以上という関係が成立するアナログスイッチ１Ｌによれば、アナログスイッチ１Ｉ～１Ｋに対して、回路構成を簡素化できる。具体的に説明すれば、アナログスイッチ１Ｉ～１Ｋと同様に動作可能なアナログスイッチ１Ｌを、アナログスイッチ１Ｉ～１Ｋに対して、生成するクロック、降圧回路３１、昇圧回路３２、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの数を半分にして構成可能である。従って、アナログスイッチ１Ｌは、アナログスイッチ１Ｉ～１Ｋに対して、回路をさらに小さくすることができ、消費電力をさらに小さくすることができる。

アナログスイッチ１Ｌにおいて、Ｖｉ１≧Ｖｉ２を満たすのであれば、第１の出力電圧としての電圧Ｖｏ１は、電圧Ｖｉ１以下の電圧となる。また、Ｖｉ１≧Ｖｉ２を満たすのであれば、第２の出力電圧としての電圧Ｖｏ２は、電圧Ｖｉ２以上の電圧となる。すなわち、Ｖｉ１≧Ｖｉ２を満たすのであれば、Ｖｉ１≧Ｖｏ１を満たし、Ｖｉ２≦Ｖｏ２を満たす。

アナログスイッチ１Ｌでは、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２及びＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２の各ＭＯＳトランジスタに含まれる寄生ダイオードが逆方向接続になる。従って、アナログスイッチ１Ｌは、トランスファー回路４０Ｌがオフ状態に制御される期間において、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２及びＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２の各々に含まれる寄生ダイオードを介して信号入力端子Ｔｉ１又は信号入力端子Ｔｉ２と信号出力端子Ｔｏ１又は信号出力端子Ｔｏ２とが導通することを防止することができる。

なお、上述したトランスファー回路４０Ｌは、ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２が、それぞれ、ノードＮ２、Ｎ１と接続されるゲートを含んでいる例であるが、これに限定されない。ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２は、それぞれ、ノードＮ１、Ｎ２と接続されるゲートを含んでいてもよい。ＰＭＯＳトランジスタＭｐｓ１、Ｍｐｓ２が、それぞれ、ノードＮ１、Ｎ２と接続されるゲートを含んで構成される場合、ＮＭＯＳトランジスタＭｎｓ１、Ｍｎｓ２は、それぞれ、ノードＮ４、Ｎ５と接続されるゲートを含んで構成される。

次に、本実施形態に係るアナログスイッチの適用例について説明する。本実施形態に係るアナログスイッチは、例えば、スイッチドキャパシタアンプに適用できる。

図１３（ａ）は本実施形態に係るアナログスイッチの適用例であるスイッチドキャパシタアンプ２００を示す概略図、図１３（ｂ）はスイッチドキャパシタアンプ２００におけるクロックΦＣＫＯ、Φｒｓｔ、Φｓ、Φｉｎｔのタイミングチャート、である。

スイッチドキャパシタアンプ２００は、２つの入力信号の電圧Ｖｉ１、Ｖｉ２の差電圧を所定倍に増幅し、積分した信号を出力可能に構成されたアンプである。スイッチドキャパシタアンプ２００は、アナログスイッチ１Ｉと、サンプル用コンデンサＣｓ１、Ｃｓ２と、差動増幅器ＯＰＡと、帰還コンデンサＣｆ１、Ｃｆ２と、スイッチＳΦｓ、ＳΦｒｓｔ、ＳΦｉｎｔと、を備えている。

スイッチＳΦｓは、差動増幅器ＯＰＡの入力端に所定の電位を印加する状態と印加しない状態とを切替可能に構成される。スイッチＳΦｉｎｔは、差動増幅器ＯＰＡの入力端と出力端との間に、帰還コンデンサＣｆ１、Ｃｆ２を接続する接続状態と、接続しない非接続状態と、を切替可能に構成される。スイッチＳΦｒｓｔは、帰還コンデンサＣｆ１、Ｃｆ２の端部のうち差動増幅器ＯＰＡの出力端とスイッチＳΦｉｎｔを介して入切可能に接続される端部に、所定の電位を印加する状態と、印加しない状態と、を切替可能に構成される。

クロックΦｒｓｔ、Φｓ、Φｉｎｔは、それぞれ、クロックΦＣＫＯと同期したクロックであり、スイッチＳΦｒｓｔ、ＳΦｓ、ＳΦｉｎｔの入状態と切状態との切り替えに用いられる。クロックΦｒｓｔ、Φｓ、Φｉｎｔは、スイッチＳΦｒｓｔ、ＳΦｓ、ＳΦｉｎｔの入状態と切状態とを切り替えるコントローラ（不図示）に入力される。このコントローラは入力されたクロックΦｒｓｔ、Φｓ、Φｉｎｔに基づいてスイッチＳΦｒｓｔ、ＳΦｓ、ＳΦｉｎｔの入状態と切状態とを切り替える。スイッチＳΦｒｓｔ、ＳΦｓ、ＳΦｉｎｔは、それぞれ、クロックΦｒｓｔ、Φｓ、ΦｉｎｔがＨレベルの期間で入状態となり、クロックΦｒｓｔ、Φｓ、ΦｉｎｔがＬレベルの期間で切状態となる。

スイッチドキャパシタアンプ２００は、アナログスイッチ１Ｉ等の信号入力端子Ｔｉ１、Ｔｉ２の２個を含む信号入力部Ｔｉを有するアナログスイッチを適用することで、信号入力端子Ｔｉ１、Ｔｉ２に各々入力されるアナログ信号の電圧Ｖｉ１、Ｖｉ２の差がトランスファー回路４０Ｉを構成する信号出力部Ｔｏ側のＭＯＳトランジスタの耐圧よりも低ければ、電圧Ｖｉ１、Ｖｉ２が信号出力部Ｔｏ側のＭＯＳトランジスタの耐圧よりも高い電圧を有するアナログ信号をスイッチングしつつ差動増幅器ＯＰＡへ入力することができる。

また、サンプル用コンデンサＣｓ１、Ｃｓ２には、電圧Ｖｉ１、Ｖｉ２に耐え得る素子、すなわち電圧Ｖｉ１、Ｖｉ２よりも耐圧が高い素子が適用されているが、その他の素子は必ずしも電圧Ｖｉ１、Ｖｉ２よりも耐圧が高い素子が適用されていなくてもよい。サンプル用コンデンサＣｓ１、Ｃｓ２以外の素子は、電圧Ｖｉ１、Ｖｉ２の差が小さい、すなわち電圧が同程度のアナログ信号が入力される場合、電圧Ｖｉ１、Ｖｉ２の差に合わせた相対的に低耐圧な素子を適用することができる。従って、電圧Ｖｉ１、Ｖｉ２と同程度の電圧を有するアナログ信号をスイッチング可能な従来のアナログスイッチと比べて回路規模を小さくでき、消費電力を小さくすることができる。

以上、アナログスイッチ１Ａ～１Ｌは、信号入力部Ｔｉとソースが接続されるＭＯＳトランジスタのゲート及びソースにそれぞれ印加される電圧の差が当該トランジスタの耐圧と比べて小さく構成されている。信号入力部Ｔｉとソースが接続されるＭＯＳトランジスタのゲート及びソースにそれぞれ印加される電圧の差は、信号入力部Ｔｉとソースが接続されるＭＯＳトランジスタのゲート及びソースに印加される各電圧に対して、相対的に低い。従って、信号入力部Ｔｉとソースが接続されるＭＯＳトランジスタのゲート及びソースにそれぞれ印加される各電圧よりも相対的に低い耐圧のＭＯＳトランジスタを適用してクロックブートストラップ回路３０及びトランスファー回路４０Ａ～４０Ｌを構成することができる。

逆に言えば、信号入力部Ｔｉとソースが接続されるＭＯＳトランジスタのゲート及びソースにそれぞれ印加される電圧の差が小さく、トランスファー回路４０Ａ～４０Ｌを構成するＭＯＳトランジスタの耐圧を超えないのであれば、アナログスイッチ１Ａ～１Ｌは、トランスファー回路４０Ａ～４０Ｌを構成するＭＯＳトランジスタの耐圧が低くても、当該耐圧を超える高い電圧のアナログ信号を信号入力部Ｔｉと信号出力部Ｔｏとの間で入り切りすることができる。

また、アナログスイッチ１Ａ～１Ｌは、上述したように、クロックブートストラップ回路３０及びトランスファー回路４０Ａ～４０Ｌを構成するＭＯＳトランジスタの耐圧は、信号入力部Ｔｉと信号出力部Ｔｏとの間で入り切りされるアナログ信号の電圧に対して相対的に低い。従って、入り切りされるアナログ信号の電圧以上の耐圧を有するトランジスタで構成される従来のアナログスイッチに対して、回路を小型化できる。また、従来のアナログスイッチに対して、消費電力を小さくすることができる。

アナログスイッチ１Ａ～１Ｌは、上述した従来のアナログスイッチ１５０のように、ＭＯＳトランスファー回路１３０の端子に、接地電圧ＶＳＳ（＜＜ＶＤＤ）等の所定の電圧を印加する構成を備えている必要はない。アナログスイッチ１Ａ～１Ｌは、信号入力部Ｔｉ又は信号出力部Ｔｏに所定の電圧を印加する構成が不要なため、アナログスイッチ１５０よりもスイッチング動作を高速化できる。また、従来のアナログスイッチ１５０は、トランジスタＭ７を通して接地ライン１５２と端子Ｖｉｏ２とが導通可能な構成であるため、短期間ではあるものの定常的な電流が信号入力部Ｔｉから信号出力部Ｔｏの間の経路を流れてしまう。この定常的な電流は、外乱としてスイッチングされるアナログ信号に重畳する。

これに対して、アナログスイッチ１Ａ～１Ｌは、トランスファー回路４０Ａ～トランスファー回路４０Ｌ以外の信号入力部Ｔｉ又は信号出力部Ｔｏと導通可能な構成を含まないため、スイッチングされるアナログ信号に外乱が重畳することを抑えることができる。すなわち、アナログスイッチ１Ａ～１Ｌは、スイッチング対象となるアナログ信号を高精度に信号出力部Ｔｏから出力することができる。

なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１Ａ～１Ｌ アナログスイッチ
２０、５０ クロック生成回路
３１ 降圧回路（第１の制御信号生成回路）
３２ 昇圧回路（第２の制御信号生成回路）
３５～３８ ツェナーダイオード（第１～第４のツェナーダイオード）
４０Ａ～４０Ｌ トランスファー回路
Ｎ１～Ｎ６ ノード
Ｍｎｓ１～Ｍｎｓ４ ＮＭＯＳトランジスタ（第１～第４のＮ型トランスファートランジスタ）
Ｍｎ１、Ｍｎ２ ＮＭＯＳトランジスタ（第１のＮ型ＦＥＴ、第２のＮ型ＦＥＴ）
Ｍｐｓ１～Ｍｐｓ４ ＰＭＯＳトランジスタ（第１～第４のＮ型トランスファートランジスタ）
Ｍｐ１、Ｍｐ２ ＰＭＯＳトランジスタ（第１のＰ型ＦＥＴ、第２のＰ型ＦＥＴ）
Ｔｉ 信号入力部
Ｔｉ１ 第１の信号入力端子
Ｔｉ２ 第２の信号入力端子
Ｔｏ 信号出力部
Ｔｏ１ 第１の信号出力端子
Ｔｏ２ 第２の信号出力端子

Claims (8)

1. 第１の信号入力端子を有する信号入力部と第１の信号出力端子を有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、
   供給される基準クロックに基づいて、第１のクロックと、前記第１のクロックと逆極性である第２のクロックとを含む複数のクロックを生成するクロック生成回路と、
   ソースとバックゲートとが接続されているＮ型の電界効果トランジスタである第１のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されているＰ型の電界効果トランジスタである第１のＰ型トランスファートランジスタと、を有し、前記第１のＮ型トランスファートランジスタ及び前記第１のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第１の信号入力端子と接続され、他方のトランスファートランジスタのドレインは前記第１の信号出力端子と接続されているトランスファー回路と、
   前記第１のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第１の制御信号を、前記第１の信号入力端子の電圧及び前記第１のクロックに基づいて生成可能に構成される第１の制御信号生成回路と、
   前記第１のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第２の制御信号を、前記第１の信号入力端子の電圧及び前記第２のクロックに基づいて生成可能に構成される第２の制御信号生成回路と、を備え、
   前記第１の制御信号生成回路は、ソースとバックゲートとが接続されているＰ型の電界効果トランジスタである第１のＰ型ＦＥＴと、ソースが前記第１のＰ型ＦＥＴのソース及びバックゲートと自己のバックゲートとに接続されている第２のＰ型ＦＥＴと、前記クロック生成回路と前記第２のＰ型ＦＥＴのドレイン及び前記第１のＰ型ＦＥＴのゲートとの間に接続される第１のキャパシタと、前記クロック生成回路と前記第１のＰ型ＦＥＴのドレイン及び前記第２のＰ型ＦＥＴのゲートとの間に接続される第２のキャパシタと、前記第２のＰ型ＦＥＴのドレインと接続されるアノードと前記第２のＰ型ＦＥＴのソース及びバックゲートと接続されるカソードとを含む第１のツェナーダイオードと、前記第１のＰ型ＦＥＴのドレインと接続されるアノードと前記第１のＰ型ＦＥＴのソース及びバックゲートと接続されるカソードとを含む第２のツェナーダイオードと、を有し、
   前記第２の制御信号生成回路は、ソースとバックゲートとが接続されているＮ型の電界効果トランジスタである第１のＮ型ＦＥＴと、ソースが前記第１のＮ型ＦＥＴのソース及びバックゲートと自己のバックゲートとに接続されている第２のＮ型ＦＥＴと、前記クロック生成回路と前記第２のＮ型ＦＥＴのドレイン及び前記第１のＮ型ＦＥＴのゲートとの間に接続される第３のキャパシタと、前記クロック生成回路と前記第１のＮ型ＦＥＴのドレイン及び前記第２のＮ型ＦＥＴのゲートとの間に接続される第４のキャパシタと、前記第２のＮ型ＦＥＴのソース及びバックゲートと接続されるアノードと前記第２のＮ型ＦＥＴのドレインと接続されるカソードとを含む第３のツェナーダイオードと、前記第１のＮ型ＦＥＴのソース及びバックゲートと接続されるアノードと前記第１のＮ型ＦＥＴのドレインと接続されるカソードとを含む第４のツェナーダイオードと、を有し、
   前記第１の信号入力端子と前記一方のトランスファートランジスタのソースとの接続点は、第１のノード及び第２のノードと接続され、
   前記第１のノードは、前記第１のＰ型ＦＥＴのソース及びバックゲートと、前記第２のＰ型ＦＥＴのソース及びバックゲートと、前記第１のツェナーダイオードのカソードと、前記第２のツェナーダイオードのカソードとが接続されたノードであり、
   前記第２のノードは、前記第１のＮ型ＦＥＴのソース及びバックゲートと、前記第２のＮ型ＦＥＴのソース及びバックゲートと、前記第３のツェナーダイオードのアノードと、前記第４のツェナーダイオードのアノードとの接続点であることを特徴とするアナログスイッチ。
2. 前記第１の制御信号生成回路は、第３のノード及び第４のノードを有し、
   前記第２の制御信号生成回路は、第５のノード及び第６のノードを有し、
   前記第３のノードは、前記第１の制御信号生成回路の前記第１のＰ型ＦＥＴのドレイン、前記第２のＰ型ＦＥＴのゲート、前記第２のキャパシタの他端及び前記第２のツェナーダイオードのアノードとの接続点であり、
   前記第４のノードは、前記第１の制御信号生成回路の前記第２のＰ型ＦＥＴのドレイン、前記第１のＰ型ＦＥＴのゲート、前記第１のキャパシタの他端及び前記第１のツェナーダイオードのアノードとの接続点であり、
   前記第５のノードは、前記第２の制御信号生成回路の前記第１のＮ型ＦＥＴのドレイン、前記第２のＮ型ＦＥＴのゲート、前記第４のキャパシタの他端及び前記第４のツェナーダイオードのカソードとの接続点であり、
   前記第６のノードは、前記第２の制御信号生成回路の前記第２のＮ型ＦＥＴのドレイン、前記第１のＮ型ＦＥＴのゲート、前記第３のキャパシタの他端及び前記第３のツェナーダイオードのカソードとの接続点であり、
   前記第１のＰ型トランスファートランジスタは、前記第３のノード及び前記第４のノードの一方と接続されるゲートを含み、
   前記第１のＮ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第５のノードと接続されるゲートを含み、前記第１のＰ型トランスファートランジスタが前記第４のノードと接続されるゲートを含む場合には前記第６のノードと接続されるゲートを含む、請求項１に記載のアナログスイッチ。
3. 前記信号出力部は、第２の信号出力端子をさらに有し、
   前記トランスファー回路は、ソースとバックゲートとが接続されている第２のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている第２のＰ型トランスファートランジスタと、をさらに有し、
   前記第２のＮ型トランスファートランジスタ及び前記第２のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは、他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第１のＮ型トランスファートランジスタ及び前記第１のＰ型トランスファートランジスタのうち一方のトランスファートランジスタのソースと前記第１の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第２の信号出力端子と接続され、
   前記第２のＰ型トランスファートランジスタは、前記第３のノード及び前記第４のノードのうち他方のノードと接続されるゲートを含み、
   前記第２のＮ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第６のノードと接続されるゲートを含み、前記第１のＰ型トランスファートランジスタが前記第４のノードと接続されるゲートを含む場合には前記第５のノードと接続されるゲートを含む、請求項２に記載のアナログスイッチ。
4. 前記第１の制御信号生成回路と同じ構成を有し、前記第１の制御信号がローレベルにある期間でハイレベルにある第３の制御信号を生成する第３の制御信号生成回路と、
   前記第２の制御信号生成回路と同じ構成を有し、前記第３の制御信号と逆極性であって前記第２の制御信号がハイレベルにある期間でローレベルにある第４の制御信号を生成する第４の制御信号生成回路と、をさらに備え、
   前記第３の制御信号生成回路は、第７のノード及び第８のノードを有し、
   前記第４の制御信号生成回路は、第９のノード及び第１０のノードを有し、
   前記第７のノードは、前記第３の制御信号生成回路の前記第２のＰ型ＦＥＴのドレイン、前記第１のＰ型ＦＥＴのゲート、前記第２のキャパシタの他端及び前記第２のツェナーダイオードのアノードとの接続点であり、
   前記第８のノードは、前記第３の制御信号生成回路の前記第１のＰ型ＦＥＴのドレイン、前記第２のＰ型ＦＥＴのゲート、前記第１のキャパシタの他端及び前記第１のツェナーダイオードのアノードとの接続点であり、
   前記第９のノードは、前記第４の制御信号生成回路の前記第２のＮ型ＦＥＴのドレイン、前記第１のＮ型ＦＥＴのゲート、前記第４のキャパシタの他端及び前記第４のツェナーダイオードのカソードとの接続点であり、
   前記第１０のノードは、前記第４の制御信号生成回路の前記第１のＮ型ＦＥＴのドレイン、前記第２のＮ型ＦＥＴのゲート、前記第３のキャパシタの他端及び前記第３のツェナーダイオードのカソードとの接続点であり、
   前記信号入力部は、第２の信号入力端子をさらに有し、
   前記トランスファー回路は、ソースとバックゲートとが接続されている第２のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている第２のＰ型トランスファートランジスタと、をさらに有し、
   前記第２のＮ型トランスファートランジスタ及び前記第２のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第２の信号入力端子と接続され、他方のトランスファートランジスタのドレインは、前記第１のＮ型トランスファートランジスタ及び前記第１のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインと前記第１の信号出力端子とに接続され、
   前記第２のＰ型トランスファートランジスタは、前記第１のＰ型ＦＥＴが前記第３のノードと接続されるゲートを含む場合には前記第８のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第７のノードと接続されるゲートを含み、
   前記第２のＮ型トランスファートランジスタは、前記第１のＰ型ＦＥＴが前記第３のノードと接続されるゲートを含む場合には前記第１０のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第９のノードと接続されるゲートを含む、請求項２に記載のアナログスイッチ。
5. 前記信号出力部は、第２の信号出力端子をさらに有し、
   前記トランスファー回路は、ソースとバックゲートとが接続されている第３のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている第４のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている第３のＰ型トランスファートランジスタと、ソースとバックゲートとが接続されている第４のＰ型トランスファートランジスタと、をさらに有し、
   前記第３のＮ型トランスファートランジスタ及び前記第３のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第１のＮ型トランスファートランジスタ及び前記第１のＰ型トランスファートランジスタの一方のトランスファートランジスタのソースと前記第１の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第２の信号出力端子とに接続され、
   前記第４のＮ型トランスファートランジスタ及び前記第４のＰ型トランスファートランジスタのうち、一方のトランスファートランジスタのドレインは他方のトランスファートランジスタのソースと接続され、一方のトランスファートランジスタのソースは前記第２のＮ型トランスファートランジスタ及び前記第２のＰ型トランスファートランジスタの一方のトランスファートランジスタのソースと前記第２の信号入力端子とに接続され、他方のトランスファートランジスタのドレインは、前記第３のＮ型トランスファートランジスタ及び前記第３のＰ型トランスファートランジスタの他方のトランスファートランジスタのドレインと前記第２の信号出力端子とに接続され、
   前記第３のＰ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第４のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第３のノードと接続されるゲートを含み、
   前記第３のＮ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第６のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第５のノードと接続されるゲートを含み、
   前記第４のＰ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第７のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第８のノードと接続されるゲートを含み、
   前記第４のＮ型トランスファートランジスタは、前記第１のＰ型トランスファートランジスタが前記第３のノードと接続されるゲートを含む場合には前記第９のノードと接続されるゲートを含み、前記第１のＰ型ＦＥＴが前記第４のノードと接続されるゲートを含む場合には前記第１０のノードと接続されるゲートを含む、請求項４に記載のアナログスイッチ。
6. 前記第１の制御信号生成回路は、前記第１の信号入力端子と同じ電圧の第１のレベルと、前記第１のレベルよりも電圧が低い第２のレベルとを含む前記第１の制御信号を生成するように構成される、請求項１に記載のアナログスイッチ。
7. 前記第２の制御信号生成回路は、前記第１の信号入力端子と同じ電圧の第１のレベルと、前記第１のレベルよりも電圧が高い第３のレベルとを含む前記第２の制御信号を生成するように構成される、請求項１に記載のアナログスイッチ。
8. 第１の入力電圧が印加される第１の信号入力端子と、前記第１の入力電圧と同じ又はそれよりも電圧が低い第２の入力電圧が印加される第２の信号入力端子とを有する信号入力部と、第１の出力電圧が出力される第１の信号出力端子と、第２の出力電圧が出力される第２の信号出力端子とを有する信号出力部との間を電気的に接続する又は切り離すアナログスイッチであって、
   供給される基準クロックに基づいて、第１のクロックと、前記第１のクロックと逆極性である第２のクロックと、前記第１のクロックがローレベルにある期間でハイレベルにある第３のクロックと、前記第２のクロックがハイレベルにある期間でローレベルであって、前記第３のクロックと逆極性である第４のクロックを含む複数のクロックを生成するクロック生成回路と、
   ソースとバックゲートとが接続されている２個のＮ型の電界効果トランジスタである、第１のＮ型トランスファートランジスタ及び第２のＮ型トランスファートランジスタと、ソースとバックゲートとが接続されている２個のＰ型の電界効果トランジスタである、第１のＰ型トランスファートランジスタ及び第２のＰ型トランスファートランジスタと、を有するトランスファー回路と、
   前記第１の入力電圧及び前記第１のクロックに基づいて、前記第１のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第１の制御信号と、前記第２の入力電圧及び前記第２のクロックに基づいて、前記第１のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第２の制御信号と、前記第１の入力電圧及び前記第３のクロックに基づいて、前記第２のＰ型トランスファートランジスタのオン状態とオフ状態とを制御する第３の制御信号と、前記第２の入力電圧及び前記第４のクロックに基づいて前記第２のＮ型トランスファートランジスタのオン状態とオフ状態とを制御する第４の制御信号とを生成可能に構成され、前記第１の制御信号を出力可能な第１の出力部と、前記第２の制御信号を出力可能な第２の出力部と、前記第３の制御信号を出力可能な第３の出力部と、前記第４の制御信号を出力可能な第４の出力部と、を有する制御信号生成回路と、を備え、
   前記第１のＰ型トランスファートランジスタは、前記第１の信号入力端子と接続されるソース及びバックゲートと、前記第１の信号出力端子と接続されるドレインと、前記第１の出力部と接続されるゲートと、を含み、
   前記第２のＰ型トランスファートランジスタは、前記第１の信号入力端子と前記第１のＰ型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第２の信号出力端子と接続されるドレインと、前記第３の出力部と接続されるゲートと、を含み、
   前記第１のＮ型トランスファートランジスタは、前記第２の信号入力端子と接続されるソース及びバックゲートと、前記第２の信号出力端子と前記第２のＰ型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第２の出力部と接続されるゲートと、を含み、
   前記第２のＮ型トランスファートランジスタは、前記第２の信号入力端子と前記第１のＮ型トランスファートランジスタのソース及びバックゲートとの接続点に接続されるソース及びバックゲートと、前記第１の信号出力端子と前記第１のＰ型トランスファートランジスタのドレインとの接続点と接続されるドレインと、前記第４の出力部と接続されるゲートと、を含む、ことを特徴とするアナログスイッチ。