JP5337523B2 - 半導体集積回路装置 - Google Patents
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Description
20…P型アナログスイッチ、
30,40…N型アナログスイッチ、
50…振動子、
23,33,43,A…アナログスイッチの浮動電圧型低耐圧ゲート駆動回路、
13,14…ゲートドライブバッファ(ゲート駆動回路部)、
I…電流源、
Sn(nは2以上の整数)…ゲート電圧制御入力信号、
11,21,22,MP5,MP6,MP7,MP8,PSW1,PSW2…P型高耐圧MOSFET、
12,31,32,41,42,MN5,MN6,MN7,MN8,NSW1,NSW2…N型高耐圧MOSFET、
MP1,MP2,MP3…P型低耐圧MOSFET、
MN1,MN2,MN4…N型低耐圧MOSFET、
VPPn(nは2以上の整数)…正電位高電圧電源、
VNNn(nは2以上の整数)…正電位高電圧電源、
GND…送信回路のグラウンド、
VA…アナログスイッチ供給電圧、
VDD…正電位低電圧電源、
OUT…出力端子、
S…アナログスイッチのソース端子。
Claims (5)
- 複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第1端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第2端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とP型アナログスイッチ及びN型アナログスイッチのいずれかを有しており、
前記P型アナログスイッチ及び前記N型アナログスイッチのそれぞれは、対応する導電型の第1MOSFET及び第2MOSFETを有し、前記第1MOSFETと前記第2MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第1端子となる前記第1MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第1の電圧が供給され、かつ、前記電圧パルス発生回路の前記第2端子となる前記第2MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記P型アナログスイッチ及び前記N型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第1MOSFETと前記第2MOSFETの共通接続されたソース端子の電位とされており、
前記複数の電圧パルス発生回路の一つである第1ラッチ回路及び第1N型アナログスイッチを有し、
前記第1N型アナログスイッチは、前記第1MOSFETに対応する第1のN型MOSFETと前記第2MOSFETに対応する第2のN型MOSFETとを有しており、
前記第1ラッチ回路の低電位側電源に前記第1のN型MOSFETと前記第2のN型MOSFETの共通接続されたソース端子が第1の浮動電圧として接続され、
前記ラッチ回路の高電位側電源に前記第1の浮動電圧よりも、低圧部電源として用いられる第2の電圧分だけ高い第3の電圧が供給され、
前記第1ラッチ回路は、
第1及び第2のP型MOSFETのソース端子に前記第3の電圧が供給され、
前記第1のP型MOSFETのドレイン端子に、前記第1及び第2のN型MOSFETのいずれよりも耐圧の低い第3のN型MOSFETのドレイン端子、前記第1及び第2のN型MOSFETのいずれよりも耐圧の低い第4のN型MOSFETのゲート端子、第3のP型MOSFETのドレイン端子、及び前記第1乃至第3のP型MOSFETのいずれよりも耐圧の低いP型MOSFETと前記第1及び第2のN型MOSFETのいずれよりも耐圧の低いN型MOSFETとの対から成る第1のインバータの高電位側が共通に接続され、
前記第2のP型MOSFETのドレイン端子に、前記第3のN型MOSFETのゲート端子、前記第4のN型MOSFETのドレイン端子、第4のP型MOSFETのドレイン端子、及び前記第1のインバータの入力端子が共通に接続され、
前記第1のインバータの出力端子に前記第1及び前記第2のN型MOSFETのゲート端子が共通に接続され、
前記第4及び前記第5のP型MOSFETのソース端子は共通に第1の電流源を介して前記第3の電圧に接続され、
前記第3のN型MOSFETのゲート端子に第1の容量の一方の電極及び第1のツェナーダイオードのカソードが共通に接続され、
前記第3のN型MOSFETのソース端子に前記第1の容量の他方の電極及び前記第1のツェナーダイオードのアノードが共通に接続され、
前記第4のN型MOSFETのゲート端子に第2の容量の一方の電極及び第2のツェナーダイオードのカソードが共通に接続され、
前記第4のN型MOSFETのソース端子に前記第2の容量の他方の電極及び前記第2のツェナーダイオードのアノードが共通に接続されて構成されることを特徴とする半導体集積回路装置。 - 請求項1において、
前記複数の電圧パルス発生回路の一つである第2ラッチ回路及び第1P型アナログスイッチを有し、
前記第1P型アナログスイッチは、前記第1MOSFETに対応する第6のP型MOSFETと前記第2MOSFETに対応する第7のP型MOSFETとを有しており、
前記第2ラッチ回路の高電位側電源に前記第6のP型MOSFETと前記第7のP型MOSFETとのソース端子が第2の浮動電圧として接続され、
前記ラッチ回路の低電位側電源に前記第2の浮動電圧よりも、低圧部電源として用いられる第2の電圧分だけ低い第4の電圧が供給されることを特徴とする半導体集積回路装置。 - 複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第1端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第2端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とP型アナログスイッチ及びN型アナログスイッチのいずれかを有しており、
前記P型アナログスイッチ及び前記N型アナログスイッチのそれぞれは、対応する導電型の第1MOSFET及び第2MOSFETを有し、前記第1MOSFETと前記第2MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第1端子となる前記第1MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第1の電圧が供給され、かつ、前記電圧パルス発生回路の前記第2端子となる前記第2MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記P型アナログスイッチ及び前記N型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第1MOSFETと前記第2MOSFETの共通接続されたソース端子の電位とされており、
前記複数の電圧パルス発生回路の一つである第2ラッチ回路及び第1P型アナログスイッチを有し、
前記第1P型アナログスイッチは、前記第1MOSFETに対応する第6のP型MOSFETと前記第2MOSFETに対応する第7のP型MOSFETとを有しており、
前記第2ラッチ回路の高電位側電源に前記第6のP型MOSFETと前記第7のP型MOSFETとのソース端子が第2の浮動電圧として接続され、
前記ラッチ回路の低電位側電源に前記第2の浮動電圧よりも、低圧部電源として用いられる第2の電圧分だけ低い第4の電圧が供給され、
前記第2ラッチ回路は、
第5及び第6のN型MOSFETのソース端子に前記第4の電圧が供給され、
前記第5のN型MOSFETのドレイン端子に、前記第6及び第7のP型MOSFETのいずれよりも耐圧の低い第8のP型MOSFETのドレイン端子、前記第6及び第7のP型MOSFETのいずれよりも耐圧の低い第9のP型MOSFETのゲート端子、第7のN型MOSFETのドレイン端子、及び前記第5乃至第7のN型MOSFETのいずれよりも耐圧の低いN型MOSFETと前記第6及び第7のP型MOSFETのいずれよりも耐圧の低いP型MOSFETとの対から成る第2のインバータの低電位側が共通に接続され、
前記第6のN型MOSFETのドレイン端子に、前記第8のP型MOSFETのゲート端子、前記第9のP型MOSFETのドレイン端子、第8のN型MOSFETのドレイン端子、及び前記第2のインバータの入力端子が共通に接続され、
前記第2のインバータの出力端子に前記第6及び前記第7のP型MOSFETのゲート端子が共通に接続され、
前記第7及び前記第8のN型MOSFETのソース端子は共通に第2の電流源を介して前記第4の電圧に接続され、
前記第8のP型MOSFETのゲート端子に第3の容量の一方の電極及び第3のツェナーダイオードのアノードが共通に接続され、
前記第8のP型MOSFETのソース端子に前記第3の容量の他方の電極及び前記第3のツェナーダイオードのカソードが共通に接続され、
前記第9のP型MOSFETのゲート端子に第4の容量の一方の電極及び第4のツェナーダイオードのアノードが共通に接続され、
前記第9のP型MOSFETのソース端子に前記第4の容量の他方の電極及び前記第4のツェナーダイオードのカソードが共通に接続されて構成される
ことを特徴とする半導体集積回路装置。 - 複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第1端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第2端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とP型アナログスイッチ及びN型アナログスイッチのいずれかを有しており、
前記P型アナログスイッチ及び前記N型アナログスイッチのそれぞれは、対応する導電型の第1MOSFET及び第2MOSFETとを有し、前記第1MOSFETと前記第2MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第1端子となる前記第1MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第1の電圧が供給され、かつ、前記電圧パルス発生回路の前記第2端子となる前記第2MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記P型アナログスイッチ及び前記N型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第1MOSFETと前記第2MOSFETの共通接続されたソース端子の電位とされており、
前記複数の電圧パルス発生回路は、一単位のチャネルに対応する複数チャネル構成の超音波振動子を駆動する超音波診断装置用送信回路として機能するものであり、
前記複数の電圧パルス発生回路の一つである第1ラッチ回路及び第1N型アナログスイッチを有し、
前記第1N型アナログスイッチは、前記第1MOSFETに対応する第1のN型MOSFETと前記第2MOSFETに対応する第2のN型MOSFETとを有しており、
前記第1ラッチ回路の低電位側電源に前記第1のN型MOSFETと前記第2のN型MOSFETの共通接続されたソース端子が第1の浮動電圧として接続され、
前記ラッチ回路の高電位側電源に前記第1の浮動電圧よりも、低圧部電源として用いられる第2の電圧分だけ高い第3の電圧が供給されるものであり、
前記第1ラッチ回路は、
第1及び第2のP型MOSFETのソース端子に前記第3の電圧が供給され、
前記第1のP型MOSFETのドレイン端子に、前記第1及び第2のN型MOSFETのいずれよりも耐圧の低い第3のN型MOSFETのドレイン端子、前記第1及び第2のN型MOSFETのいずれよりも耐圧の低い第4のN型MOSFETのゲート端子、第3のP型MOSFETのドレイン端子、及び前記第1乃至第3のP型MOSFETのいずれよりも耐圧の低いP型MOSFETと前記第1及び第2のN型MOSFETのいずれよりも耐圧の低いN型MOSFETとの対から成る第1のインバータの高電位側が共通に接続され、
前記第2のP型MOSFETのドレイン端子に、前記第3のN型MOSFETのゲート端子、前記第4のN型MOSFETのドレイン端子、第4のP型MOSFETのドレイン端子、及び前記第1のインバータの入力端子が共通に接続され、
前記第1のインバータの出力端子に前記第1及び前記第2のN型MOSFETのゲート端子が共通に接続され、
前記第4及び前記第5のP型MOSFETのソース端子は共通に第1の電流源を介して前記第3の電圧に接続され、
前記第3のN型MOSFETのゲート端子に第1の容量の一方の電極及び第1のツェナーダイオードのカソードが共通に接続され、
前記第3のN型MOSFETのソース端子に前記第1の容量の他方の電極及び前記第1のツェナーダイオードのアノードが共通に接続され、
前記第4のN型MOSFETのゲート端子に第2の容量の一方の電極及び第2のツェナーダイオードのカソードが共通に接続され、
前記第4のN型MOSFETのソース端子に前記第2の容量の他方の電極及び前記第2のツェナーダイオードのアノードが共通に接続されて構成されることを特徴とする半導体集積回路装置。 - 複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第1端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第2端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とP型アナログスイッチ及びN型アナログスイッチのいずれかを有しており、
前記P型アナログスイッチ及び前記N型アナログスイッチのそれぞれは、対応する導電型の第1MOSFET及び第2MOSFETとを有し、前記第1MOSFETと前記第2MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第1端子となる前記第1MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第1の電圧が供給され、かつ、前記電圧パルス発生回路の前記第2端子となる前記第2MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記P型アナログスイッチ及び前記N型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第1MOSFETと前記第2MOSFETの共通接続されたソース端子の電位とされており、
前記複数の電圧パルス発生回路は、一単位のチャネルに対応する複数チャネル構成の超音波振動子を駆動する超音波診断装置用送信回路として機能するものであり、
前記複数の電圧パルス発生回路の一つである第2ラッチ回路及び第1P型アナログスイッチを有し、
前記第1P型アナログスイッチは、前記第1MOSFETに対応する第6のP型MOSFETと前記第2MOSFETに対応する第7のP型MOSFETとを有しており、
前記第2ラッチ回路の高電位側電源に前記第6のP型MOSFETと前記第7のP型MOSFETとのソース端子が第2の浮動電圧として接続され、
前記ラッチ回路の低電位側電源に前記第2の浮動電圧よりも、低圧部電源として用いられる第2の電圧分だけ低い第4の電圧が供給されるものであり、
前記第2ラッチ回路は、
第5及び第6のN型MOSFETのソース端子に前記第4の電圧が供給され、
前記第5のN型MOSFETのドレイン端子に、前記第6及び第7のP型MOSFETのいずれよりも耐圧の低い第8のP型MOSFETのドレイン端子、前記第6及び第7のP型MOSFETのいずれよりも耐圧の低い第9のP型MOSFETのゲート端子、第7のN型MOSFETのドレイン端子、及び前記第5乃至第7のN型MOSFETのいずれよりも耐圧の低いN型MOSFETと前記第6及び第7のP型MOSFETのいずれよりも耐圧の低いP型MOSFETとの対から成る第2のインバータの低電位側が共通に接続され、
前記第6のN型MOSFETのドレイン端子に、前記第8のP型MOSFETのゲート端子、前記第9のP型MOSFETのドレイン端子、第8のN型MOSFETのドレイン端子、及び前記第2のインバータの入力端子が共通に接続され、
前記第2のインバータの出力端子に前記第6及び前記第7のP型MOSFETのゲート端子が共通に接続され、
前記第7及び前記第8のN型MOSFETのソース端子は共通に第2の電流源を介して前記第4の電圧に接続され、
前記第8のP型MOSFETのゲート端子に第3の容量の一方の電極及び第3のツェナーダイオードのアノードが共通に接続され、
前記第8のP型MOSFETのソース端子に前記第3の容量の他方の電極及び前記第3のツェナーダイオードのカソードが共通に接続され、
前記第9のP型MOSFETのゲート端子に第4の容量の一方の電極及び第4のツェナーダイオードのアノードが共通に接続され、
前記第9のP型MOSFETのソース端子に前記第4の容量の他方の電極及び前記第4のツェナーダイオードのカソードが共通に接続されて構成される
ことを特徴とする半導体集積回路装置。
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