JP2010193329A - 半導体集積回路装置 - Google Patents

Abstract

【課題】電圧パルスで振動子を駆動する送信回路において、誤送信や波形オーバーシュートを改善するため出力がハイインピーダンス状態にならない回路構成を提供し、且つ複数チャネルを集積化した半導体集積回路装置を実現する。
【解決手段】最も絶対値の大きい正電圧VPP1及び負電圧VNN1が供給された従来のパルス発生回路部10と、2番目に絶対値が大きい正電圧VPP2が供給されたP型アナログスイッチタイプのパルス発生回路部20と、2番目に絶対値が大きい負電圧VNN2が供給されたN型アナログスイッチタイプのパルス発生回路部30と、接地電位が供給されたN型アナログスイッチタイプの接地レベルダンピング回路部40とを備える送信回路において、10、20、30、及び40がそれぞれ出力端子OUTに接続される。スイッチ制御信号S1〜S5によって10、20、30、及び40を各別にオンオフして超音波振動子50を駆動する。
【選択図】図１Ａ

Description

本発明は、高電圧高速電力スイッチング回路や高耐圧高電力ドライバ回路を有する半導体集積回路装置に係り、特に超音波診断装置の送信回路を構成する高耐圧及び低耐圧の半導体素子を単結晶シリコンのような同一基板上に集積した半導体集積回路装置に関する。

従来、複数の電子スイッチング素子を用いて接地電位を含む正負複数の電位を有する電圧パルスで振動子を駆動する送信回路の模式的構成があった（例えば特許文献１参照）。

また、従来、ゲート駆動回路部とMOSFETのゲートとを直流的に接続して駆動することによりAC結合容量を不要にした構成があった（例えば特許文献２参照）。

また、従来、電子スイッチング素子として半導体素子である高耐圧CMOSFET(相補型電界効果型トランジスタ)と高耐圧ダイオードとを用いた超音波診断装置の送信回路があった（例えば非特許文献１参照）。

特開平９−２３４２０２号公報 特開２００８-２５２４３６号公報

HV732 DATASHEET, Supertex inc.

図５は本発明に先立って発明者独自の視点から特許文献1に記載の第6図を捕らえ直したパルス発生装置の構成図である。図５に示すように、前記電子スイッチング素子として半導体素子である高耐圧CMOSFETを備えているが、例えば各電圧の電位関係がVPP1>VPP2>GND>VNN2>VNN1であるとき、S2或いはS4にオン信号が入力しＮ型高耐圧MOSFETがターンオンすると、S5がオフ信号でもS5によって制御されるN型高耐圧MOSFETの寄生ダイオードを通じてVNN1〜GND間、或いはVNN2〜GND間の導通が発生してしまう。なお、以降の図において丸で囲んだトランジスタやダイオードは高耐圧素子、囲んでいないものは低耐圧素子であることを示す。

図６Ａは本発明に先立って発明者独自の視点から非特許文献１に記載の代表図を捕らえ直したパルス発生装置の構成図である。非特許文献１は、図６Ａに示すように、前記電子スイッチング素子として半導体素子である高耐圧CMOSFETと高耐圧ダイオードとを用いた超音波診断装置の送信回路について記載されている。VPP、VNN、或いはGNDのいずれかの電圧を出力する３レベルパルサ構成となっている。

ソースが接地されたMOSFETのドレインと出力端子間に挿入された高耐圧ダイオードは、図５の説明で上述した課題であるS1或いはS2をオンしてOUT出力電圧をVPP1或いはVNN1にするとき、MOSFETの寄生ダイオードを介してのVPP1〜GND間或いはVNN1〜GND間の導通を回避するに必須である。

図６Ｂは図６Ａの回路を動作させた場合のタイミングチャートである。図６Ｂにおいて、S3及びS4がオンするとOUT出力電圧は接地電位となるが、S3及びS4がオンの状態を保持し続けても、高耐圧ダイオードがあるためOUT出力は-VF以上かつ+VF以下の範囲で、すなわちOUT<|VF|の区間は、ハイインピーダンスとなる（図６Ｂの領域Ｘ参照）。ここでVFとは高耐圧ダイオードの順電圧である。

超音波診断システムに用いられる送受信回路は、多チャネル化による画像分解能向上と装置小型化の両立のため、集積化が継続的に推進されている。送信回路においても、図６Ａに示すような回路構成を単位チャネルとして、半導体集積回路による多チャネル集積化が進められているが、チャネル数増加及びチャネル間距離縮小によってチャネル間のクロストークは増加する傾向にある。OUT出力がハイインピーダンスの状態であると、チャネル間のクロストークによるノイズが重畳しやすくなる。そのノイズによるOUT出力電圧変化が振動子に伝わって、意図しない超音波を発生してしまう、いわゆる誤送信が第1の課題となる。

図７Ａは図６Ａの回路構成にP型高耐圧MOSFETとN型高耐圧MOSFETのソースがそれぞれVPP2及びVNN2に接続された回路を追加して5レベルパルサを実現する回路構成例である。例えば各電圧の電位関係がVPP1>VPP2>GND>VNN2>VNN1であるとき、電源〜GND間の導通を回避するために、前記P型高耐圧MOSFETとN型高耐圧MOSFETのドレインと出力端子間にはそれぞれ高耐圧ダイオード挿入が必須である。

図７Ｂは図７Ａの回路を動作させた場合のタイミングチャートである。図７Ｂにおいて、S5がオンするとOUT出力電圧はVPP2-VFとなるが、それ以上の電圧でハイインピーダンスとなる。S6がオンした場合も同様である。そのため、S5或いはS6オン時に波形オーバーシュートしやすい（図７Ｂの領域Ｙ参照）。すなわち、電源配線インピーダンス等の影響で波形オーバーシュートする場合、それを抑制できないという第2の課題がある。

図８Ａは図７Ａの回路構成にP型高耐圧MOSFETとN型高耐圧MOSFETのソースがそれぞれVNN2及びVPP2に接続された回路を追加して5レベルパルサを実現する回路構成例である。また、図８Ｂは図８Ａの回路を動作させた場合のタイミングチャートである。この回路構成は、前記第2の課題である波形オーバーシュートの課題を解決することが出来る。また図７Ｂのタイミングチャートに示すような交互に電圧極性が変化するような波形に加えて、図８Ｂのタイミングチャートに示すような階段状5レベル波形も実現できる効果がある。しかし、半導体素子数が多く、チャネル集積度が制限される第3の課題がある。また図８Ａの回路構成では依然として前記第1の課題である誤送信を改善できない。

本発明の目的は、超音波診断装置等に用いられる、接地電位を含む正負複数の電位を有する電圧パルスで振動子を駆動する送信回路において、前記課題である誤送信や波形オーバーシュートを改善するために出力がハイインピーダンス状態にならない回路構成を提供し、且つ前記送信回路を単位チャネルとして複数チャネルを集積したパルス発生回路を実現することにある。

本発明の代表的な構成の一例を示せば以下のようになる。すなわち、本発明の半導体集積回路装置は、複数の異なる正電圧及び負電圧、及び接地電圧がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、かつ、前記複数の半導体スイッチング素子の他方の端子が出力端子として共通に接続されて成る電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、前記電圧パルス発生回路が前記複数の半導体スイッチング素子の制御端子に入力される制御パルス信号に基づいて接地電位を含む正負複数の電位を有する電圧パルス信号を発生させるよう構成されることを特徴とする。

本発明の半導体集積回路装置によれば、出力がハイインピーダンス状態にならず、接地電位を含む正負複数の電位を有する電圧パルスで振動子を駆動する送信回路が少ない半導体素子数で実現可能であり、よって、例えば超音波診断装置用途のパルス送信回路において、複数チャネルを集積して小型化を図ると共に、誤送信や波形オーバーシュートを改善して波形品質を良好ならしめることができる。

本発明を適用した電圧パルス発生回路の回路構成図である。 本発明を適用した送信回路を動作させた場合のタイミングチャートである。 本発明を適用した電圧パルス発生回路の変形例を示す回路構成図である。 本発明のＮ型アナログスイッチにおけるゲート制御回路の回路図及びタイミングチャートである。 本発明のＰ型アナログスイッチにおけるゲート制御回路の回路図及びタイミングチャートである。 本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。 本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。 図６Ａの送信回路を動作させた場合のタイミングチャートである。 本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。 図７Ａの送信回路を動作させた場合のタイミングチャートである。 本発明に先立って発明者独自の視点から従来の送信回路を捉え直した送信回路の構成図である。 図８Ａの送信回路を動作させた場合のタイミングチャートである。 本発明を適用した複数チャネル構成の電圧パルス発生回路が超音波診断装置用送信回路として共通の半導体基板上に一体に形成された半導体集積回路装置の構成図である。

本発明の半導体集積回路装置は、複数の異なる正電圧及び負電圧、及び接地電圧がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、かつ、その複数の半導体スイッチング素子の他方の端子が出力端子として共通に接続されて成る電圧パルス発生回路が共通の半導体基板上に形成されて成る半導体集積回路装置であって、電圧パルス発生回路が複数の半導体スイッチング素子の制御端子に入力される制御パルス信号に基づいて接地電位を含む正負複数の電位を有する電圧パルス信号を発生させるよう構成される。

より具体的には、本発明の半導体集積回路装置は、ソース端子が最も絶対値の大きい第1の正電源に接続され、ドレイン端子が出力端子に接続された第1のP型高耐圧MOSFETと、ソース端子が最も絶対値の大きい第1の負電源に接続され、ドレイン端子が出力端子に接続された第1のN型高耐圧MOSFETと、第2のP型高耐圧MOSFETと第3のP型高耐圧MOSFETのゲート端子同士及びソース端子同士が接続され、前記第2のP型MOSFETのドレイン端子が第2の正電源に接続され、前記第3のP型高耐圧MOSFETのドレイン端子が出力端子に接続された構成から成る第1のP型アナログスイッチと、第2のN型高耐圧MOSFETと第3のN型高耐圧MOSFETのゲート端子同士及びソース端子同士が接続され、前記第2のN型高耐圧MOSFETのドレイン端子が出力端子に接続され、前記第3のN型高耐圧MOSFETのドレイン端子が第2の負電源に接続された構成から成る第1のN型アナログスイッチと、第４のN型高耐圧MOSFETと第５のN型高耐圧MOSFETのゲート端子同士及びソース端子同士が接続され、前記第４のN型高耐圧MOSFETのドレイン端子が出力端子に接続され、前記第５のN型高耐圧MOSFETのドレイン端子が接地された構成から成る第2のN型アナログスイッチと、前記第1のP型高耐圧MOSFETと第1のN型高耐圧MOSFETと第1のP型アナログスイッチと第1のN型アナログスイッチと第2のN型アナログスイッチのそれぞれのゲート端子電圧制御手段とを具備する。

この構成により、出力がハイインピーダンス状態にならず、接地電位を含む正負複数の電位を有する電圧パルスで振動子を駆動する送信回路が少ない半導体素子数で実現可能であり、よって複数チャネルを集積し、且つ誤送信や波形オーバーシュートを改善した波形品質の良い超音波診断装置用途に適した半導体集積回路装置を実現することができる。

以下、本発明の実施例について図面を用いて説明する。実施例の各ブロックを構成する回路素子は公知の低耐圧及び高耐圧CMOSFET、ダイオード、抵抗、容量等であり、集積回路技術によって、単結晶シリコンのような単一の半導体基板上に形成される。

図１Ａは本発明を適用した送信回路の実施例を示したものである。本実施例の電圧パルス発生回路は以下の特徴を有する半導体集積回路装置として実現される。すなわち、電圧パルス発生回路は、複数の異なる正電圧（VPP1〜VPPk（ｋは２以上の整数とする））及び負電圧（VNN1〜VNNm（mは２以上の整数とする））、及び接地電圧（GND）がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、他方の端子が出力端子（OUT）として共通に接続された構成であり、単一の半導体基板上に一体的に形成される。この電圧パルス発生回路は、複数の半導体スイッチング素子の制御端子（S1〜Ss（ｓはスイッチング素子の数であり、例えば図１Ａでは5である））に入力される制御パルス信号に基づいて、接地電位（GND）を含む正負複数の電位が組み合わされた波形パターンを有する電圧パルス信号を発生させて出力端子（OUT）へ出力する。例えば図１Ａにおいては、本実施例の半導体集積回路装置は、パルス発生回路部10、20、30、及びGNDレベルダンピング回路部40から構成され、出力端子OUTと接続される振動子50を、正電圧VPP1、VPP2、負電圧VNN1、VNN2、及びGNDの5つの電位を有する電圧パルスで駆動できる構成となっている。本実施例では、各レベルの電位関係を電位の高い順にVPP1、VPP2、GND、VNN2、VNN1とする。

複数の半導体スイッチング素子を構成する２つの半導体スイッチング素子を含むパルス発生回路部10は、半導体スイッチング素子であるＰ型MOSFET 11及びＮ型MOSFET12と、それぞれのゲート端子を駆動するゲート駆動回路部13及び14とで構成される。より具体的には、Ｐ型MOSFET11のゲート端子と制御端子S1とがゲート駆動回路部13を介して互いに接続され、かつ、Ｐ型MOSFET 11のソース端子に複数の異なる正電圧のうち最も絶対値の大きい第１の電圧（例えば図１Ａでは正電圧VPP1）が供給され、かつ、Ｐ型MOSFET 11のドレイン端子が出力端子OUTに接続されて成り、Ｎ型MOSFET 12のゲート端子と制御端子S2とがゲート駆動回路部14を介して互いに接続され、かつ、Ｎ型MOSFET 12のソース端子に複数の異なる負電圧のうち最も絶対値の大きい第１の電圧（例えば図１Ａでは負電圧VNN1）が供給され、かつ、Ｎ型MOSFET 12のドレイン端子が出力端子OUTに接続されて成る。

複数の半導体スイッチング素子を構成する１つの半導体スイッチング素子を含むパルス発生回路部20は、第１のＰ型MOSFET 21と第２のＰ型MOSFET 22とのソース端子同士が互いに接続され、かつ、第１のＰ型MOSFET 21と第２のＰ型MOSFET 22とのゲート端子同士が互いに接続され、かつ、第１のＰ型MOSFET 21のドレイン端子に複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧（例えば図１Ａでは正電圧VPP2）が供給され、かつ、第２のＰ型MOSFET 22のドレイン端子が出力端子OUTに接続されて成るP型アナログスイッチと、前記P型アナログスイッチのゲート端子を駆動するゲート駆動回路部23とで構成される。例えば、P型高耐圧MOSFET21及び22のゲート端子同士及びソース端子同士が接続され、P型高耐圧MOSFET21のドレイン端子が正電源VPP2に接続され、P型高耐圧MOSFET22のドレイン端子が出力端子OUTに接続され、それらのゲート端子を駆動する浮動電圧型低耐圧ゲート駆動回路部23を有して構成され、共通ゲート端子と制御端子S3とは、浮動電圧型低耐圧ゲート駆動回路部23を介して互いに接続される。

浮動電圧型低耐圧ゲート駆動回路部23としては、制御端子S3から入力される制御信号に基づいてＰ型アナログスイッチ回路20のゲート端子にゲート制御信号を与えるラッチ回路が好適である。例えば、ラッチ回路の高電位側電源に第１のＰ型MOSFET 21と第２のＰ型MOSFET 22とのソース端子が第２のＰ型MOSFET 22のドレイン端子に接続された出力端子OUTの電圧によって変動する第２の浮動電圧として接続され、ラッチ回路の低電位側電源に第１のＰ型MOSFET 21のドレイン端子に供給される第１の電圧VPP2より低い低圧部電源として用いられる第２の電圧分だけ低い第４の電圧が供給される。

ラッチ回路は第３及び第４のＮ型MOSFETのソース端子に第４の電圧が供給され、第３のＮ型MOSFETのドレイン端子に、第１及び第２のＰ型MOSFET 21、22のいずれよりも耐圧の低い第７のＰ型MOSFETのドレイン端子、第１及び第２のＰ型MOSFET 21、22のいずれよりも耐圧の低い第８のＰ型MOSFETのゲート端子、第５のＮ型MOSFETのドレイン端子、及び第１乃至第５のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETと第１及び第２のＰ型MOSFET 21、22のいずれよりも耐圧の低いＰ型MOSFETとの対から成る第２のインバータの低電位側が共通に接続され、第４のＮ型MOSFETのドレイン端子に、第７のＰ型MOSFETのゲート端子、第８のＰ型MOSFETのドレイン端子、第６のＮ型MOSFETのドレイン端子、及び第２のインバータの入力端子が共通に接続され、第２のインバータの出力端子に第１及び第２のＰ型MOSFET 21、22のゲート端子が共通に接続され、第５及び第６のＮ型MOSFETのソース端子は共通に第２の電流源を介して第４の電圧に接続され、第７のＰ型MOSFETのゲート端子に第３の容量の一方の電極及び第３のツェナーダイオードのアノードが共通に接続され、第７のＰ型MOSFETのソース端子に第３の容量の他方の電極及び第３のツェナーダイオードのカソードが共通に接続され、第８のＰ型MOSFETのゲート端子に第４の容量の一方の電極及び第４のツェナーダイオードのアノードが共通に接続され、第８のＰ型MOSFETのソース端子に第４の容量の他方の電極及び第４のツェナーダイオードのカソードが共通に接続されて構成される。

複数の半導体スイッチング素子を構成する１つの半導体スイッチング素子を含むパルス発生回路部30は、第１のＮ型MOSFET 32と第２のＮ型MOSFET 31とのソース端子同士が互いに接続され、かつ、第１のＮ型MOSFET 32と第２のＮ型MOSFET 31とのゲート端子同士が互いに接続され、かつ、第１のＮ型MOSFET 32のドレイン端子に複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧（例えば図１Ａでは負電圧VNN2）が供給され、かつ、第２のＮ型MOSFET 31のドレイン端子が出力端子OUTに接続されて成るN型アナログスイッチと、前記Ｎ型アナログスイッチのゲート端子を駆動するゲート駆動回路部33とで構成される。例えば、N型高耐圧MOSFET31及び32のゲート端子同士及びソース端子同士が接続され、N型高耐圧MOSFET31のドレイン端子が出力端子OUTに接続され、N型高耐圧MOSFET32のドレイン端子が負電源VNN2に接続され、それらのゲート端子を駆動する浮動電圧型低耐圧ゲート駆動回路部33を有して構成され、共通ゲート端子と制御端子S4とは、浮動電圧型低耐圧ゲート駆動回路部33を介して互いに接続される。

複数の半導体スイッチング素子を構成する１つの半導体スイッチング素子を含むパルス発生回路部40は、第１のＮ型MOSFET 42と第２のＮ型MOSFET 41とのソース端子同士が互いに接続され、かつ、第１のＮ型MOSFET 42と第２のＮ型MOSFET 41とのゲート端子同士が互いに接続され、かつ、第１のＮ型MOSFET 42のドレイン端子に複数の異なる電圧のいずれか一つである第１の電圧（例えば図１Ａでは接地電位GND）が供給され、かつ、第２のＮ型MOSFET 41のドレイン端子が出力端子OUTに接続されて成るN型アナログスイッチと、前記Ｎ型アナログスイッチのゲート端子を駆動するゲート駆動回路部43とで構成される。例えば、N型高耐圧MOSFET41及び42のゲート端子同士及びソース端子同士が接続され、N型高耐圧MOSFET41のドレイン端子が出力端子OUTに接続され、N型高耐圧MOSFET42のドレイン端子が接地電位GNDに接続され、それらのゲート端子を駆動する浮動電圧型低耐圧ゲート駆動回路部43を有して構成され、共通ゲート端子と制御端子S5とは、浮動電圧型低耐圧ゲート駆動回路部43を介して互いに接続される。

浮動電圧型低耐圧ゲート駆動回路部33、43としては、制御端子S4、S5から入力される制御信号に基づいてＮ型アナログスイッチ回路30、40のゲート端子にゲート制御信号を与えるラッチ回路が好適である。例えば、ラッチ回路の低電位側電源に第１のＮ型MOSFET 32、42と第２のＮ型MOSFET 31、41とのソース端子が第２のＮ型MOSFET 31、41のドレイン端子に接続された出力端子OUTの電圧によって変動する第１の浮動電圧として接続され、ラッチ回路の高電位側電源に第１のＮ型MOSFET 32、42のドレイン端子に供給される第１の電圧VNN2、GNDより低い低圧部電源として用いられる第２の電圧分だけ高い第３の電圧が供給される。

ラッチ回路は第３及び第４のＰ型MOSFETのソース端子に第３の電圧が供給され、第３のＰ型MOSFETのドレイン端子に、第１及び第２のＮ型MOSFET 32、42、31、41のいずれよりも耐圧の低い第７のＮ型MOSFETのドレイン端子、第１及び第２のＮ型MOSFET 32、42、31、41のいずれよりも耐圧の低い第８のＮ型MOSFETのゲート端子、第５のＰ型MOSFETのドレイン端子、及び第１乃至第５のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETと第１及び第２のＮ型MOSFET 32、42、31、41のいずれよりも耐圧の低いＮ型MOSFETとの対から成る第1のインバータの高電位側が共通に接続され、第４のＰ型MOSFETのドレイン端子に、第７のＮ型MOSFETのゲート端子、第８のＮ型MOSFETのドレイン端子、第６のＰ型MOSFETのドレイン端子、及び第1のインバータの入力端子が共通に接続され、第１のインバータの出力端子に第１及び前記第２のＮ型MOSFETのゲート端子が共通に接続され、第５及び第６のＰ型MOSFETのソース端子は共通に第１の電流源を介して第３の電圧に接続され、第７のＮ型MOSFETのゲート端子に第１の容量の一方の電極及び第１のツェナーダイオードのカソードが共通に接続され、第７のＮ型MOSFETのソース端子に第１の容量の他方の電極及び第１のツェナーダイオードのアノードが共通に接続され、第８のＮ型MOSFETのゲート端子に第２の容量の一方の電極及び第２のツェナーダイオードのカソードが共通に接続され、第８のＮ型MOSFETのソース端子に第２の容量の他方の電極及び第２のツェナーダイオードのアノードが共通に接続されて構成される。

次に、図１Ａのパルス発生回路部10の動作について説明する。図１Ｂは図１Ａの回路を動作させた場合のタイミングチャートである。パルス発生回路部10は図１Ｂのタイミングチャートに示すように、最も絶対値の大きい正電圧VPP1或いは負電圧VNN1の電圧パルスを発生する機能を有する。

通常P型高耐圧MOSFET11及びN型高耐圧MOSFET12には半導体基板上の低占有面積化、高速動作化、及び低耐圧論理回路との親和性の観点からドレイン・ソース間が高耐圧でゲート・ソース間が低耐圧であるLDMOS(Laterally Diffused MOS)が使用される。従って、前段の低耐圧論理入力信号は低耐圧MOSFETを用いたドライブバッファ等で構成されるゲート駆動回路部13及び14を経て、AC結合容量を介してP型高耐圧MOSFET11及びN型高耐圧MOSFET12の低耐圧ゲートを駆動する。

AC結合容量は10nF程度が必要で半導体基板上での集積化が困難なため外付部品となるが、ゲート駆動回路部とMOSFETのゲートとを直流的に接続して駆動することによりAC結合容量が不要な構成も可能である(例えば特許文献２参照)。

図1Ａのパルス発生回路部20はP型アナログスイッチであり、図１Ｂのタイミングチャートに示すように正電圧VPP2のパルスを発生する機能を有する。

図１Ａのパルス発生回路部20の動作について図4を用いて説明する。図4におけるVA及びOUTは、それぞれ図1ＡにおけるVPP2及びOUTに対応し、図4におけるPSW1及びPSW2は図１ＡにおけるP型高耐圧MOSFET21及び22に対応する。

図4のA部は図1Ａの浮動電圧型低耐圧ゲート駆動回路部23に対応し、PSW1及びPSW2を駆動する浮動電圧型低耐圧ゲート駆動回路の回路構成の一例である。A部は基本的にラッチ回路構成であり、回路の電源レールの高電圧側はSW間のフローティング状態のソースに接続され、低電圧側はVA-VDDにバイアスされている。VAには前記のようにVPP2が印加されており、VDDは5V程度が用いられる。

PSW1及びPSW2はゲート共通のため同時にオン又はオフする。SWをオンするにはSW_ON端子をHレベル、SW_OFF端子をＬレベルにする。このときM6がオンし、M2のゲートソース間に接続されたツェナーダイオードZ2に電流源Iへの電流パスができることにより、Z2に5V程度のツェナー電圧が発生すると共に容量C2が充電されてM2がオンする。これと同時にSW_ON Boost端子に数十nsec程度のHレベルパルスを印加してM7をオンさせることにより、前記M2オン動作の高速性を改善することができ、特に超音波診断装置の送信パルサー用途に好適である。このときＭ3とM4から成るインバータの入力にＨレベルが印加され、その出力であるLレベルがＳＷのゲートに印加されることによりＳＷがオンして、出力端子OUTにVA端子に供給されている電圧VPP2が印加される。

SWをオフするにはSW_ON端子をLレベル、SW_OFF端子をHレベルにする。このときM5がオンし、M1のゲートソース間に接続されたツェナーダイオードZ1に電流源Iへの電流パスができることにより、Z1に5V程度のツェナー電圧が発生すると共に容量C1が充電されてM1がオンする。これと同時にSW_OFF Boost端子に数十nsec程度のHレベルパルスを印加してM8をオンさせることにより、前記M1オン動作の高速性を改善することができる。このときM4のソース電位はノードSと同電位となるため、SWがオフする。

SWがオフ状態のとき、出力端子OUTの電位は同じく出力端子OUTに接続された他の回路からのバイアス電圧で決まる。このバイアス電圧は図1Ｂに示すとおり、最も低い電位VNN1から最も高い電位VPP1までの値を取り得る。図4において、出力端子OUTの電位が他端の電位VAより低い場合、ノードSの電位はVA-VFとなりSW2の寄生ダイオードが耐圧保護を行う。また、出力端子OUTの電位が他端の電位VAより高い場合、ノードS電位はOUT-VFとなり、N型高耐圧MOSFETの M5、M6、M7、M8が上部低耐圧素子の耐圧保護を行う。

図1Ａのパルス発生回路部30はN型アナログスイッチであり、タイミングチャートに示すように負電圧VNN2のパルスを発生する機能を有する。

図１Ａのパルス発生回路部30の動作について図3を用いて説明する。図3におけるVA及びOUTは、それぞれ図1ＡにおけるVNN2及びOUTに対応し、図3におけるNSW1及びNSW2は図１ＡにおけるN型高耐圧MOSFET32及び31に対応する。

図3のA部は図1Ａの浮動電圧型低耐圧ゲート駆動回路部33に対応し、NSW1及びNSW2を駆動する浮動電圧型低耐圧ゲート駆動回路の回路構成の一例である。図4に示す浮動電圧型低耐圧ゲート駆動回路の反回路構成となっている。A部は基本的にラッチ回路構成であり、回路の電源レールの高電圧側はVA+VDDにバイアスされ、低電圧側はSW間のフローティング状態のソースに接続されている。VAには前記のようにVNN2が印加されており、VDDは5V程度が用いられる。

NSW1及びNSW2はゲート共通のため同時にオン又はオフする。SWをオンするにはSW_ON端子をLレベル、SW_OFF端子をHレベルにする。このときM6がオンし、M2のゲートソース間に接続されたツェナーダイオードZ2に電流源Iへの電流パスができることにより、Z2に5V程度のツェナー電圧が発生すると共に容量C2が充電されてM2がオンする。これと同時にSW_ON Boost端子に数十nsec程度のLレベルパルスを印加してM7をオンさせることにより、前記M2オン動作の高速性を改善することができる。このときＭ3とM4から成るインバータの入力にLレベルが印加され、その出力であるHレベルがＳＷのゲートに印加されることによりＳＷがオンして、出力端子OUTにVA端子に供給されている電圧VNN2が印加される。

SWをオフするにはSW_ON端子をHレベル、SW_OFF端子をLレベルにする。このときM5がオンし、M1のゲートソース間に接続されたツェナーダイオードZ1に電流源Iへの電流パスができることにより、Z1に5V程度のツェナー電圧が発生すると共に容量C1が充電されてM1がオンする。これと同時にSW_OFF Boost端子に数十nsec程度のLレベルパルスを印加してM8をオンさせることにより、前記M1オン動作の高速性を改善することができる。このときM3のソース電位はノードSと同電位となるため、SWがオフする。

SWがオフ状態のとき、出力端子OUTの電位は同じく出力端子OUTに接続された他の回路からのバイアス電圧で決まる。このバイアス電圧は図1Ｂに示すとおり、最も低い電位VNN1から最も高い電位VPP1までの値を取り得る。図3において、出力端子OUTの電位が他端の電位VAより高い場合、ノードSの電位はVA+VFとなりSW2の寄生ダイオードが耐圧保護を行う。また、出力端子OUTの電位が他端の電位VAより低い場合、ノードS電位はOUT+VFとなり、P型高耐圧MOSFETの M5、M6、M7、M8が下部低耐圧素子の耐圧保護を行う。

図1ＡのGNDレベルダンピング回路部40はN型アナログスイッチであり、タイミングチャートに示すようにオン時速やかに出力端子OUTの電位をGNDレベルに引き戻す機能を有する。

図１ＡのGNDレベルダンピング回路部40の動作について図3を用いて説明する。図3におけるVA及びOUTは、それぞれ図1ＡにおけるGND及びOUTに対応し、図3におけるNSW1及びNSW2は図１ＡにおけるN型高耐圧MOSFET42及び41に対応する。

図3のA部は図1Ａの浮動電圧型低耐圧ゲート駆動回路部43に対応し、NSW1及びNSW2を駆動する浮動電圧型低耐圧ゲート駆動回路の回路構成の一例である。GNDレベルダンピング回路部40の動作原理はパルス発生回路部30の動作原理と同様である。従って、浮動電圧型低耐圧ゲート駆動回路部43の動作原理は浮動電圧型低耐圧ゲート駆動回路部33の動作原理と同様に図３のＡ部の動作原理として説明することができ、これは前記の通りである。

以上、本実施例によれば、超音波診断装置用途に適した0V〜±100V程度の複数電圧レベルを有する数MHz程度の超音波電圧パルスを生成する送信回路を、2つの高耐圧MOSFETのゲート端子同士及びソース端子同士が接続され、前記ゲート端子が浮動電圧型低耐圧ゲート駆動回路によって駆動されるアナログスイッチを複数用いることによって、より低半導体基板面積で大規模な形で実現できる。その結果、出力がハイインピーダンス状態になるような不感帯が無いためチャネル間クロストークのような外来ノイズ耐性に優れ、かつ波形オーバーシュートの少ない良好な品質のパルス波形を実現できるという効果が得られる。

図９は図1Ａに示す電圧パルス発生回路を単位チャネルとして複数チャネル構成の電圧パルス発生回路を単結晶シリコンのような共通の半導体基板上に一体に（モノリシックに）形成した半導体集積回路装置の一実施例を示す図である。それぞれの単位チャネルの出力OUT1〜OUTn（ｎは２以上の整数とする）が各別にそれぞれｎ個の振動子に接続され、チャネル毎に独立にｎ個の振動子を駆動できる構成となっている。

各チャネルの電圧パルス発生回路は、複数の異なる正電圧（VPP1〜VPPk（ｋは２以上の整数とする））及び負電圧（VNN1〜VNNm（mは２以上の整数とする））、及び接地電圧（GND）がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、他方の端子が出力端子（OUTi（ｉは1以上ｎ以下の整数とする））として共通に接続された構成であり、複数の半導体スイッチング素子の制御端子（S1_i〜Ss_i（ｓはスイッチング素子の数であり、例えば図９では各チャネル共に5である））に入力される制御パルス信号に基づいて接地電位（GND）を含む正負複数の電位が組み合わされた波形パターンを有する電圧パルス信号を発生させて出力端子（OUTi）へ出力する。このようなチャネルｉの電圧パルス発生回路がチャネル数ｎだけ共通の半導体基板上に一体に集積・形成される。複数の電圧パルス発生回路は、その各々が一単位のチャネルｉに対応する複数チャネル構成の超音波振動子を駆動する超音波診断装置用送信回路として機能する。

単位チャネルの構成は図8Aに示した従来の単位チャネル構成と比較して、上述のように、少ない半導体素子数で実現することができる。すなわち、複数チャネルの電圧パルス発生回路の各々において半導体素子数を少なくする効果がある。そのため、図９に示す複数チャネル構成の電圧パルス発生回路においては回路面積削減の効果がより顕著に発揮される。

以上、本実施例によれば、出力がハイインピーダンス状態になるような不感帯が無いためチャネル間クロストークのような外来ノイズ耐性に優れ、かつ波形オーバーシュートの少ない、接地電位を含む正負複数の電位を有する電圧パルス発生回路を少ない半導体素子数で実現可能であり、超音波診断装置用途に適した波形品質の良い送信回路を、図1Ａに示す回路を単位チャネルとして複数チャネルを単結晶シリコンのような単一の半導体基板上に形成した図９に示すようなモノリシックICとして実現することができる。

尚、本実施例は図1Ａにおいて、パルス発生回路部20はP型アナログスイッチ、パルス発生回路部30及びGNDレベルダンピング回路部40はＮ型アナログスイッチを用いた構成となっているが、図2に示すようにそれぞれの回路部においてＰ型、Ｎ型いずれのアナログスイッチを用いても実施可能である。

また、本実施例は図1Ａのパルス発生回路部10をＰ型もしくはＮ型のアナログスイッチに置き換えて、アナログスイッチのみを用いた構成でも実現できる。

また、本実施例は図2に示すように正負n種類の電位に接地電位を加えた(2n+1)レベルの電位を有する構成としても実施可能である。

10…パルス発生回路部、
20…Ｐ型アナログスイッチ、
30,40…Ｎ型アナログスイッチ、
50…振動子、
23,33,43,A…アナログスイッチの浮動電圧型低耐圧ゲート駆動回路、
13,14…ゲートドライブバッファ（ゲート駆動回路部）、
I…電流源、
Sn(nは２以上の整数)…ゲート電圧制御入力信号、
11,21,22,MP5,MP6,MP7,MP8,PSW1,PSW2…Ｐ型高耐圧MOSFET、
12,31,32,41,42,MN5,MN6,MN7,MN8,NSW1,NSW2…Ｎ型高耐圧MOSFET、
MP1,MP2,MP3…Ｐ型低耐圧MOSFET、
MN1,MN2,MN4…Ｎ型低耐圧MOSFET、
VPPn(nは２以上の整数)…正電位高電圧電源、
VNNn(nは２以上の整数)…正電位高電圧電源、
GND…送信回路のグラウンド、
VA…アナログスイッチ供給電圧、
VDD…正電位低電圧電源、
OUT…出力端子、
S…アナログスイッチのソース端子。

Claims (14)

1. 複数の異なる正電圧及び負電圧がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、かつ、前記複数の半導体スイッチング素子の他方の端子が出力端子として共通に接続されて成る電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
   前記電圧パルス発生回路は、前記複数の半導体スイッチング素子の制御端子に入力される制御パルス信号に基づいて接地電位を含む正負複数の電位を有する電圧パルス信号を発生させるよう構成される
   ことを特徴とする半導体集積回路装置。
2. 請求項１において、
   前記複数の半導体スイッチング素子は、第１のＮ型MOSFETと第２のＮ型MOSFETとのソース端子同士が互いに接続され、かつ、前記第１のＮ型MOSFETと前記第２のＮ型MOSFETとのゲート端子同士が互いに制御端子として共通に接続され、かつ、前記第１のＮ型MOSFETのドレイン端子に前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記第２のＮ型MOSFETのドレイン端子が前記出力端子に接続されて成るＮ型アナログスイッチ回路を含んで構成される
   ことを特徴とする半導体集積回路装置。
3. 請求項２において、
   前記制御端子から入力される制御信号に基づいて前記Ｎ型アナログスイッチ回路のゲート端子にゲート制御信号を与えるラッチ回路を更に備え、
   前記ラッチ回路の低電位側電源に前記第１のＮ型MOSFETと前記第２のＮ型MOSFETとのソース端子が前記第２のＮ型MOSFETのドレイン端子に接続された前記出力端子の電圧によって変動する第１の浮動電圧として接続され、
   前記ラッチ回路の高電位側電源に前記第１のＮ型MOSFETのドレイン端子に供給される前記第１の電圧より低い低圧部電源として用いられる第２の電圧分だけ高い第３の電圧が供給される
   ことを特徴とする半導体集積回路装置。
4. 請求項３において、
   前記ラッチ回路は、
   第３及び第４のＰ型MOSFETのソース端子に前記第３の電圧が供給され、
   前記第３のＰ型MOSFETのドレイン端子に、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第７のＮ型MOSFETのドレイン端子、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第８のＮ型MOSFETのゲート端子、第５のＰ型MOSFETのドレイン端子、及び前記第１乃至第５のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETと前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETとの対から成る第1のインバータの高電位側が共通に接続され、
   前記第４のＰ型MOSFETのドレイン端子に、前記第７のＮ型MOSFETのゲート端子、前記第８のＮ型MOSFETのドレイン端子、第６のＰ型MOSFETのドレイン端子、及び前記第1のインバータの入力端子が共通に接続され、
   前記第１のインバータの出力端子に前記第１及び前記第２のＮ型MOSFETのゲート端子が共通に接続され、
   前記第５及び前記第６のＰ型MOSFETのソース端子は共通に第１の電流源を介して前記第３の電圧に接続され、
   前記第７のＮ型MOSFETのゲート端子に第１の容量の一方の電極及び第１のツェナーダイオードのカソードが共通に接続され、
   前記第７のＮ型MOSFETのソース端子に前記第１の容量の他方の電極及び前記第１のツェナーダイオードのアノードが共通に接続され、
   前記第８のＮ型MOSFETのゲート端子に第２の容量の一方の電極及び第２のツェナーダイオードのカソードが共通に接続され、
   前記第８のＮ型MOSFETのソース端子に前記第２の容量の他方の電極及び前記第２のツェナーダイオードのアノードが共通に接続され
   て構成される
   ことを特徴とする半導体集積回路装置。
5. 請求項１おいて、
   前記複数の半導体スイッチング素子は、第１のＰ型MOSFETと第２のＰ型MOSFETとのソース端子同士が互いに接続され、かつ、前記第１のＰ型MOSFETと前記第２のＰ型MOSFETとのゲート端子同士が互いに制御端子として共通に接続され、かつ、前記第１のＰ型MOSFETのドレイン端子に前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記第２のＰ型MOSFETのドレイン端子が前記出力端子に接続されて成るＰ型アナログスイッチ回路を含んで構成される
   ことを特徴とする半導体集積回路装置。
6. 請求項５において、
   前記制御端子から入力される制御信号に基づいて前記Ｐ型アナログスイッチ回路のゲート端子にゲート制御信号を与えるラッチ回路を更に備え、
   前記ラッチ回路の高電位側電源に前記第１のＰ型MOSFETと前記第２のＰ型MOSFETとのソース端子が前記第２のＰ型MOSFETのドレイン端子に接続された前記出力端子の電圧によって変動する第２の浮動電圧として接続され、
   前記ラッチ回路の低電位側電源に前記第１のＰ型MOSFETのドレイン端子に供給される前記第１の電圧より低い低圧部電源として用いられる第２の電圧分だけ低い第４の電圧が供給される
   ことを特徴とする半導体集積回路装置。
7. 請求項６において、
   前記ラッチ回路は、
   第３及び第４のＮ型MOSFETのソース端子に前記第４の電圧が供給され、
   前記第３のＮ型MOSFETのドレイン端子に、前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低い第７のＰ型MOSFETのドレイン端子、前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低い第８のＰ型MOSFETのゲート端子、第５のＮ型MOSFETのドレイン端子、及び前記第１乃至第５のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETと前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETとの対から成る第２のインバータの低電位側が共通に接続され、
   前記第４のＮ型MOSFETのドレイン端子に、前記第７のＰ型MOSFETのゲート端子、前記第８のＰ型MOSFETのドレイン端子、第６のＮ型MOSFETのドレイン端子、及び前記第２のインバータの入力端子が共通に接続され、
   前記第２のインバータの出力端子に前記第１及び前記第２のＰ型MOSFETのゲート端子が共通に接続され、
   前記第５及び前記第６のＮ型MOSFETのソース端子は共通に第２の電流源を介して前記第４の電圧に接続され、
   前記第７のＰ型MOSFETのゲート端子に第３の容量の一方の電極及び第３のツェナーダイオードのアノードが共通に接続され、
   前記第７のＰ型MOSFETのソース端子に前記第３の容量の他方の電極及び前記第３のツェナーダイオードのカソードが共通に接続され、
   前記第８のＰ型MOSFETのゲート端子に第４の容量の一方の電極及び第４のツェナーダイオードのアノードが共通に接続され、
   前記第８のＰ型MOSFETのソース端子に前記第４の容量の他方の電極及び前記第４のツェナーダイオードのカソードが共通に接続され
   て構成される
   ことを特徴とする半導体集積回路装置。
8. 複数の異なる正電圧及び負電圧がそれぞれ複数の半導体スイッチング素子の一方の端子に各別に接続され、かつ、前記複数の半導体スイッチング素子の他方の端子が出力端子として共通に接続されて成る複数の電圧パルス発生回路が共通の半導体基板上に一体に形成されて成る半導体集積回路装置であって、
   前記複数の電圧パルス発生回路の各々は、前記複数の半導体スイッチング素子の制御端子に入力される制御パルス信号に基づいて接地電位を含む正負複数の電位を有する電圧パルス信号を発生させるよう構成され、
   前記複数の電圧パルス発生回路は、その各々が一単位のチャネルに対応する複数チャネル構成の超音波振動子を駆動する超音波診断装置用送信回路として機能する
   ことを特徴とする半導体集積回路装置。
9. 請求項８おいて、
   前記複数の半導体スイッチング素子は、第１のＮ型MOSFETと第２のＮ型MOSFETとのソース端子同士が互いに接続され、かつ、前記第１のＮ型MOSFETと前記第２のＮ型MOSFETとのゲート端子同士が互いに制御端子として共通に接続され、かつ、前記第１のＮ型MOSFETのドレイン端子に前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記第２のＮ型MOSFETのドレイン端子が前記出力端子に接続されて成るＮ型アナログスイッチ回路を含んで構成される
   ことを特徴とする半導体集積回路装置。
10. 請求項９において、
    前記制御端子から入力される制御信号に基づいて前記Ｎ型アナログスイッチ回路のゲート端子にゲート制御信号を与えるラッチ回路を更に備え、
    前記ラッチ回路の低電位側電源に前記第１のＮ型MOSFETと前記第２のＮ型MOSFETとのソース端子が前記第２のＮ型MOSFETのドレイン端子に接続された前記出力端子の電圧によって変動する第１の浮動電圧として接続され、
    前記ラッチ回路の高電位側電源に前記第１のＮ型MOSFETのドレイン端子に供給される前記第１の電圧より低い低圧部電源として用いられる第２の電圧分だけ高い第３の電圧が供給される
    ことを特徴とする半導体集積回路装置。
11. 請求項１０において、
    前記ラッチ回路は、
    第３及び第４のＰ型MOSFETのソース端子に前記第３の電圧が供給され、
    前記第３のＰ型MOSFETのドレイン端子に、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第７のＮ型MOSFETのドレイン端子、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第８のＮ型MOSFETのゲート端子、第５のＰ型MOSFETのドレイン端子、及び前記第１乃至第５のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETと前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETとの対から成る第1のインバータの高電位側が共通に接続され、
    前記第４のＰ型MOSFETのドレイン端子に、前記第７のＮ型MOSFETのゲート端子、前記第８のＮ型MOSFETのドレイン端子、第６のＰ型MOSFETのドレイン端子、及び前記第1のインバータの入力端子が共通に接続され、
    前記第１のインバータの出力端子に前記第１及び前記第２のＮ型MOSFETのゲート端子が共通に接続され、
    前記第５及び前記第６のＰ型MOSFETのソース端子は共通に第１の電流源を介して前記第３の電圧に接続され、
    前記第７のＮ型MOSFETのゲート端子に第１の容量の一方の電極及び第１のツェナーダイオードのカソードが共通に接続され、
    前記第７のＮ型MOSFETのソース端子に前記第１の容量の他方の電極及び前記第１のツェナーダイオードのアノードが共通に接続され、
    前記第８のＮ型MOSFETのゲート端子に第２の容量の一方の電極及び第２のツェナーダイオードのカソードが共通に接続され、
    前記第８のＮ型MOSFETのソース端子に前記第２の容量の他方の電極及び前記第２のツェナーダイオードのアノードが共通に接続され
    て構成される
    ことを特徴とする半導体集積回路装置。
12. 請求項８おいて、
    前記複数の半導体スイッチング素子は、第１のＰ型MOSFETと第２のＰ型MOSFETとのソース端子同士が互いに接続され、かつ、前記第１のＰ型MOSFETと前記第２のＰ型MOSFETとのゲート端子同士が互いに制御端子として共通に接続され、かつ、前記第１のＰ型MOSFETのドレイン端子に前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記第２のＰ型MOSFETのドレイン端子が前記出力端子に接続されて成るＰ型アナログスイッチ回路を含んで構成される
    ことを特徴とする半導体集積回路装置。
13. 請求項１２において、
    前記制御端子から入力される制御信号に基づいて前記Ｐ型アナログスイッチ回路のゲート端子にゲート制御信号を与えるラッチ回路を更に備え、
    前記ラッチ回路の高電位側電源に前記第１のＰ型MOSFETと前記第２のＰ型MOSFETとのソース端子が前記第２のＰ型MOSFETのドレイン端子に接続された前記出力端子の電圧によって変動する第２の浮動電圧として接続され、
    前記ラッチ回路の低電位側電源に前記第１のＰ型MOSFETのドレイン端子に供給される前記第１の電圧より低い低圧部電源として用いられる第２の電圧分だけ低い第４の電圧が供給される
    ことを特徴とする半導体集積回路装置。
14. 請求項１３において、
    前記ラッチ回路は、
    第３及び第４のＮ型MOSFETのソース端子に前記第４の電圧が供給され、
    前記第３のＮ型MOSFETのドレイン端子に、前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低い第７のＰ型MOSFETのドレイン端子、前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低い第８のＰ型MOSFETのゲート端子、第５のＮ型MOSFETのドレイン端子、及び前記第１乃至第５のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETと前記第１及び第２のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETとの対から成る第２のインバータの低電位側が共通に接続され、
    前記第４のＮ型MOSFETのドレイン端子に、前記第７のＰ型MOSFETのゲート端子、前記第８のＰ型MOSFETのドレイン端子、第６のＮ型MOSFETのドレイン端子、及び前記第２のインバータの入力端子が共通に接続され、
    前記第２のインバータの出力端子に前記第１及び前記第２のＰ型MOSFETのゲート端子が共通に接続され、
    前記第５及び前記第６のＮ型MOSFETのソース端子は共通に第２の電流源を介して前記第４の電圧に接続され、
    前記第７のＰ型MOSFETのゲート端子に第３の容量の一方の電極及び第３のツェナーダイオードのアノードが共通に接続され、
    前記第７のＰ型MOSFETのソース端子に前記第３の容量の他方の電極及び前記第３のツェナーダイオードのカソードが共通に接続され、
    前記第８のＰ型MOSFETのゲート端子に第４の容量の一方の電極及び第４のツェナーダイオードのアノードが共通に接続され、
    前記第８のＰ型MOSFETのソース端子に前記第４の容量の他方の電極及び前記第４のツェナーダイオードのカソードが共通に接続され
    て構成される
    ことを特徴とする半導体集積回路装置。

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