CN112688678A - 模拟开关 - Google Patents

Abstract

本发明提供模拟开关，该模拟开关可切换的信号电压比较高，电路规模和功耗比现有的模拟开关小。模拟开关具有：时钟生成电路，生成第一时钟和第二时钟；传输电路，源极与背栅连接的NMOS晶体管(以下称为Tr)及源极与背栅连接的PMOSTr中的一方的漏极与另一方的源极连接，一方的源极与信号输入端子连接，另一方的漏极与信号输出端子连接；第一控制信号生成电路，能够基于信号输入端子的电压和第一时钟生成对所述PMOSTr的导通状态和截止状态进行控制的信号；以及第二控制信号生成电路，能够基于信号输入端子的电压和第二时钟生成对NMOSTr的导通状态和截止状态进行控制的信号。

Description

模拟开关

技术领域

本发明涉及模拟开关。

背景技术

作为传递电信号的模拟开关的一例，有使用半导体元件的MOS晶体管的模拟开关。使用了MOS晶体管的模拟开关构成为能够根据用途切换信号电压为数V～1000V左右的范围的信号。在切换的信号的电压例如100V等那样比较高的情况下，使用耐压与信号电压相同程度以上的MOS晶体管构成模拟开关。这样的使用耐压比较高的MOS晶体管构成的模拟开关例如记载在日本特开2012-209763号公报中(参照专利文献1)。

图14的(a)是示出与日本特开2012-209763号公报所记载的模拟开关之一实质上等效地构成的模拟开关100的结构的电路图。图14的(b)是示出作为现有的模拟开关的第一结构例的模拟开关100中的控制信号的状态和MOS传输(Transfer)电路130的接通/断开状态的时序图。

模拟开关100包括驱动电路120、保持电路110和MOS传输电路130。

驱动电路120包括PMOS晶体管M5、M6以及二极管D1、D2。PMOS晶体管M5的源极和背栅与供给电源电压VDD的电源线151连接。PMOS晶体管M5的漏极与二极管D1的阳极连接。PMOS晶体管M6的源极和背栅与电源线151连接。PMOS晶体管M6的漏极与二极管D2的阳极连接。时钟ФON作为控制信号输入到PMOS晶体管M5的栅极。时钟ФOFF作为控制信号输入到PMOS晶体管M6的栅极。

保持电路110具有NMOS晶体管M3、M4、齐纳二极管D3、D4以及电容C1、C2。NMOS晶体管M3、M4各自的背栅与源极连接(短路)。与背栅短路的各源极相互连接，并且还与电容C1、C2的一端以及齐纳二极管D3、D4的阳极连接。

NMOS晶体管M3的漏极连接到电容C1的另一端、二极管D1的阴极、齐纳二极管D4的阴极和NMOS晶体管M4的栅极。NMOS晶体管M4的漏极连接到电容C2的另一端、二极管D2的阴极、齐纳二极管D3的阴极和NMOS晶体管M3的栅极。

MOS传输电路130具有背栅与源极连接(短路)的两个NMOS晶体管M1和M2、端子Vio1以及端子Vio2。NMOS晶体管M1的源极和NMOS晶体管M2的源极串联连接。另外，相互连接的NMOS晶体管M1、M2的源极连接到齐纳二极管D3、D4的阳极、NMOS晶体管M3、M4的源极以及电容C1、C2的一端。

NMOS晶体管M1的漏极连接到端子Vio1。NMOS晶体管M1的栅极连接到NMOS晶体管M2的栅极、NMOS晶体管M3的漏极、电容C1的另一端、齐纳二极管D4的阴极、NMOS晶体管M4的栅极和二极管D1的阴极。NMOS晶体管M2的漏极连接到端子Vio2。

时钟ФON、ФOFF是在规定时间内从高电平转变为低电平，然后转变为高电平的周期信号。时钟ФON、ФOFF在初始状态下均为高电平。另外，时钟ФON、ФOFF被调整成转变为低电平的定时相互错开，不会同时成为低电平。

对模拟开关100的动作进行说明。当时钟ФON从初始状态转变到低电平时，PMOS晶体管M5导通，并且电源电压VDD通过二极管D1施加到保持电路110、更详细而言施加到NMOS晶体管M4的栅极。当通过二极管D1向NMOS晶体管M4的栅极施加了电源电压VDD时，NMOS晶体管M4导通。当NMOS晶体管M4导通时，NMOS晶体管M1、M2的栅极电压上升。当NMOS型晶体管M1、M2的栅极电压比NMOS型晶体管M1、M2的阈值电压高时导通。当NMOS晶体管M1、M2导通时，MOS传输电路130转变为接通状态。

接下来，当时钟ФON从低电平转变为高电平时，PMOS晶体管M5截止。当PMOS晶体管M5截止时，保持电路110与驱动电路120电切断。在保持电路110与驱动电路120电切断后，保持电路110的输出电压也由电容C1、C2保持。因此，MOS传输电路130维持导通状态。

然后，当时钟ФOFF从高电平转变为低电平时，PMOS晶体管M6导通，电源电压VDD通过二极管D2施加到保持电路110、更详细而言施加到NMOS晶体管M3的栅极。当NMOS晶体管M3导通时，NMOS晶体管M1、M2的栅极电压下降。当NMOS晶体管M1、M2的栅极电压低于NMOS晶体管M1、M2的阈值电压时，NMOS晶体管M1、M2截止。当NMOS晶体管M1、M2截止时，MOS传输电路130转变为断开状态。当MOS传输电路130转变为断开状态时，端子Vio1与端子Vio2之间电切断。

然后，当时钟ФOFF从低电平转变为高电平时，PMOS晶体管M6截止。当PMOS晶体管M6截止时，保持电路110与驱动电路120电切断。在保持电路110与驱动电路120电切断后，保持电路110的输出电压也由电容C1、C2保持。因此，MOS传输电路130维持断开状态。

在上述模拟开关100中，为了使端子Vio1和端子Vio2之间电通断，在PMOS晶体管M5或PMOS晶体管M6导通的状态下，保持电路110的输出电压必须充分低于电源电压VDD。因此，从进一步提高MOS传输电路130中的开关动作的可靠性的观点出发，提出了对于模拟开关100还具备晶体管M7的模拟开关150(参照图15)。

晶体管M7的漏极连接到晶体管M2的漏极和端子Vio2，源极和背栅连接(接地)到接地线152。时钟Ф0作为控制信号输入到晶体管M7的栅极。在模拟开关150中，当时钟ФON或ФOFF变为低电平而晶体管M5或者晶体管M6导通时，与此几乎同时，使晶体管M7的栅极信号Ф0成为高电平，使晶体管M7导通。通过该开关动作，能将保持电路110的输出电压降低到向接地线152供给的接地电压VSS(<<VDD)电平，因此，在PMOS晶体管M5或PMOS晶体管M6导通的状态下，保持电路110的输出电压比电源电压VDD充分低。

现有技术文献

专利文献

专利文献1：日本特开2012-209763号公报

发明内容

发明要解决的问题

但是，耐压高的MOS晶体管与耐压相对低的MOS晶体管相比，大型且功耗大。因此，能够对信号电压高的信号进行切换的模拟开关存在电路规模相对较大且功耗较大的问题。

为了解决上述问题，本发明的目的在于提供一种能够对信号电压比较高的信号进行切换，且电路规模和功耗比现有的模拟开关小的模拟开关。

用于解决课题的手段

为了解决上述问题，本发明的模拟开关，其将具有第一信号输入端子的信号输入部与具有第一信号输出端子的信号输出部之间电连接或电切断，其特征在于，具备：时钟生成电路，基于所输入的基准时钟，生成包含第一时钟和与所述第一时钟极性相反的第二时钟在内的多个时钟；传输电路，其具有第一N型传输晶体管和第一P型传输晶体管，其中所述第一N型传输晶体管是源极与背栅连接的N型场效应晶体管，所述第一P型传输晶体管是源极与背栅连接的P型场效应晶体管，所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极与所述第一信号输入端子连接，另一方的传输晶体管的漏极与所述第一信号输出端子连接；第一控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第一时钟，生成对所述第一P型传输晶体管的导通状态和截止状态进行控制的第一控制信号；以及第二控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第二时钟，生成对所述第一N型传输晶体管的导通状态和截止状态进行控制的第二控制信号。

为了解决上述问题，本发明的模拟开关，其将信号输入部与信号输出部之间电连接或电切断，所述信号输入部具有被施加第一输入电压的第一信号输入端子和被施加与所述第一输入电压相同或比其低的第二输入电压的第二信号输入端子，所述信号输出部具有输出第一输出电压的第一信号输出端子和输出第二输出电压的第二信号输出端子，所述模拟开关的特征在于，具有：时钟生成电路，其基于所输入的基准时钟，生成包含第一时钟、与所述第一时钟极性相反的第二时钟、在所述第一时钟处于低电平的期间处于高电平的第三时钟以及在所述第二时钟处于高电平的期间处于低电平且与所述第三时钟极性相反的第四时钟在内的多个时钟；传输电路，其具有第一N型传输晶体管、第二N型传输晶体管、第一P型传输晶体管以及第二P型传输晶体管，其中所述第一N型传输晶体管和所述第二N型传输晶体管是源极与背栅连接的两个N型场效应晶体管，所述第一P型传输晶体管和所述第二P型传输晶体管是源极与背栅连接的两个P型场效应晶体管；以及控制信号生成电路，其构成为能够基于所述第一输入电压和所述第一时钟生成对所述第一P型传输晶体管的导通状态和截止状态进行控制的第一控制信号，能够基于所述第二输入电压和所述第二时钟生成对所述第一N型传输晶体管的导通状态和截止状态进行控制的第二控制信号，能够基于所述第一输入电压和所述第三时钟生成对所述第二P型传输晶体管的导通状态和截止状态进行控制的第三控制信号，能够基于所述第二输入电压和所述第四时钟生成对所述第二N型传输晶体管的导通状态和截止状态进行控制的第四控制信号，所述控制信号生成电路具有能够输出所述第一控制信号的第一输出部、能够输出所述第二控制信号的第二输出部、能够输出所述第三控制信号的第三输出部以及能够输出所述第四控制信号的第四输出部，所述第一P型传输晶体管包括：与所述第一信号输入端子连接的源极和背栅；与所述第一信号输出端子连接的漏极；以及与所述第一输出部连接的栅极，所述第二P型传输晶体管包括：连接于所述第一信号输入端子与所述第一P型传输晶体管的源极及背栅的连接点的源极和背栅；与所述第二信号输出端子连接的漏极；以及与所述第三输出部连接的栅极，所述第一N型传输晶体管包括：与所述第二信号输入端子连接的源极和背栅；连接于所述第二信号输出端子与所述第二P型传输晶体管的漏极的连接点的漏极；以及与所述第二输出部连接的栅极，所述第二N型传输晶体管包括：连接于所述第二信号输入端子与所述第一N型传输晶体管的源极及背栅的连接点的源极和背栅；连接于所述第一信号输出端子与所述第一P型传输晶体管的漏极的连接点的漏极；以及与所述第四输出部连接的栅极。

发明效果

根据本发明，相对于能够对信号电压比较高的信号进行切换的现有的模拟开关，能够构成电路小型且功耗小的模拟开关。

附图说明

图1的(a)是示出本实施方式的模拟开关的第一结构例的电路图，(b)是本实施方式的模拟开关的第一结构例中的时钟的时序图。

图2是示出本实施方式的模拟开关的第二结构例的电路图。

图3的(a)是示出本实施方式的模拟开关的第三结构例的电路图，(b)是本实施方式的模拟开关的第三结构例中的时钟的时序图。

图4是示出本实施方式的模拟开关的第四结构例的电路图。

图5是示出本实施方式的模拟开关的第五结构例的电路图。

图6是示出本实施方式的模拟开关的第六结构例的电路图。

图7是示出本实施方式的模拟开关的第七结构例的电路图。

图8是示出本实施方式的模拟开关的第八结构例的电路图。

图9是示出本实施方式的模拟开关的第九结构例的电路图。

图10是示出本实施方式的模拟开关的第十结构例的电路图。

图11是示出本实施方式的模拟开关的第十一结构例的电路图。

图12是示出本实施方式的模拟开关的第十二结构例的电路图。

图13的(a)示出本实施方式的模拟开关的应用例，(b)是上述应用例中的时钟的时序图。

图14的(a)是示出现有的模拟开关的第一结构例的电路图，图14的(b)是示出现有的模拟开关中的控制信号的状态和MOS传输电路的接通/断开状态的时序图。

图15是示出现有的模拟开关的第二结构例的电路图。

附图标记说明

1A～1L：模拟开关

20、50：时钟生成电路

31：降压电路(第一控制信号生成电路)

32：升压电路(第二控制信号生成电路)

35～38：齐纳二极管(第一齐纳二极管～第四齐纳二极管)

40A～40L：传输电路

N1～N6：节点

Mns1～Mns4：NMOS晶体管(第一N型传输晶体管～第四N型传输晶体管)

Mn1、Mn2：NMOS晶体管(第一N型FET、第二N型FET)

Mps1～Mps4：PMOS晶体管(第一N型传输晶体管～第四N型传输晶体管)

Mp1、Mp2：PMOS晶体管(第一P型FET、第二P型FET)

Ti：信号输入部

Ti1：第一信号输入端子

Ti2：第二信号输入端子

To：信号输出部

To1：第一信号输出端子

To2：第二信号输出端子

具体实施方式

以下，参照附图说明本发明的实施方式的模拟开关。

首先，说明本实施方式的模拟开关中的具有一个信号输入端子和一个信号输出端子的模拟开关，其中，信号输入端子是输入要被切换的信号的信号输入部，信号输出端子是输出信号的信号输出部。

图1的(a)是示出作为本实施方式的模拟开关的一例的模拟开关1A的结构的电路图，图1的(b)是模拟开关1A中的时钟ФCKO、Фpck、ФpckL、Фnck、ФnckH的时序图。

模拟开关1A包括时钟生成电路20、时钟自举电路30和传输电路40A。

时钟生成电路20具有时钟输入端子21和4个时钟输出端子22、23、24、25。时钟自举电路30具有作为第一控制信号生成电路的降压电路31和作为第二控制信号生成电路的升压电路32，构成为能够生成对FET的导通状态和截止状态进行控制的控制信号。传输电路40A包括至少一个作为N型FET的NMOS晶体管Mns1和至少一个作为P型FET的PMOS晶体管Mps1。

时钟生成电路20与时钟自举电路30连接。时钟自举电路30连接到传输电路40A。

更详细而言，降压电路31与时钟输出端子22、23连接。另外，降压电路31与作为第一P型传输晶体管(Transfer transistor)的PMOS晶体管Mps1的栅极连接。升压电路32与时钟输出端子24、25连接。另外，升压电路32与作为第一N型传输晶体管的NMOS晶体管Mns1的栅极连接。

降压电路31具有两个电容Ccp、CcpL、两个P型场效应晶体管(FET)即PMOS晶体管Mp1、Mp2以及两个齐纳二极管35、36。

作为第一电容的电容Ccp的一端与作为第一时钟输出端子的时钟输出端子22连接。作为第二电容的电容CcpL的一端与作为第二时钟输出端子的时钟输出端子23连接。电容Ccp的另一端与PMOS晶体管Mp2的漏极(在图1的(a)中为“D”)以及作为第一P型FET的PMOS晶体管Mp1的栅极(在图1的(a)中为“G”)连接。将该连接点称为节点N1。

作为第二P型FET的PMOS晶体管Mp2的源极(图1的(a)中“S”)与PMOS晶体管Mp1的源极串联连接。PMOS晶体管Mp1、Mp2各自的自身的源极与背栅(图1的(a)中的“B”)连接。即，PMOS晶体管Mp2的源极及背栅与PMOS晶体管Mp1的源极及背栅连接。将该连接点称为节点N3。PMOS晶体管Mp1的漏极连接到电容CcpL的另一端和PMOS晶体管Mp2的栅极。将该连接点称为节点N2。

在作为第四节点的节点N1和作为第一节点的节点N3之间还连接有齐纳二极管35。作为第一齐纳二极管的齐纳二极管35包括与节点N1连接的阳极和与节点N3连接的阴极。

另外，在作为第三节点的节点N2与节点N3之间还连接有齐纳二极管36。作为第二齐纳二极管的齐纳二极管36包括与节点N2连接的阳极和与节点N3连接的阴极。

这样构成的降压电路31作为对输入的电压进行降压并输出的降压电路进行动作。降压电路31构成为能够从节点N1、N2分别输出对PMOS晶体管的动作状态进行控制的控制信号。考虑输入到降压电路31的电压来选定电容Ccp、CcpL的耐压。

升压电路32包括两个电容Ccn和CcnH、两个作为N型场效应晶体管的NMOS晶体管Mn1、Mn2以及两个齐纳二极管37、38。

作为第三电容的电容Ccn的一端与作为第三时钟输出端子的时钟输出端子24连接。作为第四电容的电容CcnH的一端与作为第四时钟输出端子的时钟输出端子25连接。电容Ccn的另一端连接到作为第二N型FET的NMOS晶体管Mn2的漏极和作为第一N型FET的NMOS晶体管Mn1的栅极。将该连接点称为节点N4。

NMOS晶体管Mn2的源极与NMOS晶体管Mn1的源极串联连接。NMOS晶体管Mn1、Mn2各自的自身的源极及背栅连接。即，NMOS晶体管Mn2的源极及背栅与NMOS晶体管Mn1的源极及背栅连接。将该连接点称为节点N6。NMOS晶体管Mn1的漏极连接到电容CcnH的另一端和NMOS晶体管Mn2的栅极。将该连接点称为节点N5。

在作为第六节点的节点N4和作为第二节点的节点N6之间还连接有齐纳二极管37。作为第三齐纳二极管的齐纳二极管37包括与节点N6连接的阳极和与节点N4连接的阴极。另外，在作为第五节点的节点N5与节点N6之间还连接有齐纳二极管38。作为第四齐纳二极管的齐纳二极管38包括与节点N6连接的阳极和与节点N5连接的阴极。

这样构成的升压电路32作为对输入的电压进行升压并输出的升压电路进行动作。升压电路32构成为能够从节点N4、N5分别输出对NMOS晶体管的动作状态进行控制的控制信号。考虑输入到升压电路32的电压来选定电容Ccn、CcnH的耐压。

另外，降压电路31和升压电路32通过节点N3及节点N6连接。此外，节点N3及节点N6连接到信号输入端子Ti1与NMOS晶体管Mns1的源极的连接点。因此，节点N3、节点N6、信号输入端子Ti1和NMOS晶体管Mns1的源极形成同一节点。

传输电路40A具有包括一个NMOS晶体管Mns1和一个PMOS晶体管Mps1的传输要素41。在传输要素41中，NMOS晶体管Mns1和PMOS晶体管Mps1串联连接。另外，NMOS晶体管Mns1和PMOS晶体管Mps1各自的自身的源极及背栅连接。

NMOS晶体管Mns1的源极连接到信号输入端子Ti1和NMOS晶体管Mn1的背栅。NMOS晶体管Mns1的漏极连接到PMOS晶体管Mps1的源极。PMOS晶体管Mps1的漏极连接到信号输出端子To1。NMOS晶体管Mns1的栅极连接到齐纳二极管38的阴极、NMOS晶体管Mn1的漏极、NMOS晶体管Mn2的栅极和电容CcnH的另一端。PMOS晶体管Mps1的栅极连接到齐纳二极管36的阳极、PMOS晶体管Mp1的漏极、PMOS晶体管Mp2的栅极和电容CcpL的另一端。

接着，说明模拟开关1A的动作。

在模拟开关1A中，基于输入到传输电路40A的控制信号来控制作为传输晶体管的PMOS晶体管Mps1和NMOS晶体管Mns1的导通/截止状态。模拟开关1A构成为能够通过控制PMOS晶体管Mps1和NMOS晶体管Mns1的导通/截止状态，来切换使信号输入部Ti和信号输出部To之间电连接的接通状态和使信号输入部Ti和信号输出部To之间电切断的断开状态。

在时钟生成电路20中，从时钟输入端子21输入作为基准时钟的时钟ФCKO。时钟生成电路20基于从时钟输入端子21输入的时钟ФCKO，生成包含时钟Фpck、ФpckL、Фnck、ФnckH的多个不同的时钟。

时钟Фpck、ФpckL、Фnck、ФnckH以图1的(b)所例示的定时，信号电平在高电平(以下称为“H电平”)和低电平(以下称为“L电平”)之间转变。

更具体地，作为第一时钟的时钟Фpck和作为第二时钟的时钟ФpckL以不会在相同期间成为L电平的定时生成。即，时钟ФpckL在时钟Фpck处于L电平的期间处于H电平。另一方面，作为第三时钟的时钟Фnck和作为第四时钟的时钟ФnckH以不同时成为H电平的定时生成。即，时钟ФnckH在时钟Фnck处于H电平的期间处于L电平。

另外，时钟Фpck、Фnck以相互成为相反极性的定时生成。此外，时钟ФpckL、ФnckH以彼此成为相反极性的定时生成。时钟ФCKO、Фpck、ФpckL、Фnck、ФnckH分别是H电平和L电平的电压差为例如5V等小于10V(1位数伏特)的电压。对于NMOS晶体管Mns1和PMOS晶体管Mps1之间的关系而言，设定为对NMOS晶体管Mns1及PMOS晶体管Mps1的导通状态和截止状态进行切换所需的阈值电压以上、且NMOS晶体管Mns1及PMOS晶体管Mps1的耐压以下。

由时钟生成电路20生成的时钟Фpck、ФpckL、Фnck、ФnckH分别从时钟输出端子22、23、24、25输出，分别施加到PMOS晶体管Mp1、PMOS晶体管Mp2、NMOS晶体管Mn1、NMOS晶体管Mn2的各栅极。

在降压电路31中，信号输入部Ti的电压Vii分别施加到PMOS晶体管Mp1、Mp2的源极和背栅。PMOS晶体管Mp1、Mp2根据输入的时钟Фpck、ФpckL排他地动作。即，在PMOS晶体管Mp1为导通状态时PMOS晶体管Mp2为截止状态，在PMOS晶体管Mp2为导通状态时PMOS晶体管Mp1为截止状态。另外，允许PMOS晶体管Mp1、Mp2在相同期间成为截止状态。

通过上述动作，节点N1、N2的电压以电压Vii为基准电压，在与使电压比该基准电压更低地下降后的电压(以下称为“下降调整电压”)之间被控制。即，降压电路31基于电压Vii以及时钟Фpck、ФpckL的电压，生成将作为基准电压的电压Vii设为作为第一电平的H电平，将下降调整电压设为作为第二电平的L电平的信号。在图1所例示的降压电路31中，所生成的信号作为包含两个不同电压电平的第一控制信号从节点N2输出，并输入到PMOS晶体管Mps1的栅极。

在升压电路32中，电压Vii分别施加到NMOS晶体管Mn1、Mn2的源极和背栅。NMOS晶体管Mn1、Mn2根据输入的时钟Фnck、ФnckH排他地动作。即，在NMOS晶体管Mn1为导通状态时NMOS晶体管Mn2为截止状态，在NMOS晶体管Mn2为导通状态时NMOS晶体管Mn1为截止状态。另外，允许NMOS晶体管Mn1、Mn2在相同期间截止。

通过上述动作，节点N4、N5的电压以电压Vii为基准电压，在与使电压比该基准电压更高地上升后的电压(以下称为“上升调整电压”)之间被控制。即，升压电路32基于电压Vii和时钟Фnck、ФnckH的电压，生成将作为基准电压的电压Vii设为作为第一电平的L电平，将上升调整电压设为作为第三电平的H电平的信号。在图1所例示的升压电路32中，所生成的信号作为包含两个不同电压电平的第二控制信号从节点N5输出，并输入到NMOS晶体管Mns1的栅极。

传输电路40A作为如下的开关器件发挥功能：根据从时钟自举电路30输入的控制信号，能够对接通状态和断开状态进行切换。在接通状态下，输入到信号输入部Ti的信号从信号输出部To输出。另一方面，在断开状态下，输入到信号输入部Ti的信号不从信号输出部To输出。

在时钟ФpckL为L电平，时钟ФnckH为H电平的期间，对NMOS晶体管Mns1的栅极施加H电平的信号，对PMOS晶体管Mps1的栅极施加L电平的信号。其结果，NMOS晶体管Mns1的栅极电压上升，超过NMOS晶体管Mns1的阈值电压，NMOS晶体管Mns1成为导通状态。此外，PMOS晶体管Mps1的栅极电压下降，超过PMOS晶体管Mps1的阈值电压，PMOS晶体管Mps1成为导通状态。因此，在传输电路40A中，在时钟ФpckL处于L电平并且时钟ФnckH处于H电平的期间，信号输入部Ti和信号输出部To导通。即，传输电路40A成为接通状态。

另一方面，在传输电路40A中，在除了上述之外的期间、具体地在向NMOS晶体管Mns1和PMOS晶体管Mps1的各栅极施加与电压Vii相等的电压的期间，NMOS晶体管Mns1的栅极电压不超过NMOS晶体管Mns1的阈值电压而NMOS晶体管Mns1成为截止状态。PMOS晶体管Mps1的栅极电压不超过PMOS晶体管Mps1的阈值电压而PMOS晶体管Mps1成为截止状态。即，传输电路40A成为断开状态。

传输电路40A在被控制为断开状态的期间，当施加到信号输出部To的电压Voo大于电压Vii时，PMOS晶体管Mps1有时从截止状态转变为导通状态。这是因为，当电压Voo高于电压Vii时，包括在PMOS晶体管Mps1中的寄生二极管成为正向，因此PMOS晶体管Mps1的源极电位升高。然而，即使PMOS晶体管Mps1从截止状态转变为导通状态，传输电路40A也可以稳定地维持断开状态。这是因为，源极和背栅与信号输入端子Ti1连接的NMOS晶体管Mns1稳定地维持截止状态，而不受PMOS晶体管Mps1的源极电位升高的影响。

此外，在传输电路40A被控制为断开状态的期间，在PMOS晶体管Mps1导通的状态下，与信号输出部To连接的输出侧的PMOS晶体管Mps1的栅极与源极间电压是电压Vii与电压Voo之差的绝对值、即输入电压与输出电压之差的绝对值(＝|Vii-Voo|)。因此，当绝对值|Vii-Voo|为PMOS晶体管Mps1的栅极与源极间耐压以下时，即使是电压Vii为例如100V等比输出侧MOS晶体管的栅极与源极间耐压充分高的电压的信号，传输电路40A也能够进行开关动作。

反过来讲，即使电压Vii、Voo为高于绝对值|Vii-Voo|的电压，模拟开关1A也可以选定考虑了相对低的绝对值|Vii-Voo|的晶体管。因此，相对于模拟开关100、150(参照图14、图15)等由具有被通断的模拟信号的电压以上的耐压的晶体管构成的现有的模拟开关，能够使用相对低耐压的晶体管来构成模拟开关1A。模拟开关1A相对于现有的模拟开关，能够使用相对低耐压的晶体管来构成，因此能够使电路小型化，能够减小功耗。

另外，模拟开关1A可以构成为不具备上述现有的模拟开关150所具有的对MOS传输电路130的端子施加相对于电源电压VDD充分低的接地电压VSS等规定的电压的结构。

在模拟开关1A中，由于不需要对信号输入部Ti或信号输出部To施加规定的电压的结构及动作，所以能够使模拟开关1A的开关动作比模拟开关150更高速化。此外，模拟开关1A不需要对信号输入部Ti或信号输出部To施加规定的电压的结构，所以通过该结构能够抑制干扰叠加在模拟信号。即，模拟开关1A能够高精度地从信号输出部To输出从信号输入部Ti输入的信号。

图2是示出作为本实施方式的模拟开关的一例的模拟开关1B的结构的电路图。

模拟开关1B与模拟开关1A的不同之处在于，模拟开关1B具备传输电路40B来代替传输电路40A，但是在其他方面实质上没有不同。传输电路40B与传输电路40A的不同之处在于，NMOS晶体管Mns1和PMOS晶体管Mps1之间的连接关系。在传输电路40B中，PMOS晶体管Mps1的源极连接到信号输入端子Ti1，漏极连接到NMOS晶体管Mns1的源极。此外，NMOS晶体管Mns1的漏极与信号输出端子To1连接。

在模拟开关1B中，节点N3、节点N6、信号输入部Ti和PMOS晶体管Mps1的源极形成同一节点。模拟开关1B具备与模拟开关1A不同的结构，但与模拟开关1A同样地进行动作。

在模拟开关1B中，在被控制为断开状态的期间，当信号输出部To的电压Voo低于施加到信号输入部Ti的电压Vii时，NMOS晶体管Mns1有时从截止转变为导通。这是因为，在电压Voo比电压Vii低的情况下，包括在NMOS晶体管Mns1中的寄生二极管成为正向，因此NMOS晶体管Mns1的源极电位下降。

然而，即使NMOS晶体管Mns1从截止转变为导通，传输电路40B也可以稳定地维持断开状态。这是因为，源极和背栅与信号输入端子Ti1连接的PMOS晶体管Mps1稳定地维持截止状态，而不受NMOS晶体管Mns1的源极电位下降的影响。

在传输电路40B被控制为断开状态的期间，在NMOS晶体管Mns1导通的状态下，与信号输出部To连接的输出侧的NMOS晶体管Mns1的栅极与源极间电压是绝对值|Vii-Voo|。因此，当绝对值|Vii-Voo|为NMOS晶体管Mns1的栅极与源极间耐压以下时，即使是电压Vii为与输出侧MOS晶体管的栅极与源极间耐压相比充分高的电压的信号，传输电路40B也能够进行开关动作。

此外，在模拟开关1A、1B中，PMOS晶体管Mps1和NMOS晶体管Mns1的各栅极的连接目的地不限于图1和图2所示的连接目的地。图1和图2所示的PMOS晶体管Mps1和NMOS晶体管Mns1的各栅极只要具有被输入L电平和H电平以相同定时转变的彼此极性相反的控制信号的关系即可。因此，PMOS晶体管Mps1和NMOS晶体管Mns1的各栅极的连接目的地可以分别为节点N1和节点N4。

接着，对具有作为信号输入部的一个信号输入端子和作为信号输出部的两个信号输出端子而构成的模拟开关、即具有包括信号输出端子Ti1的信号输入部Ti和包括信号输出端子To1、To2的信号输出部To的模拟开关进行说明。

图3的(a)是示出作为本实施方式的模拟开关的一例的模拟开关1C的结构的电路图，图3的(b)是模拟开关1C中的各时钟ФCKO、Фpck、ФpckL、Фnck、ФnckH的时序图。

模拟开关1C与模拟开关1A的不同之处在于，模拟开关1C具备传输电路40C来代替传输电路40A，并且时钟自举电路30与传输电路40C之间的连接关系不同，但是在其他方面实质上没有不同。因此，在说明模拟开关1C时，以传输电路40C为中心进行说明，对于与模拟开关1A中包括的构成要素实质上相同的构成要素，标注相同的附图标记，并且省略重复的说明。

传输电路40C具有与传输要素41同样地构成的传输要素41_1、41_2。即，通过在具有一个传输要素41(传输要素41_1)的传输电路40A进一步追加设置一个传输要素41(传输要素41_2)来构成传输电路40C。传输要素41_2连接在信号输入端子Ti1和信号输出端子To2之间。

作为第二P型传输晶体管的PMOS晶体管Mps2的栅极连接到PMOS晶体管Mp1的栅极、PMOS晶体管Mp2的漏极和齐纳二极管35的阳极。即，PMOS晶体管Mps2的栅极连接至节点N1。

作为第二N型传输晶体管的NMOS晶体管Mns2的栅极连接到NMOS晶体管Mn1的栅极、NMOS晶体管Mn2的漏极和齐纳二极管37的阴极。即，NMOS晶体管Mns2的栅极连接至节点N4。

接着，说明模拟开关1C的动作。

在模拟开关1C中，基于输入到传输电路40C的控制信号来控制PMOS晶体管Mps1、Mps2以及NMOS晶体管Mns1、Mns2的导通/截止状态。模拟开关1C构成为能够通过控制PMOS晶体管Mps1、Mps2以及NMOS晶体管Mns1、Mns2的导通/截止状态来切换接通状态和断开状态。

图3的(b)中例示的时钟Фpck、ФpckL、Фnck、ФnckH是H电平和L电平以与图1的(b)中例示的时钟Фpck、ФpckL、Фnck、ФnckH相同的定时转变的时钟。

降压电路31基于电压Vii以及时钟Фpck、ФpckL的电压，生成将作为基准电压的电压Vii设为H电平，将下降调整电压设为L电平的信号。所生成的信号作为用于控制PMOS晶体管Mps1、Mps2的导通状态/截止状态的控制信号分别从节点N1、N2输出。从节点N1输出的信号输入到PMOS晶体管Mps2的栅极。从节点N2输出的信号输入到PMOS晶体管Mps1的栅极。

这样，在模拟开关1C中，生成用于控制PMOS晶体管Mps1、Mps2的导通状态/截止状态的两个控制信号。所生成的两个控制信号分别输入到传输电路40C的PMOS晶体管Mps1、Mps2的栅极。

升压电路32基于电压Vii和时钟Фnck、ФnckH的电压，生成将作为基准电压的电压Vii设为L电平，将上升调整电压设为H电平的信号。所生成的信号作为用于控制NMOS晶体管Mns1、Mns2的导通状态/截止状态的控制信号分别从节点N4、N5输出。从节点N4输出的信号输入到NMOS晶体管Mns2的栅极。从节点N5输出的信号输入到NMOS晶体管Mns1的栅极。

这样，在模拟开关1C中，生成用于控制NMOS晶体管的导通/截止状态的两个控制信号。所生成的两个控制信号分别输入到传输电路40C的NMOS晶体管Mns1、Mns2的栅极。

传输电路40C与传输电路40A同样地作为开关器件发挥功能。在接通状态下，输入到信号输入部Ti的信号从作为第一信号输出端子的信号输出端子To1或作为第二信号输出端子的信号输出端子To2输出。另一方面，在断开状态下，输入到信号输入部Ti的信号不从信号输出端子To1和信号输出端子To2中的任何端子输出。

传输电路40C在时钟ФpckL处于L电平并且时钟ФnckH处于H电平的期间，信号输入部Ti和信号输出端子To1导通。传输电路40C在时钟Фpck处于L电平并且时钟Фnck处于H电平的期间，信号输入部Ti和信号输出端子To2导通。上述信号输入部Ti与信号输出端子To1或信号输出端子To2导通的状态是传输电路40C的接通状态。在除了上述之外的期间、具体地在向NMOS晶体管Mns1、Mns2以及PMOS晶体管Mps1、Mps2的各栅极施加与电压Vii相等的电压的期间，传输电路40C成为断开状态。

上述模拟开关1C能够获得与模拟开关1A同样的效果。另外，模拟开关1C在从信号输出部To输出被输入到信号输入部Ti的信号时，能够切换为信号输出端子To1或信号输出端子To2而进行输出。

图4和图5分别是示出作为本实施方式的模拟开关的一例的模拟开关1D和模拟开关1E的结构的电路图。另外，在图4及图5中，从确保附图的简洁性及清晰性等的观点出发，省略对与图1至图3所示的构成要素对应的构成要素的一部分标注的附图标记而进行图示。

模拟开关1D与模拟开关1B的不同之处在于，模拟开关1D具备传输电路40D来代替传输电路40B，并且时钟自举电路30和传输电路40D之间的连接关系不同，但是在其他方面实质上没有不同。因此，在说明模拟开关1D时，以传输电路40D为中心进行说明，对于与模拟开关1A、1B中包括的构成要素实质上相同的构成要素，标注相同的附图标记，并且省略重复的说明。

传输电路40D还具有与传输要素42同样地构成的传输要素42_1、42_2。即，通过在具有一个传输要素42(传输要素42_1)的传输电路40B进一步追加设置一个传输要素42(传输要素42_2)来构成传输电路40D。传输要素42_2连接在信号输入端子Ti1和信号输出端子To2之间。

关于传输要素42_2，PMOS晶体管Mps2的源极连接到PMOS晶体管Mps1的源极、信号输入端子Ti1以及节点N3、N6。PMOS晶体管Mps2的栅极连接至节点N1。另外，NMOS晶体管Mns2的漏极与信号输出端子To2连接。NMOS晶体管Mns2的栅极连接到节点N4。

这样构成的模拟开关1D相对于模拟开关1C，可以具备具有传输要素42_1、42_2的传输电路40D，来代替具有传输要素41_1、41_2的传输电路40C。

模拟开关1E与模拟开关1C的不同之处在于，模拟开关1E具备传输电路40E来代替传输电路40C，但是在其他方面实质上没有不同。更具体地，传输电路40E与传输电路40C的不同之处在于，传输电路40E具有传输要素42来代替传输要素41_2，但是在其他方面实质上没有不同。

模拟开关1D、1E都与模拟开关1C同样地进行动作，所以能够进行与模拟开关1C同样的开关动作。另外，模拟开关1D、1E能够得到与模拟开关1C同样的效果。

在模拟开关1C～1E中，PMOS晶体管Mps1、Mps2以及NMOS晶体管Mns1、Mns2的各栅极的连接目的地不限于图3至图5所示的连接目的地。图3至图5所示的PMOS晶体管Mps1和NMOS晶体管Mns1的各栅极以及PMOS晶体管Mps2和NMOS晶体管Mns2的各栅极只要具有被输入L电平和H电平以相同定时转变的彼此极性相反的控制信号的关系即可。此外，PMOS晶体管Mps1、Mps2的各栅极只要具有在一方的控制信号处于L电平的期间另一方的控制信号处于H电平的关系即可。此外，NMOS晶体管Mns1、Mns2的各栅极只要具有在一方的控制信号处于H电平的期间另一方的控制信号处于L电平的关系即可。因此，PMOS晶体管Mps1、Mps2和NMOS晶体管Mns1、Mns2的各栅极的连接目的地也可以分别为节点N1、N2和节点N4、N5。

接着，对具有作为信号输入部的两个信号输入端子和作为信号输出部的1个信号输出端子而构成的模拟开关、即具有包括信号输入端子Ti1、Ti2的信号输入部Ti和包括信号输出端子To1的信号输出部To的模拟开关进行说明。

图6是示出作为本实施方式的模拟开关的一例的模拟开关1F的结构的电路图。另外，在图6中，简化示出分别与上述降压电路31以及升压电路32实质上相同的结构的降压电路31_1、31_2以及升压电路32_1、32_2。

模拟开关1F实质上具备两个(一对)模拟开关1A，构成为将一个模拟开关1A的信号输出部To连接到另一个模拟开关1A的信号输出部To和PMOS晶体管Mps1的漏极。

具体而言，模拟开关1F具备与一对时钟生成电路20相应的时钟生成电路50、与一对时钟自举电路30相应的时钟自举电路30_1和30_2以及包括与一对传输要素41相应的传输要素41_1和41_2的传输电路40F。时钟自举电路30_1具有降压电路31_1和升压电路32_1。时钟自举电路30_2具有作为第三控制信号生成电路的降压电路31_2和作为第四控制信号生成电路的升压电路32_2。这里，降压电路31_1、31_2实质上与降压电路31同样地构成。升压电路32_1、32_2实质上与升压电路32同样地构成。

时钟生成电路50具有一个时钟输入端子51、两个时钟输出端子52_1、52_2、两个时钟输出端子53_1、53_2、两个时钟输出端子54_1、54_2以及两个时钟输出端子55_1、55_2。时钟输入端子51是与时钟输入端子21同样的构成要素，被输入时钟ФCKO。时钟输出端子52_1以及时钟输出端子52_2是与时钟输出端子22同样的构成要素，输出时钟Фpck。时钟输出端子53_1和时钟输出端子53_2是与时钟输出端子23同样的构成要素，输出时钟ФpckL。时钟输出端子54_1和时钟输出端子54_2是与时钟输出端子24同样的构成要素，输出时钟Фnck。时钟输出端子55_1和时钟输出端子55_2是与时钟输出端子25同样的构成要素，输出时钟ФnckH。

传输电路40F具有传输要素41_1和传输要素41_2。作为传输要素41_2的输出端的PMOS晶体管Mps2的漏极连接到信号输出部To和作为传输要素41_1的输出端的PMOS晶体管Mps1的漏极。

关于传输电路40F，尽管图6中省略图示，但是NMOS晶体管Mns1的栅极和PMOS晶体管Mps1的栅极分别连接到时钟自举电路30_1中的节点N5和节点N2。另外，NMOS晶体管Mns2和PMOS晶体管Mps2构成为与NMOS晶体管Mns1和PMOS晶体管Mps1排他地动作。

在NMOS晶体管Mns1的栅极与时钟自举电路30_1的节点N5连接时，NMOS晶体管Mns2的栅极与作为第十节点的、时钟自举电路30_2中的节点N4(未图示)连接。

在PMOS晶体管Mps1的栅极与时钟自举电路30_1的节点N2连接的情况下，PMOS晶体管Mps2的栅极与作为第八节点的、时钟自举电路30_2中的节点N1(未图示)连接。

上述模拟开关1F可以视为包括传输要素41_1的模拟开关1A和包括传输要素41_2的模拟开关1A的一对模拟开关1A。

在传输要素41_1中，从时钟自举电路30_1的节点N2输出的信号作为第一控制信号输入到PMOS晶体管Mps1的栅极。另外，从时钟自举电路30_1的节点N5输出的信号作为第二控制信号输入到NMOS晶体管Mns1。另一方面，在传输要素41_2中，从时钟自举电路30_2的节点N1输出的信号作为第三控制信号输入到PMOS晶体管Mps2的栅极。另外，从时钟自举电路30_2的节点N4输出的信号作为第四控制信号输入到NMOS晶体管Mns2。

这样，由于模拟开关1F可以视为具备包括传输要素41_1、41_2的一对模拟开关1A，因此可以获得与模拟开关1A同样的效果。

另外，传输要素41_2与传输要素41_1排他地动作。因此，当从信号输出部To输出被输入到信号输入部Ti的信号时，模拟开关1F能够切换为输入到信号输入端子Ti1的信号或输入到信号输入端子Ti2的信号来进行输出。

在此，将输入到作为第一信号输入端子的信号输入端子Ti1的输入信号设为电压Vi1，将输入到作为第二信号输入端子的信号输入端子Ti2的输入信号设为电压Vi2。当电压Vi1为电压Vi2以上时，即，当Vi1≥Vi2成立时，在传输电路40F被控制为断开状态的期间，模拟开关1F能够防止PMOS晶体管Mps1、Mps2由于受到信号输出部To侧的MOS晶体管、即漏极与信号输入端子To1、To2的每一个连接的PMOS晶体管Mps1、Mps2各自中包括的寄生二极管的影响而转变为导通。因此，模拟开关1F与模拟开关1A～1E相比能够进一步抑制功耗。

此外，在模拟开关1F中，PMOS晶体管Mps1、Mps2以及NMOS晶体管Mns1、Mns2的各栅极的连接目的地不限于图6所示的连接目的地。PMOS晶体管Mps1和NMOS晶体管Mns1的各栅极的连接目的地可以分别为时钟自举电路30_1的节点N1和时钟自举电路30_1的节点N4。在该连接目的地的情况下，PMOS晶体管Mps2和NMOS晶体管Mns2的各栅极的连接目的地可以分别是作为第七节点的、时钟自举电路30_2的节点N2和作为第九节点的、时钟自举电路30_2的节点N5。

图7和图8分别是示出作为本实施方式的模拟开关的一例的模拟开关1G和模拟开关1H的结构的电路图。另外，图7中的模拟开关1G和图8中的模拟开关1H是以省略了与模拟开关1F共同的时钟生成电路50和时钟自举电路30_1、30_2的状态示出的。

模拟开关1G实质上具有一对模拟开关1B，将一个模拟开关1B的信号输出部To与另一个模拟开关1B的信号输出部To及NMOS晶体管Mns1的漏极连接而构成。具体而言，模拟开关1G具备时钟生成电路50、时钟自举电路30_1、30_2以及包括与一对传输要素42相应的传输要素42_1和42_2的传输电路40G。

模拟开关1H与模拟开关1F的不同之处在于，模拟开关1H具备传输电路40H来代替传输电路40F，但是在其他方面实质上没有不同。更具体地，传输电路40H与传输电路40F的不同之处在于，传输电路40H具备传输要素42来代替传输要素41_2，但是在其他方面实质上没有不同。

模拟开关1G、1H都与模拟开关1F同样地动作，所以能够进行与模拟开关1F同样的开关动作，此外，模拟开关1G、1H能够得到与模拟开关1F同样的效果。

在模拟开关1G、1H中，PMOS晶体管Mps1、Mps2以及NMOS晶体管Mns1、Mns2的各栅极的连接目的地不限于图7和图8所示的连接目的地。在模拟开关1G、1H中，与模拟开关1F相同，PMOS晶体管Mps1、Mps2及NMOS晶体管Mns1、Mns2的各栅极的连接目的地可以分别为时钟自举电路30_1的节点N1、时钟自举电路30_2的节点N2、时钟自举电路30_1的节点N4、时钟自举电路30_2的节点N5。

接着，对具有作为信号输入部的两个信号输入端子和作为信号输出部的两个信号输出端子而构成的模拟开关、即具有包括信号输入端子Ti1、Ti2的信号输入部Ti和包括信号输出端子To1、To2的信号输出部To的模拟开关进行说明。

图9是示出作为本实施方式的模拟开关的一例的模拟开关1I的结构的电路图。另外，图9中的模拟开关1I是以局部省略了时钟生成电路50等与模拟开关1F共同的构成要素的状态示出的。

模拟开关1I与模拟开关1F的不同之处在于，模拟开关1I具备传输电路40I来代替传输电路40F，但是在其他方面实质上没有不同。更具体地，传输电路40I相对于传输电路40F，还具有信号输出端子To2、NMOS晶体管Mns3、Mns4以及PMOS晶体管Mps3、Mps4。

串联连接的NMOS晶体管Mns3和PMOS晶体管Mps3是与传输要素41同样地构成的传输要素41_3。传输要素41_3串联连接在信号输入端子Ti1和信号输出端子To2之间。

作为第三N型传输晶体管的NMOS晶体管Mns3包括与时钟自举电路30_1的节点N4连接的栅极。作为第三P型传输晶体管的PMOS晶体管Mps3包括与时钟自举电路30_1的节点N1连接的栅极。

串联连接的NMOS晶体管Mns4和PMOS晶体管Mps4是与传输要素41同样地构成的传输要素41_4。传输要素41_4串联连接在信号输入端子Ti2和信号输出端子To2之间。

作为第四N型传输晶体管的NMOS晶体管Mns4包括与时钟自举电路30_2的节点N5连接的栅极。作为第四P型传输晶体管的PMOS晶体管Mps4包括与时钟自举电路30_2的节点N2连接的栅极。

因此，传输电路40I具有与传输要素41同样地构成的四个传输要素41_1～41_4，可以视为并联连接的两个(一对)传输电路40F。

模拟开关1I与模拟开关1F同样地动作。传输电路40I具有NMOS晶体管Mns1、Mns4及PMOS晶体管Mps1、Mps4都导通的第一连接状态和NMOS晶体管Mns2、Mns3及PMOS晶体管Mps2、Mps3都导通的第二连接状态。

在第一连接状态和第二连接状态下，传输电路40I成为接通状态。更具体而言，在第一连接状态下，信号输入端子Ti1和信号输出端子To1之间及信号输入端子Ti2和信号输出端子To2之间分别成为导通状态。在第二连接状态下，信号输入端子Ti1和信号输出端子To2之间及信号输入端子Ti2和信号输出端子To1之间分别成为导通状态。在除了上述第一连接状态和第二连接状态之外的状态下，传输电路40I成为断开状态。

由于上述模拟开关1I与模拟开关1F同样地动作，所以传输电路40I可以转变为包括第一连接状态和第二连接状态的接通状态和断开状态。因此，模拟开关1I能够切换将输入到信号输入端子Ti1、Ti2的信号分别从信号输出端子To1、To2输出，或者分别从信号输出端子To2、To1输出，或者都不输出的动作。此外，模拟开关1I可以获得与模拟开关1F同样的效果。

图10是示出作为本实施方式的模拟开关的一例的模拟开关1J的结构的电路图。另外，图10中的模拟开关1J是以局部省略了时钟生成电路50等与模拟开关1G共同的构成要素的状态示出的。

模拟开关1J与模拟开关1G的不同之处在于，模拟开关1J具备传输电路40J来代替传输电路40G，但是在其他方面实质上没有不同。更具体地，传输电路40J相对于传输电路40G，还具有信号输出端子To2、在信号输入端子Ti1和信号输出端子To2之间串联连接的PMOS晶体管Mps3和NMOS晶体管Mns3、以及在信号输入端子Ti2和信号输出端子To2之间串联连接的PMOS晶体管Mps4和NMOS晶体管Mns4。

串联连接的PMOS晶体管Mps3和NMOS晶体管Mns3是与传输要素42同样地构成的传输要素42_3。另外，串联连接的PMOS晶体管Mps4和NMOS晶体管Mns4是与传输要素42同样地构成的传输要素42_4。因此，传输电路40J可以视为并联连接的两个(一对)传输电路40G。

换言之，模拟开关1J相对于模拟开关1I，具备传输要素42_1～42_4来代替传输要素41_1～41_4。

模拟开关1J与模拟开关1G同样地动作。传输电路40J与传输电路40I同样地构成为能够转变接通状态和断开状态。即，传输电路40J的接通状态包括PMOS晶体管Mps1、Mps4及NMOS晶体管Mns1、Mns4都导通的第一连接状态和NMOS晶体管Mns2、Mns3及PMOS晶体管Mps2、Mps3都导通的第二连接状态。传输电路40J的断开状态是除了上述第一连接状态和第二连接状态之外的状态。

由于上述模拟开关1J与模拟开关1G同样地动作，所以传输电路40J可以转变为包括第一连接状态和第二连接状态的接通状态和断开状态。因此，模拟开关1J能够切换将输入到信号输入端子Ti1、Ti2的信号分别从信号输出端子To1、To2输出，或者分别从信号输出端子To2、To1输出，或者都不输出的动作。此外，模拟开关1J可以获得与模拟开关1G同样的效果。

图11是示出作为本实施方式的模拟开关的一例的模拟开关1K的结构的电路图。另外，图11中的模拟开关1K是以局部省略了时钟生成电路50等与模拟开关1H共同的构成要素的状态示出的。

模拟开关1K与模拟开关1H的不同之处在于，模拟开关1K具备传输电路40K来代替传输电路40H，但是在其他方面实质上没有不同。更具体地，传输电路40K相对于传输电路40H，还具有信号输出端子To2、在信号输入端子Ti1和信号输出端子To2之间串联连接的NMOS晶体管Mns3和PMOS晶体管Mps3、以及在信号输入端子Ti2和信号输出端子To2之间串联连接的PMOS晶体管Mps4和NMOS晶体管Mns4。

串联连接的NMOS晶体管Mns3和PMOS晶体管Mps3是与传输要素41同样地构成的传输要素41_3。另外，串联连接的PMOS晶体管Mps4和NMOS晶体管Mns4是与传输要素42同样地构成的传输要素42_4。因此，传输电路40K可以视为并联连接的两个(一对)传输电路40H。

换言之，可认为模拟开关1K相对于模拟开关1I，具备传输要素42_2、42_4来代替传输要素41_2、41_4。可认为模拟开关1K相对于模拟开关1J，具备传输要素41_1、41_3来代替传输要素42_1、42_3。

模拟开关1K与模拟开关1H同样地动作。传输电路40K与传输电路40H同样地构成为能够转变接通状态和断开状态。即，传输电路40K的接通状态包括NMOS晶体管Mns1、Mns4及PMOS晶体管Mps1、Mps4都导通的第一连接状态和NMOS晶体管Mns2、Mns3及PMOS晶体管Mps2、Mps3都导通的第二连接状态。传输电路40K的断开状态是除了上述第一连接状态和第二连接状态之外的状态。

由于上述模拟开关1K与模拟开关1H同样地动作，所以传输电路40K可以转变为包括第一连接状态和第二连接状态的接通状态和断开状态。因此，模拟开关1K能够切换将输入到信号输入端子Ti1、Ti2的信号分别从信号输出端子To1、To2输出，或者分别从信号输出端子To2、To1输出，或者都不输出的动作。另外，模拟开关1K能够得到与模拟开关1H同样的效果。

图12是示出作为本实施方式的模拟开关的一例的模拟开关1L的结构的电路图。

模拟开关1L与模拟开关1I～1K同样，具有包括信号输入端子Ti1、Ti2的信号输入部Ti和包括信号输出端子To1、To2的信号输出部To。另一方面，模拟开关1L以信号输入端子Ti1、Ti2的一方的电压为信号输入端子Ti1、Ti2的另一方的电压以上的关系成立为条件，相对于模拟开关1I～1K简化了结构。这里，以输入到信号输入端子Ti2的作为第二输入电压的电压Vi2是与输入到信号输入端子Ti1的作为第一输入电压的电压Vi1相同或比其低的电压的情况、即电压Vi2为电压Vi1以下(或电压Vi1为电压Vi2以上)为例，具体地进行说明。

所谓的电压Vi2为电压Vi1以下、即Vi1≥Vi2成立的情况，例如有在信号输入端子Ti1、Ti2分别连接直流电源的正极、负极的情况。模拟开关1L相对于模拟开关1I～1K，具备时钟生成电路20来代替时钟生成电路50。另外，模拟开关1L相对于模拟开关1I～1K，具备时钟自举电路30来代替时钟自举电路30_1、30_2，具备传输电路40L来代替传输电路40I～40K。

在作为控制信号生成电路的时钟自举电路30中，作为第一控制信号生成电路的降压电路31具有作为第一输出部的节点N2和作为第三输出部的节点N1。另外，作为第二控制信号生成电路的升压电路32具有作为第二输出部的节点N5和作为第四输出部的节点N4。

传输电路40L构成为具有传输要素43和传输要素44，传输要素43包括源极相互连接的PMOS晶体管Mps1、Mps2，传输要素44包括源极相互连接的NMOS晶体管Mns1、Mns2。

传输要素43相对于传输电路40I、40K中的两个传输要素41_1、41_3省略NMOS晶体管Mns1、Mns3而构成。另外，传输要素43相对于传输电路40J中的两个传输要素42_1和42_3省略NMOS晶体管Mns1、Mns3而构成。即，传输要素43包括传输电路40I～40K中的PMOS晶体管Mps1、Mps3分别作为PMOS晶体管Mps1、Mps2。

PMOS晶体管Mps1包括与信号输入端子Ti1连接的源极和背栅、与信号输出端子To1连接的漏极、以及与作为第一输出部和第三输出部中的一个输出部的节点N2连接的栅极。PMOS晶体管Mps2包括连接于信号输入端子Ti1与PMOS晶体管Mps1的源极及背栅的连接点P1的源极及背栅、与信号输出端子To2连接的漏极、以及与作为第一输出部及第三输出部中的另一个输出部的节点N1连接的栅极。

传输要素44相对于传输电路40I中的两个传输要素41_2、41_4省略PMOS晶体管Mps2、Mps4而构成。另外，传输要素44相对于传输电路40J、40K中的两个传输要素42_2、42_4省略PMOS晶体管Mps2、Mps4而构成。即，传输要素44包括传输电路40I～40K中的NMOS晶体管Mns4、Mns2分别作为NMOS晶体管Mns1、Mns2。

NMOS晶体管Mns1包括与信号输入端子Ti2连接的源极和背栅、连接于信号输出端子To2与PMOS晶体管Mps2的漏极的连接点P2的漏极、以及与作为第二输出部的节点N5连接的栅极。NMOS晶体管Mns2包括连接于信号输入端子Ti2与NMOS晶体管Mns1的源极及背栅的连接点P3的源极和背栅、连接于信号输出端子To1与PMOS晶体管Mps1的漏极的连接点P4的漏极、以及与作为第四输出部的节点N4连接的栅极。

这样，模拟开关1L相对于模拟开关1I～1K省略与降压电路31_2、升压电路32_1、时钟输出端子52_2、时钟输出端子53_2、时钟输出端子54_1、时钟输出端子55_1、降压电路31_2连接的PMOS晶体管Mps2、Mps4、以及与升压电路32_1连接的NMOS晶体管Mns1、Mns3而构成。

根据例如满足Vi1≥Vi2等、信号输入端子Ti1、Ti2的一方的电压为信号输入端子Ti1、Ti2的另一方的电压以上的关系成立的模拟开关1L，相对于模拟开关1I～1K，能够简化电路结构。具体而言，相对于模拟开关1I～1K，能够将生成的时钟、降压电路31、升压电路32、NMOS晶体管以及PMOS晶体管的数量减半，来构成可与模拟开关1I～1K同样地动作的模拟开关1L。因此，模拟开关1L相对于模拟开关1I～1K，能够进一步减小电路，能够进一步减小功耗。

在模拟开关1L中，如果满足Vi1≥Vi2，则作为第一输出电压的电压Vo1成为电压Vi1以下的电压。此外，如果满足Vi1≥Vi2，则作为第二输出电压的电压Vo2成为电压Vi2以上的电压。即，如果满足Vi1≥Vi2，则满足Vi1≥Vo1，且满足Vi2≤Vo2。

在模拟开关1L中，NMOS晶体管Mns1、Mns2以及PMOS晶体管Mps1、Mps2的各MOS晶体管中包括的寄生二极管成为反向连接。因此，在传输电路40L被控制为断开状态的期间，模拟开关1L能够防止信号输入端子Ti1或信号输入端子Ti2通过NMOS晶体管Mns1、Mns2以及PMOS晶体管Mps1、Mps2各自中包括的寄生二极管而与信号输出端子To1或信号输出端子To2导通。

此外，上述传输电路40L是PMOS晶体管Mps1、Mps2分别包括与节点N2、N1连接的栅极的例子，但不限定于此。PMOS晶体管Mps1、Mps2可以分别包括与节点N1、N2连接的栅极。当PMOS晶体管Mps1、Mps2构成为分别包括与节点N1、N2连接的栅极时，NMOS晶体管Mns1、Mns2构成为分别包括与节点N4、N5连接的栅极。

接下来，说明本实施方式的模拟开关的应用例。本实施方式的模拟开关可应用于例如开关电容放大器。

图13的(a)是示出作为本实施方式的模拟开关的应用例的开关电容放大器200的概略图，图13的(b)是开关电容放大器200中的时钟ФCKO、Фrst、Фs、Фint的时序图。

开关电容放大器200是构成为能够输出将两个输入信号的电压Vi1、Vi2的差电压放大到规定倍并积分后的信号的放大器。开关电容放大器200具备模拟开关1I、采样用电容器Cs1、Cs2、差动放大器OPA、反馈电容器Cf1、Cf2以及开关SФs、SФrst、SФint。

开关SФs构成为能够切换对差动放大器OPA的输入端施加规定的电位的状态和不施加规定的电位的状态。开关SФint构成为能够切换在差动放大器OPA的输入端和输出端之间将反馈电容器Cf1、Cf2连接的连接状态和不连接的非连接状态。开关SФrst构成为能够切换对反馈电容器Cf1、Cf2的端部中经由开关SФint与差动放大器OPA的输出端可通断地连接的端部施加规定的电位的状态和不施加规定的电位的状态。

时钟Фrst、Фs、Фint分别是与时钟ФCKO同步的时钟，用于开关SФrst、SФs、SФint的接通状态和断开状态的切换。时钟Фrst、Фs、Фint输入到对开关SФrst、SФs、SФint的接通状态和断开状态进行切换的控制器(未图示)。该控制器基于所输入的时钟Фrst、Фs、Фint来切换开关SФrst、SФs、SФint的接通状态和断开状态。开关SФrst、SФs、SФint分别在时钟Фrst、Фs、Фint为H电平的期间成为接通状态，在时钟Фrst、Фs、Фint为L电平的期间成为断开状态。

通过应用模拟开关1I等具有包括两个信号输入端子Ti1、Ti2的信号输入部Ti的模拟开关，分别输入到信号输入端子Ti1、Ti2的模拟信号的电压Vi1、Vi2之差低于构成传输电路40I的信号输出部To侧的MOS晶体管的耐压时，开关电容放大器200能够对具有电压Vi1、Vi2比信号输出部To侧的MOS晶体管的耐压高的电压的模拟信号进行切换并且输入到差动放大器OPA。

此外，对于采样用电容器Cs1、Cs2应用了能够耐受电压Vi1、Vi2的元件、即耐压比电压Vi1、Vi2高的元件，但其他元件可以不一定应用耐压比电压Vi1、Vi2高的元件。对于除了采样用电容器Cs1、Cs2以外的元件，当输入了电压Vi1、Vi2之差较小、即电压为相同程度的模拟信号的情况下，可以应用与电压Vi1、Vi2之差相应的相对低耐压的元件。因此，与可以对具有与电压Vi1、Vi2相同程度的电压的模拟信号进行切换的现有的模拟开关相比，能够减小电路规模，能够减小功耗。

以上，模拟开关1A～1L构成为使得向源极与信号输入部Ti连接的MOS晶体管的栅极和源极分别施加的电压之差比该晶体管的耐压小。向源极与信号输入部Ti连接的MOS晶体管的栅极和源极分别施加的电压之差相对低于向源极与信号输入部Ti连接的MOS晶体管的栅极和源极施加的各电压。因此，可以通过应用耐压比向源极与信号输入部Ti连接的MOS晶体管的栅极和源极分别施加的各电压相对低的MOS晶体管，来构成时钟自举电路30和传输电路40A～40L。

反过来讲，如果向源极与信号输入部Ti连接的MOS晶体管的栅极和源极分别施加的电压之差较小，并且不超过构成传输电路40A～40L的MOS晶体管的耐压，则即使构成传输电路40A～40L的MOS晶体管的耐压较低，模拟开关1A～1L也能够在信号输入部Ti和信号输出部To之间通断超过该耐压的高电压的模拟信号。

另外，在模拟开关1A～1L中，如上所述，构成时钟自举电路30和传输电路40A～40L的MOS晶体管的耐压低于在信号输入部Ti和信号输出部To之间通断的模拟信号的电压。因此，相对于由具有被通断的模拟信号的电压以上的耐压的晶体管构成的现有的模拟开关，能够使电路小型化。另外，相对于现有的模拟开关，能够减小功耗。

模拟开关1A～1L不需要具备如模拟开关150(图15)那样将接地电压VSS(<<VDD)等规定的电压施加到MOS传输电路130的端子的结构。模拟开关1A～1L不需要对信号输入部Ti或信号输出部To施加规定的电压的结构，因此与模拟开关150相比能够使开关动作高速化。此外，由于模拟开关150构成为接地线152与端子Vio2可通过晶体管M7导通，因此尽管是短时间的，但是稳定的电流流过从信号输入部Ti到信号输出部To之间的路径。该稳定的电流作为干扰叠加到被切换的模拟信号。

与此相对，由于模拟开关1A～1L不包括除了传输电路40A～40L之外的与信号输入部Ti或信号输出部To导通的结构，因此能够抑制干扰叠加到被切换的模拟信号。即，模拟开关1A～1L能够高精度地从信号输出部To输出作为切换对象的模拟信号。

此外，本发明不限于上述实施方式本身，在实施阶段，除了上述的例子以外还能够以各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包括在发明的范围和主旨内，并且包括在权利要求书所记载的发明及其等同的范围内。

Claims (9)

1.一种模拟开关，其将具有第一信号输入端子的信号输入部与具有第一信号输出端子的信号输出部之间电连接或电切断，其特征在于，具备：

时钟生成电路，基于所输入的基准时钟，生成包含第一时钟和与所述第一时钟极性相反的第二时钟在内的多个时钟；

传输电路，其具有第一N型传输晶体管和第一P型传输晶体管，其中所述第一N型传输晶体管是源极与背栅连接的N型场效应晶体管，所述第一P型传输晶体管是源极与背栅连接的P型场效应晶体管，所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极与所述第一信号输入端子连接，另一方的传输晶体管的漏极与所述第一信号输出端子连接；

第一控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第一时钟，生成对所述第一P型传输晶体管的导通状态和截止状态进行控制的第一控制信号；以及

第二控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第二时钟，生成对所述第一N型传输晶体管的导通状态和截止状态进行控制的第二控制信号。

2.根据权利要求1所述的模拟开关，其中，

所述时钟生成电路具有：时钟输入端子，其被输入所述基准时钟；第一时钟输出端子，其输出所述第一时钟；第二时钟输出端子，其输出所述第二时钟；第三时钟输出端子，基于所述基准时钟生成第三时钟，该第三时钟输出端子输出所生成的所述第三时钟，其中所述第三时钟在所述第一时钟处于低电平的期间处于高电平；以及第四时钟输出端子，基于所述基准时钟生成与所述第三时钟极性相反的第四时钟，该第四时钟输出端子输出所生成的所述第四时钟，其中所述第四时钟在所述第二时钟处于高电平的期间处于低电平，

所述第一控制信号生成电路具有：第一P型FET，其是源极与背栅连接的P型场效应晶体管；第二P型FET，其源极连接于所述第一P型FET的源极和背栅以及该第二P型FET自身的背栅；第一电容，其包括与所述第一时钟输出端子连接的一端和与所述第二P型FET的漏极及所述第一P型FET的栅极连接的另一端；第二电容，其包括与所述第三时钟输出端子连接的一端和与所述第一P型FET的漏极及所述第二P型FET的栅极连接的另一端；第一齐纳二极管，其包括与所述第二P型FET的漏极连接的阳极和与所述第二P型FET的源极及背栅连接的阴极；以及第二齐纳二极管，其包括与所述第一P型FET的漏极连接的阳极和与所述第一P型FET的源极及背栅连接的阴极，

所述第二控制信号生成电路具有：第一N型FET，其是源极与背栅连接的N型场效应晶体管；第二N型FET，其源极连接于所述第一N型FET的源极和背栅以及该第二N型FET自身的背栅；第三电容，其包括与所述第二时钟输出端子连接的一端和与所述第二N型FET的漏极及所述第一N型FET的栅极连接的另一端；第四电容，其包括与所述第四时钟输出端子连接的一端和与所述第一N型FET的漏极及所述第二N型FET的栅极连接的另一端；第三齐纳二极管，其包括与所述第二N型FET的源极及背栅连接的阳极和与所述第二N型FET的漏极连接的阴极；以及第四齐纳二极管，其包括与所述第一N型FET的源极及背栅连接的阳极和与所述第一N型FET的漏极连接的阴极，

所述第一信号输入端子与所述一方的传输晶体管的源极的连接点连接于第一节点及第二节点，

所述第一节点是与所述第一P型FET的源极和背栅、所述第二P型FET的源极和背栅、所述第一齐纳二极管的阴极以及所述第二齐纳二极管的阴极连接的节点，

所述第二节点是与所述第一N型FET的源极和背栅、所述第二N型FET的源极和背栅、所述第三齐纳二极管的阳极以及所述第四齐纳二极管的阳极的连接点。

3.根据权利要求2所述的模拟开关，其中，

所述第一控制信号生成电路具有第三节点和第四节点，

所述第二控制信号生成电路具有第五节点和第六节点，

所述第三节点是与所述第一控制信号生成电路的所述第一P型FET的漏极、所述第二P型FET的栅极、所述第二电容的另一端以及所述第二齐纳二极管的阳极的连接点，

所述第四节点是与所述第一控制信号生成电路的所述第二P型FET的漏极、所述第一P型FET的栅极、所述第一电容的另一端以及所述第一齐纳二极管的阳极的连接点，

所述第五节点是与所述第二控制信号生成电路的所述第一N型FET的漏极、所述第二N型FET的栅极、所述第四电容的另一端以及所述第四齐纳二极管的阴极的连接点，

所述第六节点是与所述第二控制信号生成电路的所述第二N型FET的漏极、所述第一N型FET的栅极、所述第三电容的另一端以及所述第三齐纳二极管的阴极的连接点，

所述第一P型传输晶体管包括与所述第三节点和所述第四节点中的一个连接的栅极，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第一N型传输晶体管包括与所述第五节点连接的栅极，在所述第一P型传输晶体管包括与所述第四节点连接的栅极的情况下，所述第一N型传输晶体管包括与所述第六节点连接的栅极。

4.根据权利要求3所述的模拟开关，其中，

所述信号输出部还具有第二信号输出端子，

所述传输电路还具有源极与背栅连接的第二N型传输晶体管以及源极与背栅连接的第二P型传输晶体管，

所述第二N型传输晶体管和所述第二P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极连接于所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的源极和所述第一信号输入端子，另一方的传输晶体管的漏极与所述第二信号输出端子连接，

所述第二P型传输晶体管包括与所述第三节点和所述第四节点中的另一个节点连接的栅极，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第二N型传输晶体管包括与所述第六节点连接的栅极，在所述第一P型传输晶体管包括与所述第四节点连接的栅极的情况下，所述第二N型传输晶体管包括与所述第五节点连接的栅极。

5.根据权利要求3所述的模拟开关，其中，

该模拟开关还具备：

第三控制信号生成电路，其具有与所述第一控制信号生成电路相同的结构，生成第三控制信号，其中所述第三控制信号在所述第一控制信号处于低电平的期间处于高电平；以及

第四控制信号生成电路，其具有与所述第二控制信号生成电路相同的结构，生成与所述第三控制信号极性相反的第四控制信号，其中所述第四控制信号在所述第二控制信号处于高电平的期间处于低电平；

所述第三控制信号生成电路具有第七节点和第八节点，

所述第四控制信号生成电路具有第九节点和第十节点，

所述第七节点是与所述第三控制信号生成电路的所述第二P型FET的漏极、所述第一P型FET的栅极、所述第二电容的另一端以及所述第二齐纳二极管的阳极的连接点，

所述第八节点是与所述第三控制信号生成电路的所述第一P型FET的漏极、所述第二P型FET的栅极、所述第一电容的另一端以及所述第一齐纳二极管的阳极的连接点，

所述第九节点是与所述第四控制信号生成电路的所述第二N型FET的漏极、所述第一N型FET的栅极、所述第四电容的另一端以及所述第四齐纳二极管的阴极的连接点，

所述第十节点是与所述第四控制信号生成电路的所述第一N型FET的漏极、所述第二N型FET的栅极、所述第三电容的另一端以及所述第三齐纳二极管的阴极的连接点，

所述信号输入部还具有第二信号输入端子，

所述传输电路还具有源极与背栅连接的第二N型传输晶体管以及源极与背栅连接的第二P型传输晶体管，

所述第二N型传输晶体管和所述第二P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极与所述第二信号输入端子连接，另一方的传输晶体管的漏极连接于所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的漏极和所述第一信号输出端子，

在所述第一P型FET包括与所述第三节点连接的栅极的情况下，所述第二P型传输晶体管包括与所述第八节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第二P型传输晶体管包括与所述第七节点连接的栅极，

在所述第一P型FET包括与所述第三节点连接的栅极的情况下，所述第二N型传输晶体管包括与所述第十节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第二N型传输晶体管包括与所述第九节点连接的栅极。

6.根据权利要求5所述的模拟开关，其中，

所述信号输出部还具有第二信号输出端子，

所述传输电路还具有源极与背栅连接的第三N型传输晶体管、源极与背栅连接的第四N型传输晶体管、源极与背栅连接的第三P型传输晶体管以及源极与背栅连接的第四P型传输晶体管，

所述第三N型传输晶体管和所述第三P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极连接于所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的源极和所述第一信号输入端子，另一方的传输晶体管的漏极与所述第二信号输出端子连接，

所述第四N型传输晶体管和所述第四P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极连接于所述第二N型传输晶体管和所述第二P型传输晶体管中的一方的传输晶体管的源极和所述第二信号输入端子，另一方的传输晶体管的漏极连接于所述第三N型传输晶体管和所述第三P型传输晶体管中的另一方的传输晶体管的漏极和所述第二信号输出端子，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第三P型传输晶体管包括与所述第四节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第三P型传输晶体管包括与所述第三节点连接的栅极，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第三N型传输晶体管包括与所述第六节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第三N型传输晶体管包括与所述第五节点连接的栅极，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第四P型传输晶体管包括与所述第七节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第四P型传输晶体管包括与所述第八节点连接的栅极，

在所述第一P型传输晶体管包括与所述第三节点连接的栅极的情况下，所述第四N型传输晶体管包括与所述第九节点连接的栅极，在所述第一P型FET包括与所述第四节点连接的栅极的情况下，所述第四N型传输晶体管包括与所述第十节点连接的栅极。

7.根据权利要求1所述的模拟开关，其中，

所述第一控制信号生成电路构成为生成所述第一控制信号，其中所述第一控制信号包括电压与所述第一信号输入端子相同的第一电平和电压比所述第一电平低的第二电平。

8.根据权利要求1至7中任一项所述的模拟开关，其中，

所述第二控制信号生成电路构成为生成所述第二控制信号，其中所述第二控制信号包括电压与所述第一信号输入端子相同的第一电平和电压比所述第一电平高的第三电平。

9.一种模拟开关，其将信号输入部与信号输出部之间电连接或电切断，所述信号输入部具有被施加第一输入电压的第一信号输入端子和被施加与所述第一输入电压相同或比其低的第二输入电压的第二信号输入端子，所述信号输出部具有输出第一输出电压的第一信号输出端子和输出第二输出电压的第二信号输出端子，

所述模拟开关的特征在于，具有：

时钟生成电路，其基于所输入的基准时钟，生成包含第一时钟、与所述第一时钟极性相反的第二时钟、在所述第一时钟处于低电平的期间处于高电平的第三时钟以及在所述第二时钟处于高电平的期间处于低电平且与所述第三时钟极性相反的第四时钟在内的多个时钟；

传输电路，其具有第一N型传输晶体管、第二N型传输晶体管、第一P型传输晶体管以及第二P型传输晶体管，其中所述第一N型传输晶体管和所述第二N型传输晶体管是源极与背栅连接的两个N型场效应晶体管，所述第一P型传输晶体管和所述第二P型传输晶体管是源极与背栅连接的两个P型场效应晶体管；以及

控制信号生成电路，其构成为能够基于所述第一输入电压和所述第一时钟生成对所述第一P型传输晶体管的导通状态和截止状态进行控制的第一控制信号，能够基于所述第二输入电压和所述第二时钟生成对所述第一N型传输晶体管的导通状态和截止状态进行控制的第二控制信号，能够基于所述第一输入电压和所述第三时钟生成对所述第二P型传输晶体管的导通状态和截止状态进行控制的第三控制信号，能够基于所述第二输入电压和所述第四时钟生成对所述第二N型传输晶体管的导通状态和截止状态进行控制的第四控制信号，所述控制信号生成电路具有能够输出所述第一控制信号的第一输出部、能够输出所述第二控制信号的第二输出部、能够输出所述第三控制信号的第三输出部以及能够输出所述第四控制信号的第四输出部，

所述第一P型传输晶体管包括：与所述第一信号输入端子连接的源极和背栅；与所述第一信号输出端子连接的漏极；以及与所述第一输出部连接的栅极，

所述第二P型传输晶体管包括：连接于所述第一信号输入端子与所述第一P型传输晶体管的源极及背栅的连接点的源极和背栅；与所述第二信号输出端子连接的漏极；以及与所述第三输出部连接的栅极，

所述第一N型传输晶体管包括：与所述第二信号输入端子连接的源极和背栅；连接于所述第二信号输出端子与所述第二P型传输晶体管的漏极的连接点的漏极；以及与所述第二输出部连接的栅极，

所述第二N型传输晶体管包括：连接于所述第二信号输入端子与所述第一N型传输晶体管的源极及背栅的连接点的源极和背栅；连接于所述第一信号输出端子与所述第一P型传输晶体管的漏极的连接点的漏极；以及与所述第四输出部连接的栅极。

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