KR100221746B1

KR100221746B1 - 승압 회로

Info

Publication number: KR100221746B1
Application number: KR1019960012108A
Authority: KR
Inventors: 야스히로 나까지마
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시기가이샤
Priority date: 1995-04-20
Filing date: 1996-04-20
Publication date: 1999-09-15
Also published as: JP2738335B2; US5889427A; KR960039569A; JPH08294267A

Abstract

인해스먼트형 nMOS 트랜지스터와 인핸스먼트형 pMOS 트랜지스터의 병렬 접속점이 클럭 신호를 수신하는 입력 단자와 캐패시터 사이에 접속되어 있다. pMOS 트랜지스터는 전원 전압 검출기의 출력에 따라 온·오프되어 클럭 신호가 고레벨일 때 입력 단자와 캐패시터 사이의 신호 전송로는 전원 전압이 높을 때 nMOS 트랜지스터의 측으로 스위치된 위치, 및 전원 전압이 낮을 때 pMOS 트랜지스터의 측으로 스위치된 위치를 갖는다. nMOS 트랜지스터의 임계 강하 효과에 의해, 고레벨의 신호 진폭은 리미터의 출력 레벨에서 nMOS 트랜지스터의 임계 전압을 뺀 값으로 제한되어 캐패시터의 충전 방전 전류를 감소시킨다.

Description

승압 회로

제1a도는 종래의 승압 회로의 회로도.

제1b도는 제1a도의 승압 회로와 관련된 타임 차트도.

제2도는 본 발명의 실시예에 따른 승압 회로의 회로도.

제3a도는 제2도의 예시적인 승압 회로의 전압 리미터의 회로도.

제3b도는 제3a도의 전압 리미터의 입력 출력 곡선을 도시한 도면.

제4a도는 제2도의 승압 회로의 예시적인 전원 전압 검출기의 회로도.

제4b도는 제4a도의 전압 검출기의 입력 출력 특성 곡선을 도시한 도면.

제5도는 전원 전압이 낮을 때 제2도의 회로의 승압 동작을 도시한 타임 차트도.

제6도는 전원 전압이 높을 때 제2도의 회로의 승압 동작을 도시한 타임 차트도.

* 도면의 주요부분에 대한 부호의 설명

1 : 전원 단자 2 : 출력 단자

3 : 입력 단자 4 : 그라운드 단자

5 : 출력 점 6 : 리미터

7 : 전원 전압 검출기

본 발명의 일반적으로 승압 회로에 관한 것으로, 특히 회로의 전원 단자와 출력 단자와의 사이에 전원 단자로부터 출력 단자로의 순방향으로 도전을 위해 직렬 접속된 한 쌍의 다이오드 접속 MOS 전계 효과 트랜지스터와, 이 트랜지스터들 사이의 직렬 접속점에 접속된 캐패시터를 포함하여 외부 입력 주기적 신호에 따라 전하 펌프 동작에 의해 출력될 전원 전압 보다 높은 전압을 허용하는 승압 회로에 관한 것이다.

제1a도는 이러한 종류의 종래의 승압 회로를 도시하고 있다.

종래의 승압 회로는 전원 단자(1)과 출력 단자(2) 사이에 직렬 접속된 한 쌍의 n 채널 MOS 전계 효과 트랜지스터(이하, 각각 "nMOS 트랜지스터"라 함) Q_N2및 Q_N3을 갖고 있다.

nMOS 트랜지스터 Q_N2및 Q_N3사이의 노드 N_D에서의 직렬 접속점은, 한 전극이 입력 단자(3)에 접속되어 있는 캐패시터 C의 다른 전극에 접속된다.

nMOS 트랜지스터 Q_N2및 Q_N3각각은 드레인 전극과 게이트 전극이 서로 공통 접속되는 소위 다이오드 접속점을 갖고 있다. nMOS 트랜지스터 Q_N2가 전원 단자(1)에 접속되는 드레인(게이트)전극, 및 노드 No측에서 캐패시터 C의 한 전극에 접속되는 소스 전극을 갖고 있다. nMOS 트랜지스터 Q_N3은 노드 N_D에 접속된 드레인(게이트) 전극, 및 출력 단자(2)에 접속된 소스 전극을 갖고 있다.

다시 말하면, nMOS 트랜지스터 Q_N2및 Q_N3은 전원 단자(1)로부터 출력 단자(2)까지의 사이의 도전을 위해 순방향으로 직렬 접속된 pn 접합 다이오드로서 작용한다.

제1a도의 종래의 회로에서는 전원 단자가 직류 전원 전압 V_DD를 공급하고, 입력 단자(3)은 OV 레벨과 V_DD레벨 사이에서 변화하는 진폭을 갖는 클럭 신호 CLK를 수신하며, 출력 단자(2)는 전원 전압 V_DD의 승압 전압으로서 출력 전압 V_OUT을 출력한다.

제1b도의 종래 회로의 동작을 이하에 설명하겠다.

제1b도는 제1a도의 승압 회로와 관련된 신호의 타임 차트도이다.

제1b도의 타임 차트도에서, 클럭 신호 CLK는 시각 t₀과 t₁사이에서 OV 레벨, 시각 t₁과 t₂사이에서 V_DD레벨 및 시각 t₂와 t₃사이에서 OV 레벨을 갖는다.

(1) 시각 t₀내지 t₁기간 :

클럭 신호는 0V레벨을 갖는다. 노드 N_D는 전원 전압 V_DD에서 nMOS 트랜지스터 Q_N2의 임계 전압 V_TN을 뺀 n 등가 전압(V_DD-V_TN)을 갖는다. 그러므로 캐피시터 C는 다음의 전하량 Q를 그 안에 축적한다.

Q = (노드 ND에서의 전압 - 단자(3)에서의 전압) ×(캐패시터 C의 캐패시턴스) = {(V_DD-V_TN)-0}×C

출력 단자(2)의 전압 V_OUT은 노드 N_D에서의 전압 V_DD에서 nMOS트랜지스터 Q_N3의 임계 전압 V_TN을 뺀 것과 동일하다. 즉(V_DD-V_TN)-V_TN=V_DD-2V_TN

(2) 시각 t₁내지 t₂기간 :

클럭 신호 CLK는 0V 레벨로부터 V_DD레벨로 변화된다. 캐패시터는 시각 t₀내지 t₁기간에 축적된 다음의 전하량 Q를 유지하려는 경향이 있다.

Q=(노드 ND에서의 전압 - 단자(3)에서의 전압) ×(캐패시터 C의 캐패시턴스) = [{V_DD+(V_DD-V_TN)}-V_DD] ×C

그러므로, 노드 N_D는 V_DD+(V_DD-V_TN) = 2V_DD-V_TN을 갖는다.

출력 단자(2)는 노드 N_D에서의 전압에서 nMOS 트랜지스터 Q_N3의 임계 전압 V_TN을 뺀 것과 동일하다. 즉, (2V_DD-V_TN)-V_TN=2V_DD-2V_TN

따라서, 출력 전압 V_OUT은 전원 전압 V_DD보다 높고, nMOS 트랜지스터 Q_N2는 게이트 전극[즉, 전원 단자(1)]에서의 것 보다 높은 소스 전극(즉, 노드 N_D)에서의 전압으로 오프된다.

(3) 시각 t₂내지 t₃기간 :

클럭 신호 CLK는 V_DD레벨로부터 다시 0V레벨로 변화된다. 캐패시터 C는 여전히 그 안에 축적된 전하량 Q를 유지하려는 경향이 있다.

Q=(노드 N_D에서의 전압 - 단자(3)에서의 전압) × (캐패시터 C의 캐패시턴스) = {(V_DD-V_TN)-0} ×C

그러므로, N_D는 V_DD-V_TN과 동일한 전압을 갖는다.

nMOS 트랜지스터 Q_N2에서, V_TN의 전압차는 게이트 전극[즉, 전원 단자(1)]과 소스 전극(즉, 노드 N_D)사이에서 발생한다. 그러므로, 트랜지스터의 Q_N2는 온된다.

그러나, 노드 N_D에서 증가된 전압을 갖도록 하는 경향은 nMOS 트랜지스터 Q_N2의 게이트와 소스 전극 사이에서 감소된 전압 차이를 동반하기 때문에, 이 트랜지스터 Q_N2는 오프되어 노드 N_D에서의 전압은 V_DD-V_TN으로 설정된다.

한편, nMOS 트랜지스터 Q_N3에서 소스 전극[즉, 출력 단자(2)]에서의 전압이 게이트 전극(즉, 노드 N_D)에서의 것 보다 높다. 트랜지스터 Q_N3은 오프된다.

따라서, 전압 V_OUT은 시각 t₁내지 t₂기간에 얻었던 그대로 남아서 V_OUT=2V_DD-2V_TN이 된다. 그러므로, 전원 전압 V_DD보다 높은 전압을 출력하여 유지한다.

상술한 설명으로부터 알 수 있는 바와 같이, 승압 회로의 소비 전류는 아래와 같은 캐패시터 C의 충전 방전 전류 i의 진폭에 실질적으로 좌우된다.

i = (클럭 신호 CLK 의 주파수 f) × (신호 CLK의진폭 v)×( 캐패시터 C의 캐패시턴스 C)

이것은 캐패시터 C의 충전 방전 전류 i가 클럭 신호 CLK의 진폭 v 및 캐패시터의 캐패시턴스 C 모두에 비례한다는 것을 의미한다.

제1a도의 종래의 회로에서, 캐패시터 C에 인가된 클럭 신호 CLK는 0V 레벨과 VDD 레벨 사이에서 폴 스윙으로 변화한다. 즉, v=VDD이다. 그러므로, i = fㆍVDDㆍC 이다.

승압 회로로서 반도체 LSI 에 이용시 이러한 승압 회로는 신호 처리 회로 및 입력/출력 회로 등과 1칩 상에 내장된다.

전원 전압 V_DD는 관련 기술 명세에 따라 예를 들어 3.0V 내지 6.0V의 범위에서 가변이고 이 범위 내에서 사용자에 의해 적절히 선택될 수 있는 LSI에 대한 전원 전압에 대응하나, 저전원 전압의 경우에도 충분한 승압비가 얻어지도록 하기 위해 적당한 캐패시턴스의 캐패시터를 사용하려는 제조자에 의해 선정될 수 없다.

LSI의 전원 전압이 예를 들어 3.0V정도 낮은 경우에, 승압 회로에서 클럭 신호 CLK갈 작은 진폭 v를 갖고 캐패시터 C의 충전 방전 전류도 작아서 승압 회로전체의 소비 전류도 작아질 뿐만 아니라 적당한 승압비로 달성된다.

그러나, LSI의 전원 전압이 예를 들어 6V 와 같이 높은 경우에, 캐패시터 C는 전원 전압에 비례하여 큰 충전 방전 전류를 가져 결과적으로 전류 소모도 커진다. 또한, 과도한 승압은 적당한 전압으로 다시 강하될 필요가 있고 전류 소모도 더 커진다.

본 발명은 이러한 점을 염두에 두고 이루어졌다.

그러므로, 본 발명의 목적은 전원 전압이 상당히 낮을 때는 종래의 회로와 동일한 승압비 및 소비 전류를 가지며, 전원 전압이 상당히 높을 때는 상당히 낮은 소비 전류를 가져서 저소비 전력성이 우수한 승압 회로를 제공하려는 것이다.

상기 목적을 달성하기 위해, 본 발명은 고레벨을 갖는 외부 공급 주기적 신호를 수신하는 입력 단자; 전원 전압을 공급하는 전원 단자 ; 출력 단자; 전원 단자로 부터 출력 단자로의 순방향으로 전류 도통을 위해 전원 단자와 출력 단자 사이에직렬 접속된 한 쌍의 정류 소자, 및 한 전극 소자가 정류 소자들 사이의 직렬 접속점에 접속되는 한 쌍의 전극 소자를 갖는 캐패시터를 포함하되, 상기 입력 단자에 공급되는 상기 주기적 신호가 캐패시터의 다른 전극 소자에 입력되어 상기 직렬 접속점의 전압을 주기적으로 변화시킴으로써 출력 단자에서 전원 전압보다 높은 전압이 발생되는 승압 회로를 제공하고, 상기 승압 회로는 상기 입력 단자로부터 캐패시터로 입력되는 상기 주기적 신호를 전송하는 신호 전송로, 및 주기적 신호에 응답하여 아날로그 스위치 동작을 행하고, 상기 주기적 신호가 고레벨일 때는 상기 아날로그 스위치 동작에 따라 상기 주기적 신호의 상기 고레벨측에서의 진폭을 제한하기 위해, 상기 신호 전송로에 결합되는 진폭 제한 수단을 더 포함하고 있다.

그러므로 본 발명의 특징에 따르면, 전원 전압이 상당히 낮을 때 종래의 회로와 동일한 승압비 및 소비 전류를 갖고, 전원 전압이 상당히 높을 때 상당히 낮은 소비 전류를 달성할 수 있어 저소비 전력성에 유용하다.

본 발명의 특징에 따르면, 상기 진폭 제한 수단은 캐패시터에 레빌 변환된 신호를 제공하도록 고레벨 측에서 주기적 신호의 진폭을 강하시키기 위해 상기 신호 전송로에 구비되는 레벨 변환 소자, 및 상기 스위치 소자가 도통 상태일 때 바이 패스를 형성하기 위해 상기 레벨 변환 소자에 병렬로 접속된 스위치 소자를 포함하고 있다.

본 발명의 특징에 따르면, 상기 레벨 변환 소자는 임계값 강하 효과를 갖는 인핸스먼트형 n채널 MOS 전계 효과 트랜지스터를 포함하고, 상기 스위치 소자는 인핸스먼트형 p채널 MOS 전계 효과 트랜지스터를 포함한다.

본 발명의 특징에 따르면, 광범위하게 사용되는 최근 LSI에 이용시 반도체 LSI의 단일 칩 상에 개량된 승압 뢰로를 내장하기 용이하여 저소비 전력성에서 상당한 효과를 달성한다.

승압 회로는 전원 전압으로부터 이 전원 전압을 초과하지 않은 정전압을 발생하고, 상기 정전압을 n 채널 MOS 전계 효과 트랜지스터의 게이트 전압으로서 공급하여 상기 레벨 변환 신호가 고레벨 측에서 제어된 전압을 갖는 수단, 및 p채널 MOS 전계 효과 트랜지스터를 전원 전압의 레벨에 따라 도통 및 비도통시켜서, 주기적 신호가 고레벨일 때 신호 전송로가, 전원 전압이 높을 때 n 채널 MOS 전계 효과 트랜지스터측으로 스위치된 위치, 및 전원 전압이 낮을 때 p채널 MOS전계 효과 트랜지스터측으로 스위치된 위치를 갖는 수단을 더 포함하여서 승압 회로용 전용 입력/출력 단자가 불필요하고 결과적으로 반도체 LSI에 적응도가 향상된다.

또한, 상기 목적을 달성하기 위해, 본 발명의 다른 특징은 입력 단자; 전원 전압을 공급하는 전원 단자; 출력 단자; 상기 전원 단자로부터 상기 출력 단자로의 순방향으로 전류 도통을 위해 전원 단자와 출력 단자 사이에 직렬 접속되고, 각각 n채널형 다이오드 접속된 제 1 및 제2 MOS 전계 효과 트랜지스터; 한 전극 소자가 제1 및 제2 MOS 전계 효과 트랜지스터들 사이의 직렬 접속점에 접속되는 한 쌍의 전극 소자를 갖는 캐패시터; 입력 단자와 캐패시터의 다른 전극 소자 사이에 접속되어 그 사이에서 전류 경로를 형성하는 n채널 인핸스먼트형 제3 MOS 전계 효과 트랜지스터; 상기 제 3 MOS 전계 효과 트랜지스터에 병렬로 접속된 p채널 인핸스먼트형 제4 MOS 전계 효과 트랜지스터; 제 5 MOS 전계 효과 트랜지스터를 포함하는 리미터 수단을 포함하되, 상기 리미터 수단은, 상기 전원 전압이 상기 제5 MOS 전계 효과 트랜지스터의 임계 전압에 따라 임계값을 초과하지 않는 값을 가질때 상기 전원 전압과 동일한 전압과, 전원 전압이 임계값을 초과하는 값을 가질때 이 임계값으로 제한되는 정전압을 출력하도록 전원 전압에 응답하고, 상기 리미터 수단은 그 출력점에서 상기 제3MOS 전게 효과 트랜지스터의 게이트 전극에 접속되고; 제 6 MOS 전계 효과 트랜지스터를 포함하는 검출기 수단을 포함하되, 상기 검출기 수단은, 전원 전압이 상기 제6 MOS 전계 효과 트랜지스터의 임계 전압에 따라 임계값보다 낮은 값을 가질 때 0V의 저레벨을 갖는 2진 제어 신호와, 전원 전압이 임계값보다 높은 값을 가질 때 전원 전압과 동일한 전압의 고레벨을 출력하도록 전원 전압에 응답하고, 상기 검출기 수단이 그 출력점에서 상기 제 4 MOS 전계 효과 트랜지스터의 게이트 전극에 접속되는 승압 회로를 제공하려는 것이다.

본 발명의 목적, 특징 및 장점은 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 명백할 것이다.

본 발명의 양호한 실시예를 도면을 참조하여 설명하겠다. 동일한 소자에는 동일한 참조 번호를 병기하였다.

제2도는 본 발명의 실시에에 따른 승압 회로의 회로도이다.

제2도의 승압 회로는 한 쌍의 다이오드 접속 nMOS 트랜지스터 Q_N2및 Q_N3이 전압 V_DD의 전원 단자(1)과 전압 V_OUT의 출력 단자(2) 사이에 직렬로 접속되고, 한 전극이 그들 사이의 직렬 접속점에 접속되는 캐패시터 C와 결합하여 승압 동작을 행하는 것은 제1a도의 종래 회로와 유사하고; 전압 V_DD와 동일한 진폭을 갖는 클럭 신호 CLK의 입력 단자(3)이, 게이트 전압 V_LMT가 전압 리미터(6)으로부터 공급되는 인핸스먼트형 nMOS 트랜지스터 Q_N1및 게이트 전압 V_A가 전원 전압 검출기(7)로부터 공급되는 인핸스먼트형 pMOS 트랜지스터 Q_P1의 병렬 접속 회로를 통해 캐패시터 C의 다른 전극에 접속되는 것은 종래 회로와 상이하다.

제3a도는 전압 리미터 (6)의 회로를 예시적으로 도시하고 있다.

제3a도의 리미터(6)은 전원 단자(1)과 그라운드 단자(4) 사이에 pMOS 트랜지스터 Q_P21, nMOS 트랜지스터 Q_N21, nMOS 트랜지스터 Q_ON22, pMOS 트랜지스터 Q_P23및 nMOS 트랜지스터 Q_N24가 이 순서로 직렬 접속되어 있다.

pMOS 트랜지스터 Q_P21에는 0V의 그라운드 전위에 동일한 전압이 공급되고 nMOS 트랜지스터 Q_N24에는 고레벨 H의 게이트 전압이 공급된다. nMOS 트랜지스터 Q_N21및 Q_ON22뿐만 아니라 pMOS 트랜지스터 Q_P22는 그들의 드레인 전극에 접속된 게이트 전극을 갖고 있어 그들이 다이오드 접속된다.

pMOS 트랜지스터 Q_P21은 비교적 낮은 전류 구동 능력을 갖고 비교적 낮은 콘덕턴스 gm을 갖는 인핸스먼트형이다. nMOS 트랜지스터 Q_N21및 Q_N24각각은 상당히 높은 콘덕턴스를 갖는 인핸스먼트형이다. nMOS 트랜지스터 Q_ON22는 임계값 전압 조정을 위해 도펀트로 채널이 도프되지 않은 논도프 구조(nos-doped structure)이고, 약 0.1V의 임계 전압 및 상당히 높은 콘덕턴스를 갖는다. pMOS 트랜지스터 Q_P23은 상당히 높은 콘덕턴스를 갖는 인핸스먼트형이다. 인핸스먼트형 nMOS 트랜지스터 Q_N21및 Q_N24가 각각은 0.7V의 임게 전압을 갖고, 인핸스먼트형 pMOS 트랜지스터 Q_P21및 Q_P23은 -0.8V의 임계 전압을 갖는다.

전압 리미터(6)의 동작을 아래에 설명한다.

(1) 전원 전압 V_DD가 nMOS 트랜지스터 Q_N21과 Q_ON22, 및 pMOS 트랜지스터 Q_P23의 임계 전압들의 합보다 작은 경우에, 즉, 인핸스먼트형 nMOS 트랜지스터 Q_N21, 논도프 nMOS 트랜지스터 Q_ON22및 인핸스먼트형 pMOS 트랜지스터 Q_P23의 임계값의 합보다 작은 경우에, pMOS 트랜지스터 Q_P21및 nMOS 트랜지스터 Q_N24는 온되고, 반면에 nMOS 트랜지스터 Q_N21과 Q_ON22, 및 pMOS 트랜지스터 Q_P23은 오프된다.

그러므로, 전원 단자(1)로부터 그라운드 단자(4)로 도통되는 전류는 없다. 따라서 출력 단자(5)는 전압 V_LMT와 같은 전원 전압 V_DD를 출력하므로 V_LMT=V_DD이다.

(2) 전원 전압 V_DD가 인핸스먼트형 nMOS 트랜지스터 Q_N21, 논도트 구조의 nMOS 트랜지스터 Q_ON22및 인핸스먼트형 pMOS 트랜지스터 Q_P23의 임계 전압의 합 보다 큰 경우에, pMOS 트랜지스터 Q_N21, nMOS 트랜지스터 Q_N24, nMOS 트랜지스터 Q_N21및 Q_ON22, 및 pMOS 트랜지스터 Q_P23모두는 온된다.

그러므로, 대응하는 전류 I는 전원 단자(1)로부터 그라운드 단자(4)로 도통된다. pMOS 트랜지스터 Q_P21이 다른 MOS 트랜지스터 Q_N21, Q_ON22, Q_P23및 Q_N24보다 작은 콘덕턴스를 갖기 때문에, 출력 단자(5)는 전압 V_LMT로서 제한된 전압 V_C1을 출력하여 V_LMT=V_C1=인핸스먼트형 nMOS 트랜지스터 Q_N21의 임계 전압 + 논도프 구조의 nMOS 트랜지스터 Q_ON22의 임계 전압 + 인핸스먼트형 pMOS 트랜지스터 Q_P23의 임계 전압에 의해 제한된다.

제3b도는 제3a도의 전압 리미터(6)의 입력 출력 특성 곡선을 도시하고 있다.

제3b도에 도시된 바와 같이, 전원 전압 V_DD가 pMOS 트랜지스터 Q_P21의 임계 전압으로부터 MOS 트랜지스터 Q_N21, Q_ON22및 Q_P23의 임계 전압의 합과 동일한 임계 전압(=V_C1)까지의 사이에서 변화할 때, 리미터(6)의 출력 전압 V_LMT는 변화하여 V_LMT=V_DD가 되나, 전원 전압 V_DD가 임계 정압(=V_C1)을 초과할 때 제한된 전압 V_C1을 유지한다.

결과적으로, V_DD≤V_C1일 때, 입력 출력 특성 곡선은 원점을 통하는 기울기 45°의 직선 세그먼트로 나타나고, V_C1≤V_DD일 때 V_LMT=V_C1(=일정)의 직선 세그먼트로 나타난다.

제4a도는 전원 전압 검출기(7)의 회로도이다.

제4a도의 전압 검출기(7)은 한 쌍의 pMOS 트랜지스터 Q_P31및 Q_P35로 이루어진 전류 미러 회로를 포함하고 있다.

이 전류미러 회로의 입력 측에서, pMOS 트랜지스터 Q_P31의 소스 전극은 전압 V_DD의 전원 공급 단자(1)에 접속되어 있고, 공통접속된 드레인 및 게이트는 직렬 접속된 Q_ON32와 Q_N33과 Q_N34를 통해 접지 단자(4)에 접속되어 있다. nMOS트랜지스터 Q_ON32는 그 게이트 전극 및 드레인 전극이 서로 공통접속되어 다이오드 접속을 이루고, nMOS 트랜지스터 Q_N33도 역시 그 게이트 전극 및 드레인 전극이 서로 공통접속되어 다이오드 접속을 이루며, nMOS 트랜지스터 Q_N34의 게이트에는 고레벨 H의 게이트 전압이 제공된다.

전류 미러 회로의 출력 측에서, pMOS 트랜지스터 Q_P35는 그 소스 전극이 전압 V_DD의 전원 단자(1)에 접속되어 있고, 그 게이트 전극은 입력측 pMOS 트랜지스터 Q_P31의 게이트 전극에 접속되어 있으며, 그 드레인 전극은 nMOS 트랜지스터 Q_N36을 경유해 접지 단자(4) 접속된다. Q_N36의 게이트에는 전원 전압 V_DD와 동일한 게이트 전압이 인가된다.

pMOS 트랜지스터 Q_P31및 Q_P35는 각각 인핸스먼트형이고, nMOS 트랜지스터 Q_N33, Q_N34및 Q_N36도 각각 인핸스먼트형이다. nMOS 트랜지스터 Q_ON32는 논도프 구조이다.

MOS 트랜지스터 Q_P31및 Q_N36은 다른 MOS 트랜지스터 Q_ON32, Q_N33, Q_N34및 Q_P35의 콘덕턴스 gmi(i=32,33,34,35)보다 작은 콘덕턴스 gmi(i=31,36) 을 갖는다.

전류 미러 회로의 pMOS 트랜지스터 Q_P31및 Q_P35는 각각 입력측 전류 I₁및 출력측 전류 I₂를 출력하고, 그 관계식은 I₂= I₁×(gm₃₅/gm₃₁)

전압 검출기(7)의 동작을 이후에 설명한다

(1) 정원 전압 V_DD가 nMOS 트랜지스터 Q_ON32와 Q_N33, 및 pMOS 트랜지스터 Q_P31의 임계 전압의 합보다 작을 때, 즉, 논도프 구조의 nMOS 트랜지스터 Q_ON32, 인핸스먼트형 nMOS 트랜지스터 Q_N33및 인핸스먼트형 pMOS 트랜지스터 Q_P31의 임계 전압의 합보다 작을 때, nMOS 트랜지스터 Q_N34및 Q_N36은 온되고, pMOS 트랜지스터 Q_P31및 nMOS 트랜지스터 Q_N32및 Q_N33은 오프된다.

그러므로, 입력 측에서 전원 단자(1)로부터 그라운드 단자(4)로 도통될 전류 I₁은 0이다. pMOS 트랜지스터 Q_P35의 출력측도 오프될 때, I₂= I₁(gm₃₅/gm₃₁)=0이다. 전류 I₂=0에 관계없이, nMOS 트랜지스터 Q_N36은 온되어 출력 전압 V_A는 0V이다.

(2) 전원 전압 V_DD가 논도프 구조의 nMOS 트랜지스터 Q_ON32, 인핸스먼트형 nMOS 트랜지스터 Q_N33및 인핸스먼트형 pMOS 트랜지스터 Q_P31의 임계 전압의 합 보다 클 때, nMOS 트랜지스터 Q_N34및 Q₃₆, pMOS 트랜지스터 Q_P31및 nMOS 트랜지스터 Q_ON32및 Q_N33모두가 온된다.

그러므로, 대응 전류 I₁이 입력 측에서 전원 단자(1)로부터 그라운드 단자(4)로 흐른다. 출력 측에서, pMOS 트랜지스터 Q_P35도 또한 온되어 트랜지스터 Q_P35및 Q_N36을 통해 전류 I₂=I₁(gm₃₅/gm₃₁)을 흐르게 한다.

pMOS 트랜지스터 Q_P35의 콘덕턴스 gm₃₅를 pMOS 트랜지스터 Q_P31의 콘덕턴스 gm₃₁보다 크게, 예를 들어 40배 정도 크게 하여 nMOS 트랜지스터 Q_N36의 콘덕턴스 gm₃₆보다 크다.

결과적으로, 전원 전압 V_DD와 거의 동일한 고레벨 전압 V_A, 즉V_A≒V_DD를 출력한다.

제4b도는 제4a도의 전압 검출기(7)의 입력 출력 특성 곡선을 도시하고 있다.

제4b도에 도시된 바와 같이, 전원 전압 V_DD가 MOS 트랜지스터 Q_ON32, Q_N33및 Q_P31의 임계 전압의 합과 동일한 임계 전압(=V_C2)보다 낮을 때, 검출기(7)의 출력 전압 V_A는 0V 레벨로 유지되나; 전원 전압 V_DD가 임계 전압(=V_C2) 보다 클 때 출력 전압 V_A는 가변이어서 V_A=V_DD이다.

결과적으로, 입력 출력 특성 곡선은 V_C2≤V_DD일 때 점(V_C2, 0) 을 통하는 45°기울기의 직선 세그먼트로 표시된다.

전압 리미터(6)의 MOS 트랜지스터의 각각의 형태(n채널 인핸스먼트, p채널 인핸스먼트, n채널 논도프 구조)는 전압 검출기(7)의 MOS 트랜지스터의 대응 형태와 동일한 임계 전압을 갖는 경우에, 리머터(6)의 임계 전압 VC1은 검출기(7)의 임계 전압 V_C2와 일치한다.

제3a도의 전압 리미터(6) 및 제 4a도의 전원 전압 검출기(7)을 갖고 있을 때, 제2도의 승압 회로의 동작을 아래에 설명하겠다. 이해를 용이하게 하기 위해 리미터(6)의 임계 전압 V_C1이 검출기(7)의 임계 전압 V_C2와 동일하다고 가정하면, V_C1=V_C2=V이다.

V_DD≤V_CC일 때의 동작을 먼저 설명하고 다음 V_DD≤V_CC일 때의 동작을 설명한다.

제5도는 전원 전압 V_DD가 낮을 때 (V_DD≤V_C), 제2도의 회로의 승압 동작을 도시한 타임 차트이다.

제5도에서, 승압 회로의 입력 단자(3)에 공급되는 클럭 신호 CLK가 시각 t₀내지 t₁사이에서 0V, 시각 t₁내지 t₂사이에서 V_DD레벨 및 시각 t₂내지 t₃사이에서 0V 레벨을 갖는다.

전원 전압 V_DD가 3.0V로 설정되고, 임계 전압 V_C는 3.0V로 설정된다. 제3b도에서 V_DD=V_C(즉, V_DD≤V_C1)이고 제4b도에서(V_DD≤V_C2)일 때, 리미터(6)은 전압 V_LMT= V_DD= 3.0V를 출력하고, 검출기(7)은 저레벨 V_A=0V를 출력한다.

(1) 시각 t₀내지 t₁기간 :

nMOS 트랜지스터 Q_N1은 게이트 전극에서 리미터(6)의 출력 전압 V_LMT(3.0V)와 등가인 전압을 갖는다. 입력 단자(3)에 클럭 신호 CLK(=0V)가 공급될 때, 트랜지스터 Q_N1의 게이트 전극과 입력 단자(3) 사이에는 V_LMT(≥임계 전압)와 등가인 전압차가 발생된다. 그러므로, nMOS 트랜지스터 Q_N1이 온 상태로 되고, 여기에서 노드 N_B의 전압을 0V로 되게 한다.

pMOS 트랜지스터 Q_P21이 게이트 전극에서 검출기(7)의 출력 레벨 V_A(=0V)와 등가인 전압을 갖고 입력 단자(3)은 0V 전압을 갖는다. 그러므로, 트랜지스터 Q_P21은 오프 상태로 되고 노드 N_B의 전압은 0V로 설정된다.

한편, 다이오드 접속 nMOS 트랜지스터 Q_N2가 도통되어, 노드 N_P는 단자(1)에서의 전원 전압 V_DD로부터 트랜지스터 Q_N2의 임계 전압 V_TN을 뺀 것과 등가인 전압을 갖는다. 따라서, 캐패시터 C는 그 안에 다음과 같은 전하량 Q를 축적한다.

Q = (노드 N_P에서의 전압- 노드 N_B에서의 전압)×(캐패시터 C의 캐패시턴스)= {(V_DD-V_TN)-0}×C

다이오드 접속 nMOS 트랜지스터 Q_N3는 그 양단의 강하에 의해 결정되어, 단자(2)에서 출력 전압 V_OUT은 노드 N_P에서의 전압에서 트랜지스터 Q_N3의 임계 전압 V_TN을 뺀 것과 동일하다. 즉 V_OUT= (V_DD-V_TN)-V_TN=V_DD-2V_TN

(2) 시각 t₁내지 t₂기간 :

클럭 신호 CLK가 0V에서 3V로 변화하는데, 이는 입력 단자(3)에서 pMOS트랜지스터 Q_P1에 공급된다. 그러나, 검출기(7)의 출력 레벨 V_A가 변화하지 않고 0V의 저레벨로 트랜지스터 Q_P1의 게이트 전압을 유지한다. 입력 단자(3)과 게이트 전극 사이에는 전압 차 V_DD-0(=V_DD≥임계 전압)이 인가되고 pMOS 트랜지스터 Q_P1이 온되어 결과적으로 노드 N_B의 전압이 엽력 단자(3)의 전압, 즉 클럭 신호 CLK의 고레벨 V_DD로 상승된다.

nMOS 트랜지스터 Q_N1에서, 게이트 전압은 리미터(6)의 출력 전압 V_LMT(=V_DD=3.0V)와 동일하게 유지되고, 반면 입력 단자(3) 및 노드 N_B모두는 전압 V_DD를 갖는다. 그러므로, 트랜지스터 Q_N1은 오프된다.

한편, 클럭 신호 CLK가 고레벨로 되고, pMOS 트랜지스터 Q_P1이 온 상태로 되는데, 입력 단자(3)과 노드 N_B사이의 신호 전송로는 nMOS 트랜지스터 Q_N1의 측으로부터 pMOS 트랜지스터 Q_P1의 측으로 변경되어 고레벨에서의 클럭 신호 CLK가 전하 강하없이 노드 N_B로 공급된다.

이 동작에서, 캐패시터 C는 그 안에 축적되는 다음의 전하량 Q를 유지하려는 경향이 있다.

Q = (노드 N_D에서의 전압 - 노드 N_B에서의 전압) ×(캐패시터 C의 캐패시턴스) = [{V_DD+(V_DD-V_TN)}-V_DD]×C

그러므로, 노드 N_D의 전압은 V_DD+(V_DD-V_TN) = 2V_DD-V_TN과 동일하다.

한편, nMOS 트랜지스터 Q_N2에서, 소스 단자(즉, 노드 N_D)는 게이트 단자 [즉, 전원 단자(1)]보다 높은 전압을 갖는다. 그러므로, 트랜지스터 Q_N2는 오프된다.

따라서, 출력 단자(2)의 전압 V_OUT은 노드 N_D에서의 전압에서 트랜지스터Q_N3의 임계 전압 V_TN을 뺀 것과 동일하다. 즉, V_OUT=(2V_DD-V_TN)-V_TN=2V_DD-V_TN

(3) 시간 t₂내지 t₃의 기간 :

클럭 신호 CLK가 V_DD레벨에서 0V 레벨로 다시 변화되고 이는 입력 단자 (3)으로부터 nMOS 트랜지스터 Q_N1로 공급된다. 그러나, 리미터(6)의 출력 전압 V_LMT는 변화되지 않고 트랜지스터 Q_N1의 게이트 전압을 3.0V의 V_DD레벨로 유지한다. 게이트 전극과 입력 단자(3) 사이에 인가되는 전압 차 V_DD-0(=V_DD 임계 전압)에 의해, nMOS 트랜지스터 Q_N1은 온되고 결과적으로 노드 N_B의 전압은 0V로 강하된다.

pMOS 트랜지스터 Q_P1에서, 게이트 전압은 검출기(7)의 출력 레벨 V_A(=3.0V)와 등가로 유지되고, 입력 단자(3)은 저레벨 전압(=0V)를 갖는다. 그러므로, 트랜지스터 Q_P1은 오프된다.

Q=(노드 N_D에서의 전압-노드 N_B에서의 전압)

×(캐패시터 C의 캐패시턴스)

={(V_DD-V_TN)-0}×C

그러므로, 노드 N_D의 전압은 V_DD-V_TN과 등가이다.

한편, nMOS 트랜지스터 Q_N3에서, 소스 단자[즉, 출력 단자(2)]는 게이트 단자(즉, 노드 N_D) 보다 높은 전압을 갖는다. 그러므로, 트랜지스터 Q_N3은 오프된다.

따라서, 출력 단자(2)는 시각 t₁내지 t₂기간에 얻은 전압, 즉 V_OUT=2V_DD-2V_TN을 유지한다.

그러므로, 제2도의 강압 회로는 종래의 승압 회로와 동일한 승압비를 가지며 전원 전압 V_DD보다 높은 전압을 출력한다.

저전원 전압 동안 회로 동작의 상기 설명에서, 캐패시터 C의 입력 측(N_B측)전극에 공급되는 신호가 0V 레벨과 V_DD레벨 사이에서 풀 스윙(full swing)을 가지므로 실시된 회로는 종래 회로와 소비 전류가 동일하다.

제2도의 승압 회로는, 전원 전압 V_DD가 저전압측에 있을 때, 종래 회로와 승압비 및 소비 전류가 동일하다. 제6도는, 전원전압 V_DD가 하이일 때(V_DD>V_C), 제2도의 회로의 승압 동작을 도시한 타임 차트이다.

제6도의 타임 차트에서, 스압 회로의 입력 단자(3)에 공급되는 클럭 신호 CLK가 시각 t₀내지 시각 t₁사이에서 0V 레벨, 시각 t₁내지 시각 t₂사이에서 V_DD레벨, 및 시각 t₂내지 t₃사이에서 0V 레벨을 갖는다.

전원 전압 V_DD는 6.0V로 설정되고, 임계 전압 V_C는 3.0V로 설정된다. 제3b도에서 V_DD(=6.0V)>V_C1(=3.0V)(즉, V_DD>V_C1)이고, 제4b도에서 (V_DD>V_C2)일 때, 리미터(6)은 제한된 출력 전압 V_LMT=V_C(=3.0V)를 갖고, 검출기(7)은 고레벨 V_A=V_DD(=6.0V)를 출력한다.

(1) 시각 t₀내지 t₁기간 :

nMOS 트랜지스터 Q_N1은 게이트 전극에서 리미터(6)의 출력 전압 V_LMT(=3.0V)와 동일한 전압을 갖는다. 입력 단자(3)에 클럭 신호 CLK(=0V)가 공급될 때, 트랜지스터 Q_N1의 게이트 전극과 입력 단자(3) 사이의 V_LMT(=V_C 임계 전압)과 동일한 전압차가 나타난다. 그러므로, nMOS 트랜지스터 Q_N1은 온 상태로 두고 여기에서 노드 N_B는 0V 전압으로 되게 한다.

pMOS 트랜지스터 Q_P1은 게이트 전극에서 검출기(7)의 고출력 레벨 V_A(=V_DD=6.0V)와 동일한 전압을 갖고, 입력 단자(3)은 0V 전압을 갖는다. 그러므로, 트랜지스터 Q_P1은 오프 상태로 두고 노드 N_B는 0V의 전압으로 설정한다.

한편, 다이오드 접속 nMOS 트랜지스터 Q_N2는 도통 상태이므로, 노드 N_D는 단자(1)에서의 전원 전압 V_DD에서 트랜지스터 Q_N2의 임계 전압 V_TN을 뺀 것과 동일한 전압을 갖는다.

따라서, 캐패시터 C는 그 안에 다음의 전하량 Q를 축적하고 있다.

Q=(노드 N_D에서의 전압-노드 N_B에서의 전압)

×(캐패시터 C의 캐패시턴스)

={(V_DD-V_TN)-0}×C

다이오드 접속 nMOS 트랜지스터 Q_N3는 그 양단의 강하에 의해 결정되어, 단자(2)에서 출력 전압 V_OUT이 노드 N_D에서의 전압에서 트랜지스터 Q_N3의 임계 전압 V_TN을 뺀 것과 동일하다. 즉 V_OUT=(V_DD-V_TN)-V_TN=V_DD-2V_TN

(2) 시각 t₁내지 t₂기간 :

클럭 신호 CLK가 0V 레벨에서 V_DD레벨(=6.0V)로 변화되는데, 이는 입력 단자(3)에서 nMOS 트랜지스터 Q_N1로 공급된다. 리미터(6)의 출력 전압 V_LMT=V_C(= 3.0V)가 변환되지 않고 트랜지스터 Q_N1의 게이트 전압을 전압 V_LMT= V_C(=30V)를 유지시킨다. 입력 단자(3)과 게이트 전극 사이에 인가되는 전압차 V_DD-V_C(=30V임계 전압)에 의해, nMOS 트랜지스터 Q_N1은 온되고 결과적으로 노드 N_B의 전압을 상승한다.

그러나, 인핸스먼트형 nMOS 트랜지스터 Q_N1은 임계값 강하 효과가 발생하는데, 전형적인 인핸스먼트형 nMOS 트랜지스터 드레인 전압과 게이트 전압을 고정하여 소스 전극을 부하에 접속하면 게이트 전극과 소스 전극 사이에 이 트랜지스터 임계 전압에 대응하는 전압차가 생기고 소스 전압은 소소 전압에서 임계 전압을 뺀 만큼의 상승 레벨을 유지한다.

nMOS 트랜지스터 Q_N1의 임계값 강하 효과로 인해, 노드 N_B에서의 상승된 전압은 트랜지스터 Q_N1의 게이트 전압[리미터(6)의 출력 전압 V_LMT]에서 임계 전압 V_TN을 뺀 값, 즉 V_LMT-V_TN=3.0-V_TN으로 제한된다.

pMOS 트랜지스터 Q_P1에서 입력 단자(3)에 V_DD(=6.0V)의 고레벨에서 클럭 신호 CLK를 공급하고, 반면 노드 N_B는 상술한 바와 같이 V_LMT-V_TN의 전압을 갖고, 게이트 전극은 출력 레벨 V_A=V_DD(=6.0V)와 동일하게 유지된다. 그러므로, 트랜지스터 Q_P1은 오프된다.

한편, 클럭 신호 CLK는 0V 레벨에서 V_DD(=6.0V) 레벨로 변화되지만, pMOS 트랜지스터 Q_P1은 오프를 유지하고 입력 단자(3)에서 캐패시터 C로의 신호 전송로는 nMOS 트랜지스터 Q_N1측으로 여전히 유지되고, 노드 N_B의 전압 nMOS 트랜지스터 Q_N1의 임계값 강하 효과에 의해 클럭 신호 CLK의 하이 레벨로서 전압 V_DD를 향해 상승되고 V_LMT-V_TN으로 제한된다.

상기 회로 동작을 2가지 중요한 점에서 저전원 전압의 경우와 상이하다. 즉, 신호 전송로는 nMOS 트랜지스터 Q_N1측이라는 점과, 캐패시터 C로의 입력 신호가 트랜지스터 Q_N1의 임계값 강하 효과로 인해 제한된 진폭을 갖는다는 점이다.

상기 동작에서도, 캐패시터 C는 그안에 축적되는 다음의 전하량 Q를 유지하려는 경향이 있다.

Q=(노드 N_D에서의 전압-노드 N_B에서의 전압)

×(캐패시터 C의 캐패시턴스)

=[{(V_LMT-V_TN)+(V_DD=V_TN)}-(V_LMT-V_TN)]×C

그러므로, 노드 N_D의 전압은 (V_LMT-V_TN)+(V_DD=V_TN)=(V_LMT+V_DD)-2V_TN=3.0+V_DD-2V_TN와 등가이다.

한편, nMOS 트랜지스터 Q_N2에서, 소스 단자(즉, 노드 N_D)는 게이트 단자[즉, 전원 단자(1)] 보다 높은 전압을 갖는다. 그러므로, 트랜지스터 Q_N2는 오프된다.

따라서, 출력 단자(2)의 전압 V_OUT은 노드 N_D에서의 전압에서 트랜지스터 Q_N3의 임계 전압 V_TN을 뺀 값, 즉 V_OUT=(V_LMT+V_DD-2V_TN)-V_TN=(V_LMT+V_DD)-3V_TN=3.0+V_DD-3V_TN과 등가이다.

(3) 시각 t₂내지 t₃시간 :

클럭 신호 CLK는 다시 V_DD레벨로부터의 0V 레벨로 변화되는데, 이는 입력 단가(3)으로부터 nMOS 트랜지스터 Q_N1로 공급된다. 그러나, 리미터(6)의 출력 전압 V_LMT는 젼화되지 않고, 트랜지스터 Q_N1의 게이트 전압을 V_LMT=V_C(=3.0V)의 레벨로 유지시킨다. 게이트 전극과 입력 단자(3) 사이에는 전압차 V_LMT-0(=v_C>임계전압)가 인가되어 nMOS 트랜지스터 Q_N1이 온되고 노드 N_B의 전압을 0V로 강하시킨다.

pMOS 트랜지스터 Q_P1에서, 게이트 전압은 검출기(7)의 출력 레벌 V_A(=6.0V)와 동일하게 유지되고 입력 단자(3)은 저레벨 전압(=0V)를 갖는다. 그러므로, 트랜지스터 Q_P1은 오프되어 노드 N_B는 0V로 설정된다.

이 동작에서, 캐패시터 C는 그 안에 축적되는 다음의 전하량 Q를 유지시키려는 경향이 있다. Q=(노드 N_D에서의 전압-노드 N_B에서의 전압)×(캐패시터 C의 캐패시턴스)={(V_DD-V_TN)-0}×C

그러므로, 노드 N_D의 저압은 V_DD-V_TN과 동일하다.

따라서, 출력 단자(2)는 시간 t1 내지 t₂에서 얻어진 전압, 즉 V_OUT=(V_LMT+V_DD)-3V_TN=3.0+V_DD-3V_TN을 유지한다.

그러므로, 제2도의 승압 회로는 전압 V_DD보다 높은 전압을 출력한다.

고전원 전압에 대한 회로 동작의 상기 설명에서, 캐패시터 C의 입력 측(N_B측) 전극에 공급되는 신호는 0V 레벨과 레벨_V=V_LMT-V_TN=3.0-V_TN사이를 스윙한다. 캐패시터 C는 상술한 바와 같이 충전 방전 전류 i=f·v·C를 갖는다.

클럭 신호 CLK의 주파수 및 캐패시터 C의 캐패시턴스를 동일하다고 가정하고, 제2도의 승압 회로에서의 캐피서터 C의 충전 방전 전류를 i_A로 두고 종래 회로의 것을 i_B로 두면,

i_A/i_B=(노드 N_B에서의 신호 진폭)÷[입력 단자(3)에서의 CLK 진폭]

=(V_LMT-V_TN)/V_DD

=(3.0-V_TN)/V_DD

클럭 신호 CLK의 진폭이 6.0V이고, 임계 전압 V_C[=리미터(6)의 제한 레벨 V_C1]이 3.0V일 때, nMOS 트랜지스터 Q_N1의 임계 전압 V_TN으로서 0.1V로 가정하면

i_A/i_B=(3.0-0.1)/6.0=0.48

여기에서 종래의 캐패시터의 충전 방전 전류에 비교해 약 50% 감소된다는 것을 의미하고 승압 회로에서 소비 전류가 약 1/2로 감소한다.

본 실시예에서, 전압 리미터(6) 및 전원 검출기(7)은 승압 회로에 내장 되어 있으나 이에 한정되는 것은 아니다.

본 발명의 상술한 효과는 임계값 강하 효과를 갖는 인핸스먼트형 nMOS 트랜지스터 Q_N1및 pMOS 트랜지스터 Q_P1의 병렬 접속점이 입력 단자(3) 내지 캐패시터 C 사이의 신호 전송로에 삽입되고 nMOS 트랜지스터 Q_N1임계값 강하 효과에 기인한 레벨 변환 작용과 pMOS 트랜지스터 Q_P1의 스위칭 작용에 의해 전원 전압 V_DD가 높을 때, 입력 클럭 신호 CLK를 nMOS 트랜지스터 Q_N1에 통과시키고 그 고레벨 측 전압을 강하하여 캐패시터 C에 전달하고, 전원 전압 V_DD가 낮을 때에, 클럭 신호 CLK는 pMOS 트랜지스터 Q_P1을 통과하여 캐패시터 C에 전달되도록 스위칭 가능한 것에 달성될 수 있다.

그러므로, 리미터(6)의 출력 V_LMT및 검출기(7)의 출력 V_A를 대표하는 외부신호는 nMOS 트랜지스터 Q_N1및 pMOS 트랜지스터 Q_P1의 도통 상태를 각각 집적 제어하도록 입력될 수 있다.

그러나, 이러한 외부 제어 신호는 전용 단자를 필요로 한다.

또한, 상기 실시예에서 전압 리미터(6)의 임계 전압 V_C1및 전원 전압 검출기 (7)의 임계 전압 V_C2가 서로 동일하게 설정된다.

그러나, 이러한 임계 전압은 관련 트랜지스터의 임계 전압에 좌우되고 실제 설계시 서로 상이할 수 있는 반면 동일한 효과가 달성된다.

이 점에 있어서, 단일 반도체 LSI 칩에서 임계 전압의 다종류화는 제조 공정의 복잡성을 증가시킨다. 그러므로 V_C1=V_C2로 설정하는 것이 좋다.

본 발명의 특성 실시예 및 부분 변형예를 참조하여 설명하였지만 이에 제한 되지 않고 특허 청구의 범위로 제한하려는 것이다. 본 분야에 숙련된 기술자들은 본 발명의 범위 및 의도를 벗어나지 않고 본 발명을 여러가지로 변형 및 실시할 수 있다.

Claims

승합 회로에 있어서, 고레벨을 갖는 외부적으로 공급된 주기적 신호를 수신하기 위한 입력 단자; 전원 전압을 공급하기 위한 전원 단자; 출력 단자; 상기 전원 단자로부터 출력 단자로 순방향으로 전류를 도통시키기 위해, 상기 전원 단자와 상기 출력 단자 사이에 직렬 접속된 한 상의 정류 소자; 및 한 쌍의 전극을 가지며 그 중 한 전극이 상기 정류 소자들 사이의 상기 직렬 접속점에 접소된 캐패시터를 포함하되, 상기 입력 단자에 제공되는 상기 주기적 신호가 상기 캐패시터의 다른 전극에 입력되어 상기 직렬 접속점의 전압을 주기적으로 변화시킴으로써 상기 출력 단자에서 상기 전원 전압보다 높은 전압이 발생되고; 상기 승압 회로는, 상기 입력 단자로부터 입력되는 상기 주기적 신호를 상기 캐패시터로 전송하기 위한 신호 전송로; 및 상기 주기적 신호에 응답하여 아날로그 스위치 동작을 행하고, 상기 주기적 신호가 고레벨일 때는 상기 아날로그 스위치 동작에 따라 상기 주기적 신호의 상기 고레벨측에서의 진폭을 제한히기 위해, 상기 신호 전송로에 결합되는 진폭 제한 수단을 더 포함하는 것을 특징으로 하는 승합 회로.
제1항에 있어서, 상기 진폭 제한 수단은, 상기 캐패시터에 레벨 변환된 신호를 제공하기 위해, 상기 신호 전송로에 제공되어 고레벨 측에서 상기 주기적 신호의 진폭을 강하시키기 위한 레벨 변환 소자; 및 상기 레벨 변환 소자와 병렬로 접속되어, 자신이 도통 상태일 때는 상기 레벨 변환 소자에 대해 바이패스를 형성하기 위한 수의치 소자를 포함하는 것을 특징으로 하는승압 회로.
제2항에 있어서, 상기 레벨 변환 소자는 임계값 강하 효과를 갖는 인핸스먼트형 n채널 MOS전계 효과 트랜지스터를 포함하고, 상기 스위치 소자는 인핸스먼트형 p채널 MOS 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 승압 회로.
제3항에 있어서, 상기 전원 전압으로부터 이 전원 전압을 초과하지 않는 정전압(constant voltage)을 발생시켜, 상기 정전압을 n채널 MOS 전계 효과 트랜지스터의 게이트 전압으로서 제공하여 상기 레벨 변환된 신호가 자신의 고레벨측 상에서 제어된 전압을 갖도록 하기 위한 수단; 및 상기 주기적 신호가 고레벨일 때는 상기 신호 전송로가 상기 전원 전압의 레벨에 응답하여, 상기 전원 전압이 높을 때는 상기 n채널 MOS 전게 효과 트랜지스터측으로 스위치된 위치를 갖고, 상기 전원 전압이 낮을 때는 상기 p채널 MOS전계 효과 트랜지스터측으로 스위치된 위치를 갖도록, 상기 전원 전압의 레벨에 따라 상기 p채널 MOS전계 효과 트랜지스터를 도통 및 비도통시키기 위한 수단을 더 포함하는 것을 특징으로 하는 승압 회로.
입력 단자; 전원 전압을 제공하기 위한 전원 단자; 출력 단자; 상기 전원 단자와 상기 출력 단자 사이에 직렬 접속되고 각각 다이오드 접속되어, 상기 전원 단자로부터 상기 출력 단자로 순방향으로 전류를 도통시키기 위한 n채널형 제1및 제2 MOS 전계 효과 트랜지스터; 한 쌍의 전극 소자를 가지며, 그 중 한 전극 소자가 상기 제1및 제2MOS 전계 효과 트랜지스터들 사이의 직렬 접속점에 접속된 개캐시터; 상기 입력 단자와 상기 캐패시터의 다른 전극 소자 사이에 접속되어 그들 사이에 전류 경로를 형성하는 n채널 인핸스먼트형 제3MOS 전계 효과 트랜지스터; 상기 제3MOS 전계 효과 트랜지스터에 병렬로 접속된 p채널 인핸스먼트형 제4MOS전계 효과 트랜지스터; 제5 MOS 전계 효과 트랜지스터를 포함하는 리미터 수단-상기 리미터 수단은 상기 전원 전압에 응답하여, 상기 전원 전압이 상기 제5MOS 전계 효과 트랜지스터의 임계 전압에 의존하는 임계값을 초과하지 않는 값을 가질때는 상기 전원 전압과 동일한 전압을 출력하고, 상기 전원 전압이 상기 임계값을 초과하는 값을 가질때는 상기 임계값으로 제한되는 정전압(constant voltage)을 출력하며, 상기 리미터 수단은 그 출력점이 상기 제3MOS 전계 효과 트랜지스터의 게이트 전극에 접속됨-; 및 제6MOS전계 효과 트랜지스터를 포함하는 검출기 수단-상기 검출기 수단은 상기 전원 전압에 응답하여, 상기 전원 전압이 상기 제6MOS 전게 효과 트랜지스터의 임계 전압에 의존하는 임계값 보다 낮은 값을 가질때는 OV의 저레벨을 갖는 2진 제어 신호를 출력하고, 상기 전원 전압이 상기 임계값 보다 높은 값을 가질 때는 상기 전원 전압과 동일한 전압의 고레벨을 출력하며, 상기 검출기 수단은 그 출력점이 상기 제4MOS전계 효과 트랜지스터의 게이트 전극에 접속됨-을 포함하는 것을 특징으로 하는 승압 회로.
승압 회로에 있어서, 제1전원선과 제1노드 사이에 접속된 제1정류 소자; 상기 제1노드와 출력 단자 사이에 접속된 제2정류 소자; 상기 제1노드와 제2노드 사이에 접속된 캐패시터; 및 상기 제2노드와 입력 단자 사이에 접속된 진폭 제한 수단을 포함하고, 상기 진폭 제한 수단은, 상기 입력 단자로부터 입력된 신호의 진폭이 제1값보다 작다면 상기 입력 신호를 상기 제2노드로 제공하고, 상기 입력 신호의 진폭이 상기 제1값보다 크다면, 상기 제1값보다 작은 제2값의 진폭을 가지며 상기 입력 신호를 추종하는 신호를 상기 제2노드에 제공하는 것을 특징으로 하는 승압 회로.
제6항에 있어서, 상기 입력 단자와 상기 제2노드 사이에 접속된 제1도전형의 제1트랜지스터; 및 상기 입력 단자와 상기 제2노드 사이에 접속된 제2도전형의 제2트랜지스터를 포함하는 것을 특징으로 하는 승압 회로.
제7항에 있어서, 상기 입력 신호의 진폭이 제1값보다 작다면, 상기 입력 신호가 그대로 상기 제2노드에 출력되도록 상기 제1트랜지스터에 제1제어 신호를 제공하고, 상기 입력 신호의 진폭이 상기 제1값보다 크다면, 상기 제2폭을 가지며 상기 입력 신호를 추종하는 신호가 상기 제2트랜지스터를 통하여 상기 제2노드에 출력되도록 상기 제1트랜지스터에 제2제어 신호를 제공하기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 승압 회로.