KR100745247B1 - 전압 발생 회로 및 전압 발생 회로를 포함하는 표시 장치 - Google Patents

전압 발생 회로 및 전압 발생 회로를 포함하는 표시 장치 Download PDF

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Abstract

전압 발생 회로는 커패시터, n 채널 MOS 트랜지스터, 및 p 채널 MOS 트랜지스터 등을 포함하고, n 채널 MOS 트랜지스터의 소스 단자가 노드에 접속되고, 드레인 단자가 마이너스 전압의 출력 단자가 되고, p 채널 MOS 트랜지스터의 소스 단자가 상기된 노드에 접속되고, 드레인 단자가 접지 단자가 되고, n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 게이트 단자가 공통 접속되고, 그 공통 접속점과 커패시터의 한쪽 단자에 상호 위상이 반전된 클럭 신호가 인가된다.
표시 장치, 전압 발생 회로, 커패시터, 트랜지스터, 클럭 신호

Description

전압 발생 회로 및 전압 발생 회로를 포함하는 표시 장치{VOLTAGE GENERATING CIRCUIT AND DISPLAY APPARATUS HAVING THE VOLTAGE GENERATING CIRCUIT}
도 1은 본 발명의 제1 실시예에 따른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 2는 도 1에 도시된 전압 발생 회로의 동작을 설명하기 위한 타이밍 차트.
도 3은 도 1에 도시된 전압 발생 회로를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 4는 도 3에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로를 나타내는 회로도.
도 5는 도 1에 도시된 전압 발생 회로를 2중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 6은 도 1에 도시된 전압 발생 회로를 유리 기판 상에 형성한 경우의 구조예를 나타내는 단면도.
도 7은 본 발명의 제2 실시예에 따른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 8은 도 7에 도시된 전압 발생 회로의 변형예를 나타내는 회로도.
도 9는 본 발명의 제3 실시예에 따른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 10은 도 9에 도시된 전압 발생 회로의 동작을 설명하기 위한 타이밍 차트.
도 11은 도 9에 도시된 전압 발생 회로를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 12는 도 11에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로를 도시하는 회로도.
도 13은 도 11에 도시된 전압 발생 회로와 종래의 전압 발생 회로와의 전기적 특성을 비교한 그래프.
도 14는 도 11에 도시된 전압 발생 회로와 종래의 전압 발생 회로와의 다른 전기적 특성을 비교한 그래프.
도 15는 도 11에 도시된 전압 발생 회로와 종래의 전압 발생 회로와의 또 다른 전기적 특성을 비교한 그래프.
도 16은 도 9에 도시된 전압 발생 회로의 변형예를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 17은 도 16에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로를 도시하는 회로도.
도 18은 도 9에 도시된 전압 발생 회로의 다른 변형예를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 19는 도 18에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로를 나타내는 회로도.
도 20은 도 9에 도시된 전압 발생 회로를 2중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 21은 도 9에 도시된 전압 발생 회로를 실리콘 기판 상의 절연막 상에 형성한 경우의 구조예를 나타내는 단면도.
도 22는 도 9에 도시된 전압 발생 회로를 유리 기판 상에 형성한 경우의 구조예를 나타내는 단면도.
도 23은 도 22에 도시된 전압 발생 회로와 종래의 전압 발생 회로와의 전기적 특성을 비교한 그래프.
도 24는 도 22에 도시된 전압 발생 회로와 종래의 전압 발생 회로와의 다른 전기적 특성을 비교한 그래프.
도 25는 도 9에 도시된 전압 발생 회로를 유리 기판 상에 형성한 경우의 다른 구조예를 나타내는 단면도.
도 26은 도 9에 도시된 전압 발생 회로에 인가되는 클럭 신호의 변형예를 나타내는 타이밍 차트.
도 27은 도 26에 도시된 클럭 신호를 자동 생성하는 회로예의 구성을 나타내는 회로도.
도 28은 본 발명의 제4 실시예에 따른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 29는 도 28에 도시된 전압 발생 회로의 동작을 설명하기 위한 타이밍 차트.
도 30은 도 28에 도시된 전압 발생 회로를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 31은 도 30에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로의 구성을 나타내는 회로도.
도 32는 도 28에 도시된 전압 발생 회로의 변형예를 2중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 33은 도 28에 도시된 전압 발생 회로를 유리 기판 상에 형성한 경우의 구조예를 나타내는 단면도.
도 34는 본 발명의 제5 실시예에 따른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 35는 도 34에 도시된 전압 발생 회로의 동작을 설명하기 위한 타이밍 차트.
도 36은 도 34에 도시된 전압 발생 회로를 3중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 37은 도 36에 도시된 구조 예에 대응한 전압 발생 회로의 등가 회로를 나타내는 회로도.
도 38은 도 34에 도시된 전압 발생 회로를 2중 웰 상에 형성한 경우의 구조예를 나타내는 단면도.
도 39는 도 34에 도시된 전압 발생 회로를 유리 기판 상에 형성한 경우의 구조예를 나타내는 단면도.
도 40은 본 발명의 전압 발생 회로를 포함하는 표시 장치의 실시예의 구성을 개략적으로 나타내는 블록도.
도 41은 종래의 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
도 42는 종래의 다른 전압 발생 회로의 기본 회로 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1,2 : 클럭 입력 단자
3 : 전압 출력 단자
4 : 지정 회로
5 : 논리 회로
50 : 표시부
60 : 조사선 구동 회로
70 : 데이터 구동 회로
CP1, CP2 : 커피시터
ND1, ND2 : 노드
NT1, NT2 : N 채널 MOS 트랜지스터
PT1, PT2 : P 채널 MOS 트랜지스터
INV1 : 인버터
PX : 표시 화소
ST : 능동 스위칭 소자
본 발명은, 커패시터를 사용한 전압 발생 회로 및 이 전압 발생 회로를 포함하는 표시 장치에 관한 것이다.
도 41은, 커패시터를 사용한 종래의 전압 발생 회로의 일례를 나타내는 도면이다. 도 41에 도시된 전압 발생 회로는, 커패시터(펌핑 커패시터) cp1, 제1 및 제2 p 채널 MOS (Metal Oxide Semiconductor) 트랜지스터 pt1, pt2 및 인버터 회로 inv1 등을 포함한다.
제1 p 채널 MOS 트랜지스터(구동 트랜지스터) pt1의 드레인 단자 D 및 게이트 단자 G는, 노드 nd1에 접속되고, 그 소스 단자 S는, 마이너스 전압 VBB를 출력하는 전압 출력 단자(30)가 된다. 제2 p 채널 MOS 트랜지스터 pt2의 소스 단자 S는, 노드 nd1에 접속되고, 그 게이트 단자 G는, 인버터 inv1에 접속되고, 그 드레인 단자 D가 접지 단자가 된다.
커패시터 cp1은, 소스 단자 및 드레인 단자가 공통 접속됨과 함께, 게이트 단자 G가 노드 nd1에 접속되는 p 채널 MOS 트랜지스터에 의해 형성된다. 클럭 신호 CLK는, 입력 단자(10)를 통해 커패시터 cp1 및 인버터 회로 inv1에 입력된다.
이어서, 상기된 바와 같이 구성된 전압 발생 회로에 의한 전압(마이너스 전압)의 발생 동작의 개요에 대해 설명한다.
클럭 신호 CLK가 논리 "로우" (이하, 단순히 "L"이라고 적음) 레벨이 되면, 노드 nd1의 전위 Vn1이 저하하여 마이너스 전압이 된다. 노드 nd1의 전위 Vn1이 제1 p 채널 MOS 트랜지스터 pt1의 소스 단자 S의 전위 VBB보다 제1 p채널 MOS 트랜지스터 pt1의 임계치 전압 Vthp1을 넘어 저하하면, 제1 p 채널 MOS 트랜지스터 pt1이 온한다.
이 때, 커패시터 cp1의 용량에 비례한 전하가, 제1 p 채널 MOS 트랜지스터 pt1의 소스 단자 S 측으로부터 노드 nd1측으로 유입된다. 이 전하는, 제2 p 채널 MOS 트랜지스터 pt2가 오프 상태에 있기 때문에, 커패시터 cp1에 저장되고, 노드 nd1의 전위 Vn1이 이 전하에 따라 상승한다.
이어서, 클럭 신호 CLK가 논리 "하이" (이하, 단순히 "H"라고 적음) 레벨이 되면, 그에 따라 노드 nd1의 전위 Vn1은, 클럭 신호 CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되고, 재차 상승된다.
또한, 클럭 신호 CLK가 "H" 레벨이 되면, 인버터 회로 inv1을 통해 제2 p 채널 MOS 트랜지스터 pt2에 "L" 레벨의 신호가 입력되고, 제2 p 채널 MOS 트랜지스터 pt2가 온한다. 이 때, 커패시터 cp1에 저장된 전하가 접지 단자(GND)로 방출되어, 노드 nd1의 전위 Vn1이 저하한다.
이와 같이 함으로써, 클럭 신호 CLK의 1 사이클마다 제1 p 채널 MOS 트랜지스터 pt1의 소스 단자 S의 전하를 접지 단자(GND)에 방출됨에 따라, 제1 p 채널 MOS 트랜지스터 pt1의 소스 단자 S의 전압이 마이너스 전압화된다.
또한, 상기된 종래의 전압 발생 회로의 펌핑 효율을 향상시킨 예로서, 도 42 에 도시된 전압 발생 회로도 알려져 있다. 이 전압 발생 회로에서는, 상기된 종래의 전압 발생 회로를 2쌍 사용하고, 각 펌핑 커패시터 cp1, cp2의 단자에, 상호 위상이 반전된 클럭 신호 CLK, /CLK를 인가하도록 하여, 그 펌핑 효율을 향상시키고, 소정의 마이너스 전압을 얻기까지의 시간을 단축하고 있다.
그런데, 상술된 종래의 전압 발생 회로에서는, 간단한 구성에 의해 전압(마이너스 전압)을 효과적으로 발생하지만, 그 도달 마이너스 전압(VBB)의 이론치는, 도 41에서는 (-VDD + Vthp1 + Vthp2)가 되고, 도 42에서는 (-VDD + Vthp1)이 되고, 최대 논리치(-VDD)보다, 제1 및 제2 p 채널 MOS 트랜지스터 pt1, pt2의 임계치 전압(Vthp1, Vthp2)만큼 작아진다.
또한, 출력되는 마이너스 전압 VBB가 낮아짐에 따라, 제1 p 채널 MOS 트랜지스터 pt1의 소스 단자 S와 노드 nd1 사이의 전위차 즉 제1 p 채널 MOS 트랜지스터 pt1의 게이트·소스간 전압이 작아지고, 제1 p 채널 MOS 트랜지스터 pt1의 구동 능력이 저하한다.
또한, 최근에는, DRAM(Dynamic Random Access Memory)의 워드선을 마이너스 바이어스 제어할 때에 필요해지는 전류 구동 능력의 관점이나, 액정 표시 장치 등에 있어서 그 저소비 전력화 및 화소 트랜지스터의 동작 마진의 확보 등의 관점에서, 전류 구동 능력이 높은 전압 발생 회로가 필요해졌다. 그러나, 상기된 종래의 전압 발생 회로에서는, 전류 구동 능력이 낮기 때문에, 이러한 요구를 충분히 만족시킬 수 없다.
본 발명의 목적은, 높은 도달 전압을 얻을 수 있음과 함께, 큰 전류 구동 능력을 갖을 수 있는 전압 발생 회로 및 이 전압 발생 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 국면에 따르는 전압 발생 회로는, 커패시터를 갖고, 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로로서, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 내의 다른 소정의 전압을 출력하는 출력 단자가 되는 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 p 채널 트랜지스터를 더 포함하고, n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트 단자는 공통 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 공통 접속된 게이트 단자에 인가된다.
그 전압 발생 회로에서는, 구동 트랜지스터가 되는 n 채널 트랜지스터의 임계치 전압 Vth에 영향받지 않는 출력 전압을 얻을 수 있다. 또한, 예를 들면, 마이너스 전압을 발생시키는 경우, 출력되는 마이너스 전압이 낮아져도, 구동 트랜지스터가 확실하게 온하기 때문에, 마이너스 전압의 값에 상관없이, 구동 트랜지스터의 구동 능력을 충분히 확보할 수 있다. 또한, 구동 트랜지스터로서 n 채널 트랜지스터를 이용하고 있기 때문에, p 채널 트랜지스터를 이용한 경우보다 전압 발생 회로의 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트 랜지스터의 소자 면적을 소면적화할 수 있다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, p 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 노드에 접속되는 n 채널 트랜지스터를 포함하는 것이 바람직하다.
전압 발생 회로는, 2중 웰 구조를 갖는 N 형 반도체 기판 상에 형성되고, n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, p 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 노드에 접속되는 n 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 유리 기판 상에 형성되고, n 채널 트랜지스터 및 p 채널 트랜지스터의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 커패시터 중 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되어도 좋다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 것이 바람직하다.
이 경우, 1개의 클럭 신호로부터 2개의 클럭 신호를 형성할 수 있으므로, 처음부터 2개의 클럭 신호를 이용하는 경우에 비교하여 외부 회로의 구성을 간략화할 수 있다. 또한, 인버터 회로를 통한 지연 효과를 이용하여 효율적으로 전압을 발생시킬 수 있다.
2개의 클럭 신호는, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 것이 바람직하다.
이 경우, 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖고 있으므로, 예를 들면 구동 트랜지스터를 확실하게 오프시킨 후에 노드의 전위를 플러스 전압으로 할 수 있어, 효율적으로 마이너스 전압을 발생시킬 수 있다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 논리 회로와, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함해도 좋다.
이 경우, 1개의 클럭 신호에 기초하여 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 한쌍의 클럭 신호를 용이하게 자동적으로 작성할 수 있다.
본 발명의 다른 국면에 따르는 전압 발생 회로는, 제1 및 제2 커패시터를 갖고, 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로로서, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제1 p 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 p 채널 트랜지스터를 더 포함하고, 제1 n 채널 트랜지스터의 게이트 단자 및 제1 p 채널 트랜지스터의 게이트 단자는, 공통 접속됨과 함께 제2 노드에 접속되고, 제2 n 채널 트랜지스터의 게이트 단자 및 제2 p 채널 트랜지스터의 게이트 단자는, 공통 접속됨과 함께 제1 노드에 접속되고, 제1 및 제2 n 채널 트랜지스터의 출력 단자는, 공통 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 제1 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제2 커패시터의 다른 단자에 인가된다.
그 전압 발생 회로에서는, 구동 트랜지스터가 되는 제1 및 제2 n 채널 트랜지스터의 임계치 전압 Vth에 영향받지 않는 출력 전압을 얻을 수 있다. 또한, 예를 들면, 마이너스 전압을 발생시키는 경우, 출력되는 마이너스 전압이 낮아져도, 구동 트랜지스터가 확실하게 온하기 때문에, 마이너스 전압의 값에 상관없이, 구동 트랜지스터의 구동 능력을 충분히 확보할 수 있다. 또한, 구동 트랜지스터로서 n 채널 트랜지스터를 이용하기 때문에, p 채널 트랜지스터를 이용한 경우보다 전압 발생 회로의 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경 우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
또한, 클럭 신호의 반 사이클마다 펌핑 동작이 행해지기 때문에, 보다 효율적으로 펌핑을 행할 수 있어, 목표로 하는 출력 전압에 도달하는 속도를 빠르게 할 수 있다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 및 제2 p 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 클럭 신호가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는 N 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 p 채널 트랜지스터를 포함하고, 제2 커패시터는 N 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 p 채널 트랜지스터를 포함하는 것이 바람직하다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 및 제2 p 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는, N 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 p 채널 트랜지스터를 포함하고, 제2 커패시터는, N 형 웰 상에 별도로 형성 되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 p 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되어, 제1 및 제2 n 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 및 제2 p 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 n 채널 트랜지스터를 포함하고, 제2 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 n 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 2중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 및 제2 p 채널 트랜지스터의 각각은, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 n 채널 트랜지스터를 포함하고, 제2 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 n 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 실리콘 기판 상에 형성된 절연막 상에 형성되고, 제1 및 제2 n 채널 트랜지스터 및 제1 및 제2 p 채널 트랜지스터 각각의 능동층은, 절연막 상에 형성된 반도체층으로부터 형성되고, 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되어도 좋다.
전압 발생 회로는, 유리 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터 및 제1 및 제2 p 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되어도 좋다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 것이 바람직하다.
이 경우, 1개의 클럭 신호로부터 2개의 클럭 신호를 형성할 수 있으므로, 처음부터 2개의 클럭 신호를 이용하는 경우에 비교하여 외부 회로의 구성을 간략화할 수 있다. 또한, 인버터 회로를 통한 지연 효과를 이용하여 효율적으로 전압을 발생시킬 수 있다.
2개의 클럭 신호는, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 것이 바람직하다.
이 경우, 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖고 있으므로, 예를 들면 구동 트랜지스터를 확실하게 오프시킨 후에 노드의 전위를 플러스 전압으로 할 수 있어, 효율적으로 마이너스 전압을 발생시킬 수 있다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 논리 회로와, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함해도 좋다.
이 경우, 1개의 클럭 신호에 기초하여 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 한쌍의 클럭 신호를 용이하게 자동적으로 작성할 수 있다.
본 발명의 또 다른 국면에 따르는 전압 발생 회로는, 커패시터를 갖고, 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로로서, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 n 채널 트랜지스터를 더 포함하고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 제1 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제1 n 채널 트랜지스터의 게이트 단자에 인가된다.
그 전압 발생 회로에서는, 구동 트랜지스터가 되는 제1 n 채널 트랜지스터의 임계치 전압 Vth에 영향받지 않는 출력 전압을 얻을 수 있다. 또한, 예를 들면 마이너스 전압을 발생시키는 경우, 출력되는 마이너스 전압이 낮아져도, 구동 트랜지스터가 확실하게 온하기 때문에, 마이너스 전압의 값에 상관없이, 구동 트랜지스터의 구동 능력을 충분히 확보할 수 있다. 또한, 구동 트랜지스터로서 n 채널 트랜 지스터를 이용하고 있기 때문에, p 채널 트랜지스터를 이용한 경우보다 전압 발생 회로의 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제2 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 노드에 접속되는 n 채널 트랜지스터를 포함하는 것이 바람직하다.
전압 발생 회로는, 2중 웰 구조를 갖는 N 형 반도체 기판 상에 형성되고, 제1 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제2 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 노드에 접속되는 n 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 유리 기판 상에 형성되어, 제1 및 제2 n 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 커패시터 중 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 것 이 바람직하다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 것이 바람직하다.
이 경우, 1개의 클럭 신호로부터 2개의 클럭 신호를 형성할 수 있으므로, 처음부터 2개의 클럭 신호를 이용하는 경우에 비교하여 외부 회로의 구성을 간략화할 수 있다. 또한, 인버터 회로를 통한 지연 효과를 이용하여 효율적으로 전압을 발생시킬 수 있다.
2개의 클럭 신호는, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 것이 바람직하다.
이 경우, 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖고 있으므로, 예를 들면 구동 트랜지스터를 확실하게 오프시킨 후에 노드의 전위를 플러스 전압으로 할 수 있어, 효율적으로 마이너스 전압을 발생시킬 수 있다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 논리 회로와, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함해도 된다.
이 경우, 1개의 클럭 신호에 기초하여 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 한쌍의 클럭 신호를 용이하게 자동적으로 작성할 수 있다.
본 발명의 또 다른 국면에 따르는 전압 발생 회로는, 제1 및 제2 커패시터를 갖고, 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소 정의 전압을 발생시키는 전압 발생 회로로서, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제3 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제4 n 채널 트랜지스터를 더 포함하고, 제1 및 제2 n 채널 트랜지스터의 각 출력 단자는, 공통 접속되고, 제1 n 채널 트랜지스터의 게이트 단자는, 제2 노드에 접속되고, 제2 n 채널 트랜지스터의 게이트 단자는, 제1 노드에 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 제1 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제2 커패시터의 다른 단자에 인가된다.
그 전압 발생 회로에서는, 구동 트랜지스터가 되는 제1 및 제2 n 채널 트랜지스터의 임계치 전압 Vth에 영향받지 않는 출력 전압을 얻을 수 있다. 또한, 예를 들면 마이너스 전압을 발생시키는 경우, 출력되는 마이너스 전압이 낮아져도, 구동 트랜지스터가 확실하게 온하기 때문에, 마이너스 전압의 값에 상관없이, 구동 트랜지스터의 구동 능력을 충분히 확보할 수 있다. 또한, 구동 트랜지스터로서 n 채널 트랜지스터를 이용하기 때문에, p 채널 트랜지스터를 이용한 경우보다 전압 발생 회로의 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
또한, 클럭 신호의 반 사이클마다 펌핑 동작이 행해지기 때문에, 보다 효율적으로 펌핑을 행할 수 있어, 목표로 하는 출력 전압에 도달하는 속도를 빠르게 할 수 있다.
전압 발생 회로는, 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제3 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 제1 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제4 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 제2 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자에 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 n 채널 트랜지스터를 포함하고, 제2 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자에 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 n 채널 트랜지스터를 포함하는 것이 바람직하다.
전압 발생 회로는, 2중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터 각각은, 그 백 게이트 전위를 얻기 위해 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제3 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 제1 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제4 n 채널 트랜지스터는, 그 백 게이트 전위를 얻기 위해 제2 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고, 제1 커패시터는, p 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제1 노드에 접속되는 n 채널 트랜지스터를 포함하고, 제2 커패시터는, P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 제2 노드에 접속되는 n 채널 트랜지스터를 포함해도 좋다.
전압 발생 회로는, 유리 기판 상에 형성되고, 제1∼제4 n 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되는데, 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역으로부터 형성되어도 좋다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 것이 바람직하다.
이 경우, 1개의 클럭 신호로부터 2개의 클럭 신호를 형성할 수 있으므로, 처음부터 2개의 클럭 신호를 이용하는 경우에 비교하여 외부 회로의 구성을 간략화할 수 있다. 또한, 인버터 회로를 통한 지연 효과를 이용하여 효율적으로 전압을 발생시킬 수 있다.
2개의 클럭 신호는, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 것이 바람직하다.
이 경우, 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖고 있으므로, 예를 들면 구동 트랜지스터를 확실하게 오프시킨 후에 노드의 전위를 플러 스 전압으로 할 수 있어, 효율적으로 마이너스 전압을 발생시킬 수 있다.
전압 발생 회로는, 1개의 클럭 신호에 기초하여 2개의 클럭 신호를 형성하기 위한 논리 회로와, 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함해도 된다.
이 경우, 1개의 클럭 신호에 기초하여 위상 반전시에 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 한쌍의 클럭 신호를 용이하게 자동적으로 작성할 수 있다.
본 발명의 또 다른 국면에 따르는 표시 장치는, 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와, 표시 화소마다 설치되고, 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와, 복수의 주사선을 주사함과 함께, 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와, 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로를 포함하고, 전압 발생 회로는, 커패시터를 갖고, 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키고, 전압 발생 회로는, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 p 채널 트랜지스터를 더 포함하고, n 채널 트랜지스터 및 p 채널 트랜지스터의 게이트 단자는 공통 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 공통 접속된 게이트 단자에 인가된다.
그 표시 장치에 있어서는, 전압 발생 회로에 의해 마이너스 전압을 발생시키는 경우, 주사선에 인가하는 전압의 폭으로서, 예를 들면 소정의 마이너스 전압으로부터 전원 전압의 반까지의 전압 폭을 인가함으로써, 저소비 전력화를 도모할 수 있음과 함께, 능동 스위칭 소자의 동작 마진을 증가시킬 수 있다. 또한, 통상, 마이너스 전하 저장용 소자로서, 표시 장치의 외부에 외부 부착 컨덴서를 설치하는 경우가 많지만, 그와 같은 외부 부착 컨덴서의 용량을 저감시킬 수 있으므로, 이 컨덴서를 소형화하거나, 또는 생략할 수 있다.
또한, 표시 장치가 액정 표시 장치인 경우, 액정 표시 장치에는 전원 투입시에 마이너스 전압까지 가능한한 빠른 시기에 상승되는 것이 요구되지만, 상기된 전압 발생 회로에 따르면, 그 효율적인 펌핑 동작에 따라 마이너스 전압을 빠른 시기에 공급할 수 있게 된다. 또한, 액정 쌍극을 AC 구동하여, 저소비 전력화를 행하는 경우에도, 상기된 전압 발생 회로에 따르면, 그 도달 마이너스 전압이 구성 트랜지스터의 임계치에 상관없이 크기 때문에, 화소 트랜지스터의 게이트 전위를 보다 깊은 마이너스 전위로 할 수 있어, 데이터 누설을 방지하고, 저소비 전력화할 수 있게 된다. 또한, 이러한 구동 전류(능력)가 큰 전압 발생 회로를 액정 표시 장치에 탑재함으로써, 액정 표시 장치로서의 표시 품질을 향상시킬 수 있다.
전압 발생 회로는, 유리 기판 상에 형성되고, n 채널 트랜지스터 및 p 채널 트랜지스터의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 커패시터 중 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역 으로부터 형성되는 것이 바람직하다.
표시 장치는, 전압 발생 회로에 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 것이 바람직하다. 이 경우, 상기된 레벨 변환 회로에 의해, 표시 장치가 필요해지는 전압, 예를 들면 소정의 마이너스 전압을 전압 발생 회로에 의해 적절하게 발생시킬 수 있다.
본 발명의 또 다른 국면에 따르는 표시 장치는, 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와, 표시 화소마다 설치되고, 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와, 복수의 주사선을 주사함과 함께, 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와, 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로를 포함하고, 전압 발생 회로는, 제1 및 제2 커패시터를 갖고, 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소정의 전압을 발생시키고, 전압 발생 회로는, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제1 p 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 p 채널 트랜지스터를 더 포함하고, 제1 n 채널 트랜지스터의 게이트 단자 및 제1 p 채널 트랜지스터의 게이트 단자는, 공통 접속됨과 함께 제2 노드에 접속되고, 제2 n 채널 트랜지스터의 게이트 단자 및 제2 p 채널 트랜지스터의 게이트 단자는, 공통 접속됨과 함께 제1 노드에 접속되고, 제1 및 제2 n 채널 트랜지스터의 출력 단자는, 공통 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 제1 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제2 커패시터의 다른 단자에 인가된다.
그 표시 장치에서는, 전압 발생 회로에 의해 마이너스 전압을 발생시키는 경우, 주사선에 인가하는 전압의 폭으로서, 예를 들면 소정의 마이너스 전압으로부터 전원 전압의 반까지의 전압 폭을 인가함으로써, 저소비 전력화를 도모할 수 있음과 함께, 능동 스위칭 소자의 동작 마진을 증가시킬 수 있다. 또한, 통상 마이너스 전하 저장용 소자로서, 표시 장치의 외부에 외부 부착 컨덴서를 설치하는 경우가 많지만, 그와 같은 외부 부착 컨덴서의 용량을 저감시킬 수 있으므로, 이 컨덴서를 소형화하거나, 또는 생략할 수 있다.
또한, 표시 장치가 액정 표시 장치인 경우, 액정 표시 장치에는 전원 투입시에 마이너스 전압까지 가능한 한 빠른 시기에 상승시키는 것이 요구되지만, 상기된 전압 발생 회로에 따르면, 그 효율적인 펌핑 동작에 따라 마이너스 전압을 빠른 시기에 공급할 수 있게 된다. 또한, 액정 쌍극을 AC 구동하여, 저소비 전력화를 행하는 경우에도, 상기된 전압 발생 회로에 따르면, 그 도달 마이너스 전압이 구성 트랜지스터의 임계치에 상관없이 크기 때문에, 화소 트랜지스터의 게이트 전위를 보다 깊은 마이너스 전위로 할 수 있고, 데이터 누설을 방지하여, 저소비 전력화할 수 있게 된다. 또한, 이러한 구동 전류(능력)가 큰 전압 발생 회로를 액정 표시 장치에 탑재함으로써, 액정 표시 장치로서의 표시 품질을 향상시킬 수 있다.
전압 발생 회로는, 유리 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터및 제1 및 제2 p 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 것이 바람직하다.
표시 장치는, 전압 발생 회로에 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 것이 바람직하다. 이 경우, 상기된 레벨 변환 회로에 의해, 표시 장치가 필요로 하는 전압, 예를 들면 소정의 마이너스 전압을 전압 발생 회로에 의해 적절하게 발생시킬 수 있다.
본 발명의 또 다른 국면에 따르는 표시 장치는, 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와, 표시 화소마다 설치되고, 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와, 복수의 주사선을 주사함과 함께, 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와, 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로를 포함하고, 전압 발생 회로는, 커패시터를 갖고, 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키고, 전압 발생 회로는, 소스 단자 및 드레인 단자 중 한쪽이 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 n 채널 트랜지스터를 더 포함하고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제1 n 채널 트랜지스터의 게이트 단자에 인가된다.
그 표시 장치에서는, 전압 발생 회로에 의해 마이너스 전압을 발생시키는 경우, 주사선에 인가하는 전압의 폭으로서, 예를 들면 소정의 마이너스 전압으로부터 전원 전압의 반까지의 전압 폭을 인가함으로써, 저소비 전력화를 도모할 수 있음과 함께, 능동 스위칭 소자의 동작 마진을 증가시킬 수 있다. 또한, 통상, 마이너스 전하 저장용 소자로서, 표시 장치의 외부에 외부 부착 컨덴서를 설치하는 경우가 많지만, 그와 같은 외부 부착 컨덴서의 용량을 저감시킬 수 있으므로, 이 컨덴서를 소형화하거나, 또는 생략할 수 있다.
또한, 표시 장치가 액정 표시 장치인 경우, 액정 표시 장치에는 전원 투입시에 마이너스 전압까지 가능한 한 빠른 시기에 상승하는 것이 요구되지만, 상기된 전압 발생 회로에 따르면, 그 효율적인 펌핑 동작에 의해 마이너스 전압을 빠른 시기에 공급할 수 있게 된다. 또한, 액정 쌍극을 AC 구동하여, 저소비 전력화를 행하는 경우에도, 상기된 전압 발생 회로에 따르면, 그 도달 마이너스 전압이 구성 트랜지스터의 임계치에 상관없이 크기 때문에, 화소 트랜지스터의 게이트 전위를 보다 깊은 마이너스 전위로 할 수 있어, 데이터 누설을 방지하고, 저소비 전력화할 수 있게 된다. 또한, 이러한 구동 전류(능력)가 큰 전압 발생 회로를 액정 표시 장치에 탑재함으로써, 액정 표시 장치로서의 표시 품질을 향상시킬 수 있다.
전압 발생 회로는, 유리 기판 상에 형성되고, 제1 및 제2 n 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 커패시터 중 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 것이 바람직하다.
표시 장치는, 전압 발생 회로에 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 것이 바람직하다. 이 경우, 상기된 레벨 변환 회로에 의해, 표시 장치가 필요해지는 전압, 예를 들면 소정의 마이너스 전압을 전압 발생 회로에 의해 적절하게 발생시킬 수 있다.
본 발명의 또 다른 국면에 따르는 표시 장치는, 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와, 표시 화소마다 설치되고, 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와, 복수의 주사선을 주사함과 함께, 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와, 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로를 포함하고, 전압 발생 회로는, 제1 및 제2 커패시터를 갖고, 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소정의 전압을 발생시키고, 전압 발생 회로는, 소스 단자 및 드레인 단자 중 한쪽이 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와, 소스 단자 및 드레인 단자 중 한쪽이 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와, 소스 단자 및 드레인 단자중의 한쪽 및 게이트 단자가 제1 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제3 n 채널 트랜지스터와, 소스 단자 및 드레인 단자중의 한쪽 및 게이트 단자가 제2 노드에 접속되고, 소스 단자 및 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제4 n 채널 트랜지스터를 더 포함하고, 제1 및 제2 n 채널 트랜지스터의 출력 단자는, 공통 접속되고, 제1 n 채널 트랜지스터의 게이트 단자는, 제2 노드에 접속되고, 제2 n 채널 트랜지스터의 게이트 단자는, 제1 노드에 접속되고, 상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 제1 커패시터의 다른 단자에 인가되고, 2개의 클럭 신호 중 다른 쪽이 제2 커패시터의 다른 단자에 인가된다.
그 표시 장치에 있어서는, 전압 발생 회로에 의해 마이너스 전압을 발생시키는 경우, 주사선에 인가하는 전압의 폭으로서, 예를 들면 소정의 마이너스 전압으로부터 전원 전압의 반까지의 전압 폭을 인가함으로써, 저소비 전력화를 꾀할 수 있음과 함께, 능동 스위칭 소자의 동작 마진을 증가시킬 수 있다. 또한, 통상 마이너스 전하 저장용 소자로서, 표시 장치의 외부에 외부 부착 컨덴서를 설치하는 경우가 많지만, 그와 같은 외부 부착 컨덴서의 용량을 저감시킬 수 있으므로, 이 컨덴서를 소형화하거나, 또는 생략할 수 있다.
또한, 표시 장치가 액정 표시 장치인 경우, 액정 표시 장치에는 전원 투입시에 마이너스 전압까지 가능한 한 빠른 시기에 상승하는 것이 요구되지만, 상기된 전압 발생 회로에 따르면, 그 효율적인 펌핑 동작에 의해 마이너스 전압을 빠른 시 기에 공급할 수 있게 된다. 또한, 액정 쌍극을 AC 구동하여, 저소비 전력화를 행하는 경우에도, 상기된 전압 발생 회로에 따르면, 그 도달 마이너스 전압이 구성 트랜지스터의 임계치에 상관없이 크기 때문에, 화소 트랜지스터의 게이트 전위를 보다 깊은 마이너스 전위로 할 수 있고, 데이터 누설을 방지하여, 저소비 전력화할 수 있게 된다. 또한, 이러한 구동 전류(능력)가 큰 전압 발생 회로를 액정 표시 장치에 탑재함으로써, 액정 표시 장치로서의 표시 품질을 향상시킬 수 있다.
전압 발생 회로는, 유리 기판 상에 형성되고, 제1∼제4 n 채널 트랜지스터 각각의 능동층은, 유리 기판 상에 형성된 반도체층으로부터 형성되고, 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 것이 바람직하다.
표시 장치는, 전압 발생 회로에 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 것이 바람직하다. 이 경우, 상기된 레벨 변환 회로에 의해, 표시 장치가 필요로 하는 전압, 예를 들면 소정의 마이너스 전압을 전압 발생 회로에 의해 적절하게 발생시킬 수 있다.
(제1 실시예)
이하, 본 발명의 제1 실시예에 따른 전압 발생 회로에 대해 도 1∼도 4를 참조하면서 설명한다. 우선, 도 1을 참조하며, 본 발명의 제1 실시예에 따른 전압 발생 회로의 기본 구성에 대해 설명한다.
도 1에 도시된 전압 발생 회로는, 커패시터(폼핑 커패시터) CP1, n 채널 MOS 트랜지스터 NT1 및 p 채널 MOS 트랜지스터 PT1 등을 포함한다.
n 채널 MOS 트랜지스터(구동 트랜지스터) NT1의 소스 단자 S는, 노드 ND1에 접속되고, 그 드레인 단자 D가 마이너스 전압 VBB를 출력하는 전압 출력 단자(3)가 된다. p 채널 MOS 트랜지스터 PT1의 소스 단자 S는, 노드 ND1에 접속되고, 그 드레인 단자 D가 접지 단자(기준 전위 단자)가 된다. n 채널 MOS 트랜지스터 NT1 및 p 채널 MOS 트랜지스터 PT1의 각 게이트 단자 G는 공통 접속되고, 그 공통 접속점은 클럭 입력 단자(2)에 접속된다.
커패시터 CP1의 한쪽 전극은 노드 ND1에 접속되고, 다른 전극은 클록 입력 단자(1)에 접속된다. 클럭 입력 단자(1) 및 클럭 입력 단자(2)에는, 상호 위상의 반전된 클럭 신호 CLK, /CLK ("/"는 논리 반전을 나타냄)가 각각 인가된다. 또, 커패시터 CP1은, 소스 단자와 드레인 단자를 공통 접속한 n 채널 MOS 트랜지스터 또는 p 채널 MOS 트랜지스터에 의해 형성해도 좋다.
이어서, 상기된 바와 같이 구성된 전압 발생 회로에 의한 전압(마이너스 전압)의 발생 동작의 개요를 도 2를 참조하여 설명한다. 또, 도 2의 a 및 도 2의 b에 도시된 클럭 신호 CLK, /CLK는, 단순히 서로의 위상을 반전시킨 신호이다.
우선, 도 2에 도시된 시각 t1에 있어서, 클럭 신호 CLK가 "L" 레벨(0볼트)로 변화하기 시작하면, 노드 ND1의 전위 VN1이 저하하여 마이너스 전압이 된다(도 2의 a 및 도 2의 c를 참조). 이 때, 클럭 신호 /CLK가 "H" 레벨(VDD)이 되면, n 채널 MOS 트랜지스터 NT1이 온하고, 커패시터 CP1의 용량에 비례한 전하가 트랜지스터 NT1의 드레인 단자 D 측으로부터 노드 ND1측으로 유입된다. 이 전하는, p 채널 MOS 트랜지스터 PT1이 오프 상태에 있기 때문에, 커패시터 CP1에 저장하고, 그에 따라 노드 ND1의 전위 VN1이 상승한다(도 2의 c를 참조).
이어서, 시각 t2에서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작하면, 그것에 대응하여, 노드 ND1의 전위 VN1은, 클럭 신호 CLK의 "H" 레벨(VDD)에 상당하는 분만큼 상승되고, 재차 상승된다. 또한, 클럭 신호 CLK가 "H" 레벨이 되면, 클럭 신호/CLK가 "L" 레벨이 되고, p 채널 MOS 트랜지스터 PT1이 온한다. 따라서, 커패시터 CP1에 저장된 전하가, 접지 단자(GND)로 방출되고, 그에 따라 노드 ND1의 전위 VN1이 저하한다(도 2의 c를 참조).
이어서, 시각 t3에서, 다시 클럭 신호 CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1과 동일한 동작이 행해진다. 상기된 동작의 반복에 의해, 클럭 신호 CLK, /CLK의 1사이클마다 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D의 전하가 접지 단자로 방출되고, n 채널 MOS 트랜지스터 NT1의 드레인 단자 D의 전압 VBB가 마이너스 전압화된다(도 2의 d를 참조).
여기서, 상기된 전압 발생 회로에서의 마이너스 전압 VBB의 도달 마이너스 전압의 이론치는, (Vthp1-VDD)가 된다.
또한, 출력되는 마이너스 전압 VBB가 낮아져도, n 채널 MOS 트랜지스터 NT1을 온시키기 위한 소스 단자 S와 게이트 단자 G 사이의 전위차는, 클럭 신호/CLK에 의해 제공되기 때문에, 마이너스 전압 VBB의 값에 상관없이, n 채널 MOS 트랜지스터 NT1의 구동 능력을 충분히 보증할 수 있다.
또한, 구동 트랜지스터로서 n 채널 트랜지스터를 이용하기 때문에, 그 특성 으로부터 p 채널 트랜지스터에 비교하여 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
이어서, 도 3을 참조하여 반도체 기판 상에 형성된 본 실시예의 전압 발생 회로의 단면 구조의 개요를 설명하겠다. 또한, 이 경우의 등가 회로를 도 4에 도시한다.
도 3에 도시된 바와 같이, 전압 발생 회로는, P 형 웰·N 형 웰·P 형 웰(P- 웰·N-웰·P-웰)의 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성되어 있다.
여기서, n 채널 MOS 트랜지스터 NT1은, P 형 웰 상에 MOSFET(전계 효과 트랜지스터)로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 드레인 단자 D(전압 출력 단자)가 이 P 형 웰에 접속되어 있다.
p 채널 MOS 트랜지스터 PT1은, N 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 플러스 전위(VDD)가 이 N 형 웰에 인가되어 있다.
또한, 커패시터 CP1은, 소스 단자 및 드레인 단자가 공통 접속된 n 채널 MOSFET로서 P 형 웰 상에 별도로 형성되고, 그 게이트 단자 G가 노드 ND1에 접속되어 있다.
이상 설명한 바와 같이, 제1 실시예의 전압 발생 회로에 따르면, 이하와 같은 효과를 얻을 수 있다.
(1) 출력되는 마이너스 전압 VBB가 낮아져도, n 채널 MOS 트랜지스터 NT1이 확실하게 온하기 때문에, 출력되는 마이너스 전압 VBB의 값에 상관없이, n 채널 MOS 트랜지스터 NT1의 구동 능력을 충분히 보증할 수 있다.
(2) 구동 트랜지스터로서 n 채널 트랜지스터를 이용하고 있으므로, p 채널 트랜지스터를 이용한 경우에 비교하여, 전압 발생 회로의 동작 속도를 고속화할 수 있음과 함께, 그 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
또, 상기된 제1 실시예는, 이하와 같은 형태에 의해 실시할 수도 있다.
(1) 제1 실시예에 있어서는, 전압 발생 회로를 3중 웰 구조를 갖는 p 형 실리콘 기판 상에 형성하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 5에 도시된 바와 같이, 상기된 전압 발생 회로를 N 형 웰·P 형 웰의 2중 웰 구조를 갖는 N 형 실리콘 기판 상에 형성해도 좋다.
(2)도 6에 도시된 바와 같이, 상기된 전압 발생 회로를 유리 기판 상에 형성해도 좋다. 이 경우, n채널 MOS 트랜지스터 NT1 및 p 채널 MOS 트랜지스터 PT1의 각 능동층(소스·드레인 영역)은, 유리 기판 상의 층간 절연막(101) 내의 다결정 실리콘 또는 비정질 실리콘 등의 반도체층으로부터 형성된다. 또한, 트랜지스터 NT1, PT1의 각 게이트 전극 G는, 예를 들면 금속 크롬(Cr) 박막에 의해 형성된다. 또, 각 게이트 전극 G는, 실리사이드 박막 등에 의해 형성되어도 좋다.
또한, 커패시터 CP1도 상기된 유리 기판 상에 형성되고, 적어도 한쪽 전극(도 6의 경우, 하부 전극(103))은, 상기된 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역(도 6의 경우, n 형 영역)에 의해 형성되고, 상부 전극(104)은, 예를 들면 상기된 금속 크롬(Cr) 박막에 의해 형성된다. 또한, 커패시터 CP1의 유전체막(105)은, 예를 들면 상기된 트랜지스터 NT1, PT1 각 게이트 전극 산화막(102)과 동일한 절연막, 예를 들면 실리콘 산화막에 의해 형성된다.
(제2 실시예)
이어서, 본 발명의 제2 실시예에 따른 전압 발생 회로에 대해 도 7을 참조하여 설명하겠다. 또, 이하의 설명에서는, 도 1에 도시된 제1 실시예의 전압 발생 회로와의 상위점을 중심으로 설명하고, 도 1에 도시된 전압 발생 회로와 동일한 구성 요소에 대해서는 각각 동일 부호를 붙여, 중복되는 설명을 생략한다.
제2 실시예와 제1 실시예와의 구성 상의 상위점은 이하의 점에 있다. 즉, 도 7에 도시된 바와 같이, 본 실시예의 전압 발생 회로에서는, 클럭 입력 단자(1)와 커패시터 CP1 사이에 인버터 INV1을 설치하는 점에 있다. 여기서, 클럭 신호 CLK는, 그대로 n 채널 MOS 트랜지스터 NT1 및 p 채널 MOS 트랜지스터 PT1의 게이트 단자 G의 공통 접속점에 인가됨과 함께, 인버터 INV1을 통해 커패시터 CP1에 인가된다.
따라서, 도 1에 도시된 상호 위상이 반전된 한쌍의 클럭 신호 CLK, /CLK를 대신하여, 전압 발생 회로에 입력되는 클럭 신호를 1개의 클럭 신호 CLK에만 할 수 있다.
또한, 상기된 바와 같이 클럭 신호 CLK를 인가함으로써, 인버터 INV1을 통한 지연 효과를 이용하여 효율적으로 마이너스 전압 VBB를 발생시킬 수 있다. 즉, 도 2에 도시된 시각 t1에서, n 채널 MOS 트랜지스터 NT1의 도통 상태를 저감시킨 상태 에서 노드 ND1을 플러스 전압 상태로 할 수 있음과 함께, 이 플러스 전압의 영향이 n 채널 MOS 트랜지스터 NT1의 마이너스 전압 상태에 있는 드레인 단자 D에 미치는 것을 억제할 수 있다.
이상 설명한 바와 같이, 제2 실시예의 전압 발생 회로에 따르면, 제1 실시예의 전압 발생 회로에 의한 효과 외에 이하의 효과를 얻을 수 있다.
(1) 입력되는 클럭 신호를 1개로 할 수 있기 때문에, 클럭 신호를 2개로 한 경우에 비교하여, 클럭 신호를 발생시키는 외부 회로의 구성을 간략히 할 수 있다.
(2) 인버터 INV1을 통한 지연 효과를 이용하여 효율적으로 마이너스 전압을 발생시킬 수 있다.
또, 상기된 제2 실시예는, 이하와 같은 형태에서 실시할 수도 있다. 즉, 도 8에 도시된 바와 같이, 클럭 신호 CLK를 인버터 INV1을 통해 n 채널 MOS 트랜지스터 NT1 및 p 채널 MOS 트랜지스터 PT1의 게이트 단자 G의 공통 접속점에 인가하도록, 인버터 INV1를 설치해도 좋다.
(제3 실시예)
이하, 본 발명의 제3 실시예에 따른 전압 발생 회로에 대해 도 9∼도 15를 참조하여 설명한다. 또, 이하의 설명에서는, 도 1에 도시된 제1 실시예에 따른 전압 발생 회로와의 상위점을 중심으로 설명하고, 도 1에 도시된 전압 발생 회로와 동일한 구성 요소에 대해서는 각각 동일 부호를 붙이고, 중복되는 설명을 생략한다.
제3 실시예와 제1 실시예와의 구성 상의 상위점은 이하의 점에 있다. 즉, 도 9에 도시된 바와 같이, 본 실시예의 전압 발생 회로에서는, 도 1에 도시된 전압 발생 회로를 한쌍 사용한 구성으로 되는 점에 있다. 이러한 회로 구성으로 함에 따라, 보다 효율적으로 펌핑을 행할 수 있음과 동시에, 마이너스 전압 VBB의 도달 마이너스 전압의 이론치는, 최대 이론치(-VDD)가 되고, 보다 큰 마이너스 전압을 발생시킬 수 있는 전압 발생 회로를 실현할 수 있다.
도 9에 도시된 전압 발생 회로는, 2개의 커패시터(폼핑 커패시터) CP1, CP2을 갖고, 각 커패시터 CP1, CP2의 한쪽 단자에 접속된 각 노드 ND1, ND2를 통해 소정의 마이너스 전압 VBB를 발생시킨다.
전압 발생 회로는, 2조의 트랜지스터쌍 NT1, PT1, NT2, PT2를 포함하고, n 채널 MOS 트랜지스터 NT1, NT2의 각 소스 단자 S가 노드 ND1, ND2에 각각 접속되고, 각 드레인 단자 D가 공통 접속되고, 마이너스 전압 VBB를 출력하는 전압 출력 단자(3)가 된다. p 채널 MOS 트랜지스터 PT1, PT2의 각 소스 단자 S는, 노드 ND1, ND2에 각각 접속되고, 각 드레인 단자 D가 접지 단자(기준 전위 단자)가 된다.
또한, n채널 MOS 트랜지스터 NT1의 게이트 단자 G 및 p채널 MOS 트랜지스터 PT1의 게이트 단자 G는, 공통 접속되어 노드 ND2에 접속된다. n 채널 MOS 트랜지스터 NT2의 게이트 단자 G 및 p채널 MOS 트랜지스터 PT2의 게이트 단자 G는, 공통 접속되어 노드 ND1에 접속되어 있다.
각 커패시터 CP1, CP2의 노드 ND1, ND2에 접속되지 않은 측의 단자는, 클럭 입력 단자(1, 2)가 되고, 상호 위상이 반전된 클럭 신호 CLK, /CLK가 각각 인가된다.
이어서, 상기된 바와 같이 구성된 전압 발생 회로에 의한 마이너스 전압의 발생 동작의 개요를 도 10을 참조하여 설명한다.
우선, 도 10에 도시된 시각 t1에 있어서, 클럭 신호 CLK가 "L" 레벨(0볼트)로 변화하기 시작하면, 노드 ND1의 전위 VN1이 저하하여 마이너스 전압이 되고(도 10의 a 및 도 10의 c를 참조), 그에 따라 n 채널 MOS 트랜지스터 NT2가 오프 상태로 이행함과 함께, p 채널 MOS 트랜지스터 PT2가 온 상태로 이행한다. 이 때, p 채널 MOS 트랜지스터 PT2의 게이트 전위는 마이너스 전위이기 때문에, 노드 ND2와 접지 전압 GND 사이에 임계치 전압(Vthp2)의 차가 생기지 않아, 노드 ND2의 전하는 GND까지 방출되게 된다.
또한, 클럭 신호/CLK가 "H" 레벨(VDD)로 변화하기 시작하면, 노드 ND2의 전위 VN2는, 클럭 신호/CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되어, 재차 상승되고(도 10의 b 및 도 10의 d를 참조), 그에 따라 n 채널 MOS 트랜지스터 NT1이 온 상태로 이행함과 함께, p 채널 MOS 트랜지스터 PT1이 오프 상태로 이행한다.
이 때, p 채널 MOS 트랜지스터 PT2가 온함으로써, 커패시터 CP2에 저장되는 전하가 접지 단자(GND)로 방출되고, 그에 따라 노드 ND2의 전위 VN2가 저하한다(도 10의 d를 참조).
또한, n 채널 MOS 트랜지스터 NT1이 온함으로써, 커패시터 CP1의 용량에 비례한 전하가 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D 측으로부터 노드 ND1측으로 유입된다. 이 전하는, p 채널 MOS 트랜지스터 PT1이 오프 상태에 있기 때문에, 커패시터 CP1에 저장되고, 그에 따라 노드 ND1의 전위 VN1이 상승한다(도 10의 c를 참조).
이어서, 시각 t2에 있어서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작함과 함께, 클럭 신호/CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1과는 반대 동작이 각 트랜지스터쌍에 의해 행해진다.
즉, 시각 t2에 있어서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작하면, 노드 ND1의 전위 VN1은, 클럭 신호 CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되고 재차 상승되며(도 10의 a 및 도 10의 c를 참조), 그에 따라 n 채널 MOS 트랜지스터 NT2가 온 상태로 이행됨과 함께, p 채널 MOS 트랜지스터 PT2가 오프 상태로 이행한다.
또한, 클럭 신호/CLK가 "L" 레벨로 변화하기 시작하면, 노드 ND2의 전위 VN2가 저하하여 마이너스 전압이 되고(도 10의 b 및 도 10의 d를 참조), 그에 따라 n 채널 MOS 트랜지스터 NT1이 오프 상태로 이행함과 함께, p 채널 MOS 트랜지스터 PT1이 온 상태로 이행한다. 이 때, p채널 MOS 트랜지스터 PT1의 게이트 전위는 마이너스 전위이기 때문에, 노드 ND1과 접지 전압 GND 사이에 임계치 전압(Vthp1)분의 차가 생기지 않아, 노드 ND1의 전하는 GND까지 방출되게 된다.
이 때, p 채널 MOS 트랜지스터 PT1이 온함으로써, 커패시터 CP1에 저장되는 전하가 접지 단자(GND)로 방출되고, 그에 따라 노드 ND1의 전위 VN1이 저하한다(도 10의 c를 참조).
또한, n 채널 MOS 트랜지스터 NT2가 온함으로써, 커패시터 CP2의 용량에 비례한 전하가 n 채널 MOS 트랜지스터 NT2의 드레인 단자 D 측으로부터 노드 ND2측으 로 유입된다. 이 전하는, p 채널 MOS 트랜지스터 PT2가 오프 상태에 있기 때문에, 커패시터 CP2에 저장되고, 그에 따라 노드 ND2의 전위 VN2가 상승한다(도 10의 d를 참조).
이어서, 시각 t3에서, 다시 클럭 신호 CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1과 동일한 동작이 행해진다. 상기된 동작이 반복됨에 따라, 클럭 신호 CLK 또는 클럭 신호/CLK의 반 사이클마다, n채널 MOS 트랜지스터 NT1, NT2 중 어느 한 드레인 단자 D의 전하가 접지 단자(GND)로 방출되고, 양 드레인 단자 D의 전압 VBB가 마이너스 전압화된다(도 10의 e를 참조).
즉, 본 실시예의 전압 발생 회로에서는, 클럭 신호의 반 사이클마다 마이너스 전압화를 행하기 위한 펌핑 동작을 행함에 따라, 보다 효율적으로 펌핑을 행할 수 있다. 그 결과, 도 2의 d와 도 10의 e와의 대비로부터 분명히 알 수 있듯이, 마이너스 전압화 속도를 제1 실시예의 전압 발생 회로보다 빠르게 할 수 있다.
이어서, 도 11을 참조하여 반도체 기판 상에 형성된 본 실시예의 전압 발생 회로의 단면 구조의 개요에 대해 설명한다. 또한, 이 경우의 등가 회로를 도 12에 도시한다.
도 11에 도시된 바와 같이, 본 실시예의 전압 발생 회로도, 제1 실시예의 전압 발생 회로와 마찬가지로 P 형 웰·N 형 웰·P 형 웰의 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성되어 있다.
여기서, 각 n 채널 트랜지스터 NT1, NT2는, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 각 드레인 단자 D(전압 출력 단자(3))가 이 P 형 웰에 접속되어 있다.
또한, 각 p 채널 트랜지스터 PT1, PT2는, N 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 클럭 신호 CLK, /CLK가 각각 대응하는 N 형 웰로 인가되어 있다.
또한, 커패시터 CP1은, 소스 단자 및 드레인 단자를 공통 접속된 p 채널 트랜지스터로서 N 형 웰 상에 별도로 형성되어, 게이트 단자 G가 노드 ND1에 접속되고, 커패시터 CP2는, 소스 단자 및 드레인 단자를 공통 접속된 p 채널 트랜지스터로서 N 형 웰 상에 별도로 형성되어, 게이트 단자 G가 노드 ND2에 접속되어 있다.
이어서, 상기된 바와 같이 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성되는 본 실시예의 전압 발생 회로와 도 42에 도시된 종래의 전압 발생 회로(P 형 웰·N 형 웰의 2중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성됨과 함께, 구동 트랜지스터로서 p 채널 MOS 트랜지스터를 사용한 전압 발생 회로)와의 전류 구동 특성의 차이를 도 13∼도 15에 도시한다. 또, 도 13∼도 15에 있어서, "IBBp"는 상기 된 종래의 전압 발생 회로에 의한 구동 전류를 나타내고, "IBBn"는 본 실시예의 전압 발생 회로에 의한 구동 전류를 나타내고 있다.
도 13은, 구동 트랜지스터 사이즈를 동일하게 하여 커패시터의 용량을 변화시킨 경우에 각 전압 출력 단자(3, 30)로부터 접지 단자(GND)에 흐르는 구동 전류의 값을 시뮬레이션한 결과를 나타내고 있다. 이 시뮬레이션에서는, 전원 전압 3.3V, 0.35㎛ 룰, 실온 등을 파라미터로서 이용하고 있다.
도 13으로부터, 커패시터의 용량이 증대하면, n 채널 MOS 트랜지스터의 구동 전류가 p 채널 MOS 트랜지스터의 구동 전류보다 커지는 것을 알 수 있다. 이것은, 큰 구동 전류를 얻기 위해서는, 구동 트랜지스터로서 n 채널 MOS 트랜지스터를 채용한 본 실시예가 유리함과 함께, 동일 구동 전류를 얻기 위한 구동 트랜지스터의 사이즈를 작게 할 수 있는 것을 나타내고 있다.
도 14는, 트랜지스터 사이즈 및 상기된 파라미터를 동일하게 하여 각 전압 출력 단자(3, 30)의 초기 전압치(VBB)를 변화시킨 경우의 구동 전류의 값을 시뮬레이션한 결과를 나타내고 있다.
도 14로부터, 전압 출력 단자의 마이너스 전압 VBB의 값이 보다 마이너스 전압화됨에 따라, p 채널 MOS 트랜지스터의 구동 능력이 n채널 MOS 트랜지스터에 비교하여 저하하는 것을 알 수 있다. 이것은, 소정의 마이너스 전압 VBB의 값에 있어서의 n 채널 MOS 트랜지스터의 구동 능력의 우위성을 나타내고 있다.
도 15는, 트랜지스터 사이즈를 동일하게 하여 전원 전압을 변화시킨 경우의 구동 전류의 값을 시뮬레이션한 결과를 나타내고 있다. 또, 도 15에서는, 0.18㎛ 룰을 파라미터로서 채용하고 있다.
도 15로부터, 전원 전압이 저전원 전압화된 경우에도, n 채널 MOS 트랜지스터의 구동 능력이 p 채널 MOS 트랜지스터의 구동 능력보다 우수한 것을 알 수 있다. 이것은, 전원 전압이 저전원 전압화된 경우의 n 채널 MOS 트랜지스터의 구동 능력의 우위성을 나타내고 있다.
이상 설명한 바와 같이, 제3 실시예의 전압 발생 회로에 따르면, 상기된 제1 실시예의 전압 발생 회로의 효과 외에, 이하와 같은 효과를 얻을 수 있다. 즉, 본 실시예의 전압 발생 회로에서는, 클럭 신호의 반 사이클마다 마이너스 전압화를 행하기 위한 펌핑 동작이 행해지고, 보다 효율적으로 펌핑을 행할 수 있다. 그 결과, 전압 발생 회로의 마이너스 전압화 속도를 빠르게 할 수 있다.
또, 상기된 제3 실시예는, 이하와 같은 형태에 의해 실시할 수도 있다.
(1) 상기된 제3 실시예에 있어서는, 각 p 채널 MOS 트랜지스터 PT1, PT2의 백 게이트 전위를 얻기 위해, 각 트랜지스터가 형성되는 N 형 웰에 클럭 신호 CLK, /CLK를 인가하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 즉, 각 트랜지스터 PT1, PT2의 백 게이트 전위를 얻는 구조로서는, 도 16에 도시된 바와 같이, 플러스 전위, 예를 들면 전원 전압 VDD를 N 형 웰에 인가하도록 해도 좋다. 또한, 이 경우의 등가 회로를 도 17에 도시한다.
(2) 상기된 제3 실시예에서는, 각 커패시터 CP1, CP2를 N 형 웰 상에 별도로 형성되는 p 채널 트랜지스터에 의해 형성하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 18에 도시된 바와 같이, 각 커패시터 CP1, CP2를 P 형 웰 상에 별도로 형성되는 n 채널 트랜지스터에 의해 형성하도록 해도 좋다. 또한, 이 경우의 등가 회로를 도 19에 도시한다.
(3) 상기된 제3 실시예에서는, 전압 발생 회로를 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 20에 도시된 바와 같이 전압 발생 회로를 N 형 웰·P 형 웰의 2중 웰 구조를 갖는 N 형 실리콘 기판 상에 형성해도 좋다.
(4) 도 21에 도시된 바와 같이, 상기된 전압 발생 회로를 실리콘 기판 상에 형성된 절연막 상에 형성해도 좋다. 이 경우, n 채널 MOS 트랜지스터 NT1, NT2 및 p 채널 MOS 트랜지스터 PT1, PT2의 각 능동층(소스·드레인 영역)은, 상기된 절연막 상에 형성되는 층간 절연막(101) 내의 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘 등의 반도체층으로부터 형성된다.
또한, 커패시터 CP1, CP2도 상기된 실리콘 기판 상에 형성된 절연막 상에 형성되고, 적어도 그 한쪽 전극(도 21의 경우, 하부 전극(103))은, 상기된 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역(도 21의 경우, n 형 영역)에 의해 형성된다. 또한, 커패시터 CP1, CP2의 각 유전체막(105)은, 예를 들면 상기된 트랜지스터 NT1, PT1, NT2, PT2의 각 게이트 전극 산화막(102)과 동일한 절연막, 예를 들면 실리콘 산화막에 의해 형성된다.
(5) 도 22에 도시된 바와 같이, 상기된 전압 발생 회로를 유리 기판 상에 형성해도 좋다. 이 경우, n채널 MOS 트랜지스터 NT1, NT2 및 p 채널 MOS 트랜지스터 PT1, PT2의 각 능동층(소스·드레인 영역)은, 도 6과 마찬가지로, 상기된 유리 기판 상에 형성되는 층간 절연막(101) 내의 다결정 실리콘 또는 비정질 실리콘 등의 반도체층으로부터 형성된다. 또한, 트랜지스터 NT1, NT2, PT1, PT2의 각 게이트 전극 G는, 예를 들면 금속 크롬(Cr) 박막에 의해 형성된다. 또, 각 게이트 전극 G는, 실리사이드 박막 등에 의해 형성되어도 좋다.
또한, 커패시터 CP1, CP2도 상기된 유리 기판 상에 형성되고, 적어도 그 한쪽 전극(도 22의 경우, 하부 전극(103))은, 상기된 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역(도 22의 경우, n 형 영역)에 의해 형성되고, 상부 전극(104) 은, 예를 들면 상기된 금속 크롬(Cr) 박막에 의해 형성된다. 또한, 커패시터 CP1, CP2의 각 유전체막(105)은, 예를 들면 트랜지스터 NT1, NT2, PT1, PT2의 게이트 전극 산화막(102)과 동일한 절연막, 예를 들면 실리콘 산화막에 의해 형성된다.
이어서, 상기된 바와 같이 유리 기판 상에 형성되는 본 실시예의 전압 발생 회로와 마찬가지로 유리 기판 상에 형성된 도 42에 도시된 종래의 전압 발생 회로와의 전류 구동 특성의 차이를 도 23 및 도 24에 도시한다. 또, 도 23 및 도 24에 있어서, "IBBp"는 상기된 종래의 전압 발생 회로에 의한 구동 전류를 나타내고, "IBBn"는 본 실시예의 전압 발생 회로에 의한 구동 전류를 나타내고 있다. 또한, 이 경우, 각 트랜지스터는, 유리 기판 상에 다결정 실리콘 박막 트랜지스터로서 형성되어 있다.
도 23은, 각 커패시터의 용량을 동일하게 하여 구동 트랜지스터의 사이즈를 변화시킨 경우에 각 전압 출력 단자(3, 30)로부터 접지 단자(GND)에 흐르는 구동 전류의 값을 시뮬레이션한 결과를 나타낸다. 이 시뮬레이션에서는, 전원 전압 12V, 5㎛ 룰, 실온 등을 파라미터로서 이용하고 있다.
도 23으로부터, 구동 트랜지스터로서 n 채널 MOS 트랜지스터를 이용한 경우, n 채널 MOS 트랜지스터가 p 채널 MOS 트랜지스터보다 구동 전류 능력 및 동일 구동 전류를 얻기 위한 레이아웃 면적에서 우위인 것을 알 수 있다.
도 24는, 도 14와 마찬가지로, 트랜지스터 사이즈 및 상기된 파라미터를 동일하게 하여 각 전압 출력 단자(3, 30)의 초기 전압치(VBB)를 변화시킨 경우의 구동 전류의 값을 시뮬레이션한 결과를 나타내고 있다.
도 24로부터, 전압 발생 회로가 유리 기판 상에 형성되는 경우라도, 전압 출력 단자의 마이너스 전압치 VBB가 보다 마이너스 전압화됨에 따라, p 채널 MOS 트랜지스터의 구동 능력이 n 채널 MOS 트랜지스터에 비교하여 저하하는 것을 알 수 있다. 이것은, 소정의 마이너스 전압치 VBB에서의 n 채널 MOS 트랜지스터의 구동 능력의 우위성을 나타내고 있다.
(6) 도 25에 도시된 바와 같이, 전압 발생 회로를 유리 기판 상에 형성함과 함께, n 채널 MOS 트랜지스터 NT1, NT2 및 p 채널 MOS 트랜지스터 PT1, PT2를 도 22에 도시된 톱 게이트형이 아니고, 보텀 게이트형에 의해 형성해도 좋다.
(7) 전압 발생 회로에 인가되는 한쌍의 클럭 신호 CLK, /CLK로서, 도 10의 a 및 도 10의 b에 도시된 바와 같이, 단순히 상호 위상이 반전된 클럭 신호를 이용했지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 26에 도시된 바와 같은 한쌍의 클럭 신호 PCLK1, PCLK2를 별도로 생성하고, 클럭 입력 단자(1, 2)에 각각 입력하도록 해도 좋다.
이 한쌍의 클럭 신호 PCLK1, PCLK2는, 도 26에 도시된 바와 같이, 한쌍의 클럭 신호 PCLK1, PCLK2의 각각이 논리 "하이" 레벨로부터 논리 "로우" 레벨로 변화하는 위상 반전시에, 클럭 신호 PCLK1, PCLK2가 모두 논리 "로우" 레벨이 되는 기간 τ1, τ2를 갖도록 형성되어 있다.
이와 같이, 클럭 신호 PCLK1, PCLK2가 모두 "로우" 레벨이 되는 기간을 갖음에 따라, 예를 들면 구동 트랜지스터를 확실하게 오프시킨 후에 상기된 노드 ND1, ND2를 플러스 전압으로 할 수 있다. 따라서, 효율적으로 마이너스 전압을 발생시 킬 수 있다. 또, 클럭 신호 PCLK1, PCLK2는, 개별로 형성되는 것이라도 좋고, 또는 1개의 클럭 신호원으로부터 형성되는 것이라도 좋다.
도 27은, 1개의 클럭 신호원으로부터 클럭 신호 PCLK1, PCLK2가 형성되는 예를 나타내고 있다. 이 경우, 클럭 신호 CLK는, 인버터 회로 INV1을 통해, 위상을 반전시킨 클럭 신호를 형성하기 위한 논리 회로(5), 및 각 클럭 신호의 위상 반전시에 클럭 신호가 모두 "로우" 레벨이 되는 상기된 기간 τl, τ2를 갖도록 기간을 조정하는 지연 회로(4)에 인가되고, 도 26에 도시된 바와 같은 클럭 신호 PCLK1, PCLK2가 용이하게 자동적으로 생성된다.
(제4 실시예)
이어서, 본 발명의 제4 실시예에 따른 전압 발생 회로를 도 28∼도 31을 참조하여 설명한다. 또, 이하의 설명에서는, 도 1에 도시된 제1 실시예에 따른 전압 발생 회로와의 상위점을 중심으로 설명하고, 도 1에 도시된 전압 발생 회로와 동일한 구성 요소에 대해서는 각각 동일 부호를 붙여, 중복되는 설명을 생략한다.
제4 실시예와 제1 실시예와의 구성 상의 상위점은, 다음의 점에 있다. 즉, 본 실시예의 전압 발생 회로에서는, 도 1에 도시된 p 채널 MOS 트랜지스터를 n 채널 MOS 트랜지스터로 변경한 점에 있다. 구체적으로는, 도 28에 도시된 바와 같이, 도 1에 도시된 p 채널 MOS 트랜지스터 PT1을 대신하여 도 28에 도시된 n채널 MOS 트랜지스터 NT2를 설치한 점이다.
도 28에 도시된 전압 발생 회로는, 커패시터 CP1, 제1 n 채널 MOS 트랜지스터 NT1 및 제2 n 채널 MOS 트랜지스터 NT2 등을 포함한다.
제1 n 채널 MOS 트랜지스터(구동 트랜지스터) NT1의 소스 단자 S는 노드 ND1에 접속되고, 그 드레인 단자는 마이너스 전압 VBB를 출력하는 전압 출력 단자(3)가 되고, 그 게이트 단자 G는, 클럭 입력 단자(2)에 접속된다. 제2 n 채널 MOS 트랜지스터 NT2의 드레인 단자 D 및 게이트 단자 G가 노드 ND1에 접속되고, 그 소스 단자 S는 접지 단자(기준 전위 단자)가 된다.
커패시터 CP1의 한쪽 전극은 노드 ND1에 접속되고, 다른 전극은 클럭 입력 단자(1)에 접속된다. 클럭 입력 단자(1) 및 클럭 입력 단자(2)에는, 상호 위상이 반전된 클럭 신호 CLK, /CLK가 각각 인가된다. 또, 커패시터 CP1은, 소스 단자와 드레인 단자를 공통 접속한 n 채널 MOS 트랜지스터 또는 p 채널 MOS 트랜지스터에 의해 형성해도 좋다.
이어서, 상기된 바와 같이 구성된 전압 발생 회로에 의한 마이너스 전압의 발생 동작의 개요를 도 29를 이용하여 설명한다. 또, 도 29의 a 및 도 29의 b에 도시된 클럭 신호 CLK, /CLK는, 단순히 서로의 위상을 반전시킨 것이다.
우선, 도 29에 도시된 시각 t1에서, 클럭 신호 CLK가 "L" 레벨(0볼트)로 변화하기 시작하면, 노드 ND1의 전위 VN1이 저하하여 마이너스 전압이 된다(도 29의 a 및 도 29의 c를 참조). 이 때, 클럭 신호/CLK가 "H" 레벨(VDD)이 되면, 제1 n 채널 MOS 트랜지스터 NT1이 온하고, 커패시터 CP1의 용량에 비례한 전하가 제1 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D 측으로부터 노드 ND1측으로 유입된다. 이 전하는, 제2 n 채널 MOS 트랜지스터 NT2가 오프 상태에 있기 때문에, 커패시터 CP1에 저장되고, 그에 따라 노드 ND1의 전위 VN1이 상승한다(도 29의 c를 참조).
이어서, 시각 t2에서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작하면, 그것에 대응하여, 노드 ND1의 전위 VN1은, 클럭 신호 CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되고, 재차 상승된다. 또한, 클럭 신호 CLK가 "H" 레벨이 되면, 제2 n 채널 MOS 트랜지스터 NT2가 온한다. 따라서, 커패시터 CP1에 저장된 전하가 접지 단자(GND)로 방출되고, 그에 따라 노드 ND1의 전위 VN1이 저하한다(도 29의 c 참조).
이어서, 시각 t3에서, 다시 클럭 신호 CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1과 동일한 동작이 행해진다. 상기된 동작의 반복에 의해, 클럭 신호 CLK, /CLK의 1 사이클마다 제1 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D의 전하가 접지 단자(GND)로 방출되고, 제1 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D의 전압이 마이너스 전압화된다(도 29의 d를 참조).
여기서, 본 실시예의 전압 발생 회로에서도, 제1 실시예의 전압 발생 회로와 마찬가지로, 출력되는 마이너스 전압 VBB가 낮아져도, 제1 n 채널 MOS 트랜지스터 NT1을 온시키기 위한 소스 단자 S와 게이트 단자 G 사이의 전위차는, 클럭 신호/CLK에 의해 제공되기 때문에, 출력되는 마이너스 전압 VBB의 값에 상관없이, 제1 n 채널 MOS 트랜지스터 NT1의 구동 능력을 충분히 보증할 수 있다.
또한, 구동 트랜지스터로서 n 채널 트랜지스터를 이용하고 있기 때문에, 그 특성으로부터 p 채널 트랜지스터에 비교하여 동작 속도를 고속화할 수 있음과 함께, 구동 능력을 높일 수 있다. 또한, p 채널 트랜지스터와 동등한 능력을 n 채널 트랜지스터에 의해 확보하는 경우, 트랜지스터의 소자 면적을 소면적화할 수 있다.
이어서, 도 30을 참조하여 반도체 기판 상에 형성된 본 실시예의 전압 발생 회로의 단면 구조의 개요에 대해 설명한다. 또한, 이 경우의 등가 회로를 도 31에 나타낸다.
도 30에 도시된 바와 같이, 전압 발생 회로는, P 형 웰·N 형 웰·P 형 웰의 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성되어 있다.
여기서, 제1 n 채널 MOS 트랜지스터 NT1은, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 드레인 단자 D(전압 출력 단자(3))가 이 P 형 웰에 접속되어 있다.
또한, 제2 n 채널 MOS 트랜지스터 NT2는, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 노드 ND1이 이 P 형 웰에 접속되어 있다.
또한, 커패시터 CP1은, 소스 단자 및 드레인 단자가 공통 접속된 n 채널 MOSFET로서 P 형 웰 상에 별도로 형성되어, 그 게이트 단자 G가 노드 ND1에 접속되어 있다.
상기된 구성에 의해, 본 실시예의 전압 발생 회로에서도, 제1 실시예의 전압 발생 회로와 동등한 마이너스 전압을 발생시킬 수 있어, 동일한 효과를 얻을 수 있다.
또한, 상기된 제4 실시예는, 이하와 같은 형태에서 실시할 수도 있다.
(1) 제4 실시예에서는, 전압 발생 회로를 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 32에 도시된 바와 같이, 상기된 전압 발생 회로를 N 형 웰·P 형 웰의 2 중 웰 구조를 갖는 N 형 실리콘 기판 상에 형성해도 좋다.
(2) 도 33에 도시된 바와 같이, 상기된 전압 발생 회로를 유리 기판 상에 형성해도 좋다. 이 경우, 제1 및 제2 n채널 MOS 트랜지스터 NT1, NT2의 각 능동층(소스·드레인 영역)은, 유리 기판 상에 형성되는 층간 절연막(101) 내의 다결정 실리콘 또는 비정질 실리콘 등의 반도체층으로부터 형성된다. 또한, 트랜지스터 NT1, NT2의 각 게이트 전극 G는, 예를 들면 금속 크롬(Cr) 박막에 의해 형성된다. 또, 각 게이트 전극 G는, 실리사이드 박막 등에 의해 형성되어도 좋다.
또한, 커패시터 CP1도 상기된 유리 기판 상에 형성되고, 적어도 한쪽 전극(도 33인 경우, 하부 전극(103))은, 상기된 반도체층의 일부에 형성된 n 형 영역에 의해 형성되고, 그 상부 전극(104)은, 예를 들면 상기된 금속 크롬(Cr) 박막에 의해 형성된다. 또한, 커패시터 CP1의 유전체막(105)은, 예를 들면 상기된 트랜지스터 NT1, NT2의 각 게이트 전극 산화막(102)과 동일한 절연막, 예를 들면 실리콘 산화막에 의해 형성된다.
(3) 전압 발생 회로는, 도 21과 마찬가지로, 실리콘 기판 상에 형성된 절연막 상에 형성되어도 좋다.
(4) 클럭 신호 CLK, /CLK로서, 도 26에 도시된 바와 같이 위상 반전시에 각 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간 τ1, τ2를 갖는 클럭 신호 PCLK1, PCLK2를 이용해도 좋다.
(제5 실시예)
이어서, 본 발명의 제5 실시예에 따른 전압 발생 회로에 대해 도 34∼도 37 를 참조하여 설명한다. 또, 이하의 설명에서는, 도 9에 도시된 제3 실시예의 전압 발생 회로와의 상위점을 중심으로 설명하고, 도 9에 도시된 전압 발생 회로와 동일한 구성 요소에 대해서는 동일 부호를 붙여, 중복되는 설명을 생략한다.
제5 실시예와 제3 실시예와의 구성 상의 상위점은 다음의 점에 있다. 즉, 도 34에 도시된 바와 같이, 본 실시예의 전압 발생 회로에서는, p채널 MOS 트랜지스터를 n 채널 MOS 트랜지스터로 변경한 점에 있다. 구체적으로는, 도 9에 도시된 p 채널 MOS 트랜지스터 PT1, PT2를 대신하여, 도 34에 도시된 n 채널 MOS 트랜지스터 NT2, NT2'가 설치된 점에 있다.
도 34에 도시된 전압 발생 회로는, 2쌍의 트랜지스터쌍 NT1, NT2, NT1', NT2'를 포함하고, 제1 n 채널 MOS 트랜지스터 NT1, NT1'의 각 소스 단자 S가 노드 ND1, ND2에 각각 접속되고, 각 드레인 단자 D가 공통 접속되고, 마이너스 전압 VBB를 출력하는 전압 출력 단자(3)가 된다. 제2 n채널 MOS 트랜지스터 NT2, NT2'의 각 드레인 단자 D는, 노드 ND1, ND2에 각각 접속되고, 각 소스 단자 S가 접지 단자(기준 전위 단자)가 된다.
또한, 제1 및 제2 n 채널 MOS 트랜지스터 NT1, NT2'의 각 게이트 단자 G는 노드 ND2에 접속되고, 제1 및 제2 n 채널 MOS 트랜지스터 NT1', NT2의 각 게이트 단자 G는 노드 ND1에 접속된다.
이어서, 상기된 바와 같이 구성된 전압 발생 회로에 의한 마이너스 전압의 발생 동작의 개요를 도 35을 참조하여 설명한다.
우선, 도 35에 도시된 시각 t1에 있어서, 클럭 신호 CLK가 "L" 레벨(0볼트) 로 변화하기 시작하면, 노드 ND1의 전위 VN1가 저하하여 마이너스 전압이 되고 (도 35의 a 및 도 35의 c를 참조), 그에 따라 제1 n 채널 MOS 트랜지스터 NT1'이 오프 상태로 이행함과 함께, 제2 n 채널 MOS 트랜지스터 NT2'가 온 상태로 이행한다.
또한, 클럭 신호/CLK가 "H" 레벨(VDD)로 변화하기 시작하면, 노드 ND2의 전위 VN2는, 클럭 신호/CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되고(도 35의 b 및 도 35의 d를 참조), 그에 따라 제1 n 채널 MOS 트랜지스터 NT1이 온 상태로 이행함과 함께, 제2 n 채널 MOS 트랜지스터 NT2가 오프 상태로 이행한다.
이 때, 제2 n 채널 MOS 트랜지스터 NT2'가 온함으로써, 커패시터 CP2에 저장된 전하가 접지 단자(GND)로 방출되고, 그에 따라 노드 ND2의 전위 VN2가 저하된다(도 35의 d를 참조).
또한, 제1 n 채널 MOS 트랜지스터 NT1이 온함으로써, 커패시터 CP1의 용량에 비례한 전하가 제1 n 채널 MOS 트랜지스터 NT1의 드레인 단자 D 측으로부터 노드 ND1측으로 유입된다. 이 전하는, 제2 n 채널 MOS 트랜지스터 NT2가 오프 상태에 있기 때문에, 커패시터 CP1에 저장되고, 그에 따라 노드 ND1의 전위 VN1이 상승한다(도 35의 c를 참조).
이어서, 시각 t2에서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작함과 함께, 클럭 신호/CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1의 동작과 역의 동작이 각 트랜지스터쌍에 있어서 행해진다.
즉, 시각 t2에 있어서, 클럭 신호 CLK가 "H" 레벨로 변화하기 시작하면, 노드 ND1의 전위 VN1은, 클럭 신호 CLK의 "H" 레벨(VDD)에 상당하는 만큼 상승되고( 도 35의 a 및 도 35의 c를 참조), 그에 따라 제1 n 채널 MOS 트랜지스터 NT1'이 온 상태로 이행함과 함께, 제2 n 채널 MOS 트랜지스터 NT2'가 오프 상태로 이행한다.
또한, 클럭 신호/CLK가 "L" 레벨로 변화하기 시작하면, 노드 ND2의 전위 VN2가 저하하여 마이너스 전압이 되고(도 35의 b 및 도 35의 d를 참조), 그에 따라 제1 n 채널 MOS 트랜지스터 NT1이 오프 상태로 이행함과 함께, 제2 n 채널 MOS 트랜지스터 NT2가 온 상태로 이행한다.
이 때, 제2 n 채널 MOS 트랜지스터 NT2가 온함으로써, 커패시터 CP1에 저장된 전하가 접지 단자(GND)로 방출되고, 그에 따라 노드 전위 VN1이 저하한다(도 35의 c를 참조).
또한, 제1 n 채널 MOS 트랜지스터 NT1'이 온함으로써, 커패시터 CP2의 용량에 비례한 전하가 제1 n 채널 MOS 트랜지스터 NT1'의 드레인 단자 D 측으로부터 노드 ND2측으로 유입된다. 이 전하는, 제2 n 채널 MOS 트랜지스터 NT2'가 오프 상태에 있기 때문에, 커패시터 CP2에 저장되고, 그에 따라 노드 ND2의 전위 VN2가 상승한다(도 35의 d를 참조).
이어서, 시각 t3에서, 다시 클럭 신호 CLK가 "L" 레벨로 변화하기 시작하면, 상기된 시각 t1과 동일한 동작이 행해진다. 상기된 동작의 반복에 의해, 클럭 신호 CLK 또는 클럭 신호/CLK의 반 사이클마다, 제1 n 채널 MOS 트랜지스터 NT1, NT1'의 한쪽의 드레인 단자 D의 전하가 접지 단자(GND)로 방출되고, 양 드레인 단자 D의 전압 VBB가 마이너스 전압화된다(도 35의 e를 참조).
이와 같이 함으로써, 본 실시예의 전압 발생 회로에서도, 제3 실시예의 전압 발생 회로와 마찬가지로, 클럭 신호의 반 사이클마다 마이너스 전압화를 행하기 위한 펌핑 동작을 행함에 따라, 보다 효율적으로 펌핑을 행할 수 있고, 마이너스 전압화 속도를 빠르게 할 수 있다.
이어서, 도 36을 참조하여 반도체 기판 상에 형성된 본 실시예의 전압 발생 회로의 단면 구조의 개요에 대해 설명한다. 또한, 이 경우의 등가 회로를 도 37에 도시한다.
도 36에 도시된 바와 같이, 본 실시예의 전압 발생 회로도, 제3 실시예의 전압 발생 회로와 마찬가지로 P 형 웰·N 형 웰·P 형 웰의 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성되어 있다.
여기서, 제1 n 채널 MOS 트랜지스터 NT1, NT1'의 각각은, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 드레인 단자 D(전압 출력 단자(3))가 이 P 형 웰에 접속되어 있다.
또한, 제2 n 채널 트랜지스터 NT2는, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 노드 ND1이 이 P 형 웰에 접속되고, 제2 n 채널 트랜지스터 NT2'는, P 형 웰 상에 MOSFET로서 형성됨과 함께, 그 백 게이트 전위를 얻기 위해, 노드 ND2가 이 P 형 웰에 접속되어 있다.
또한, 커패시터 CP1은, 소스 단자 및 드레인 단자를 공통 접속된 n 채널 트랜지스터로서 P 형 웰 상에 별도로 형성되어, 게이트 단자 G가 노드 ND1에 접속되고, 커패시터 CP2는, 소스 단자 및 드레인 단자를 공통 접속된 n 채널 트랜지스터로서 P 형 웰 상에 별도로 형성되어, 게이트 단자 G가 노드 ND2에 접속되어 있다.
상기된 구성에 의해, 도 36에 도시된 전압 발생 회로에서도, 제3 실시예의 전압 발생 회로와 동등한 마이너스 전압을 발생할 수 있어, 동일한 효과를 얻을 수 있다.
또, 상기된 제5 실시예는, 이하와 같은 형태에 의해 실시할 수도 있다.
(1) 상기된 제5 실시예에서는, 전압 발생 회로를 3중 웰 구조를 갖는 P 형 실리콘 기판 상에 형성하는 예를 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 도 38에 도시된 바와 같이 전압 발생 회로를 N 형 웰·P 형 웰의 2중 웰 구조를 갖는 N 형 실리콘 기판 상에 형성해도 좋다.
이 경우, 제1 및 제2 n 채널 MOS 트랜지스터 NT1, NT2, NT1', NT2'의 각각은, N 형 실리콘 기판 상에 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘 등의 실리콘 트랜지스터로서 형성된다. 또한, 각 커패시터 CP1, CP2는, N 형 실리콘 기판 상에 형성된 실리콘 전극 및 절연 박막에 의해 형성된다.
(2) 도 39에 도시된 바와 같이, 전압 발생 회로를 유리 기판 상에 형성해도 좋다. 이 경우, 제1 및 제2 n 채널 MOS 트랜지스터 NT1, NT2, NT1', NT2'의 각 능동층(소스·드레인 영역)은, 도 33과 마찬가지로, 유리 기판 상에 형성되는 층간 절연막(101) 내의 다결정 실리콘 또는 비정질 실리콘 등의 반도체층으로부터 형성된다. 또한, 트랜지스터 NT1, NT2, NT1', NT2'의 각 게이트 전극 G는, 예를 들면 금속 크롬(Cr) 박막에 의해 형성된다. 또, 각 게이트 전극 G는, 실리사이드 박막 등에 의해 형성되어도 좋다.
또한, 커패시터 CP1, CP2도 상기된 유리 기판 상에 형성되고, 적어도 한쪽 전극(도 39의 경우, 하부 전극(103))은, 상기된 반도체층의 일부에 형성된 n 형 영역에 의해 형성되고, 상부 전극(104)은, 예를 들면 상기된 금속 크롬(Cr) 박막에 의해 형성된다. 또한, 커패시터 CP1, CP2의 유전체막(105)은, 예를 들면 상기된 트랜지스터 NT1, NT2, NT1', NT2'의 게이트 전극 산화막(102)과 동일한 절연막, 예를 들면 실리콘 산화막에 의해 형성된다. 또, 상기된 트랜지스터 NT1, NT2, NT1', NT2'를 도 39에 도시된 톱 게이트형이 아니고, 보텀 게이트형에 의해 형성해도 좋다.
(3) 전압 발생 회로는, 도 21과 마찬가지로, 실리콘 기판 상에 형성된 절연막 상에 형성되어도 좋다.
(4) 클럭 신호 CLK, /CLK로서, 도 26과 마찬가지로, 위상 반전시에 각 클럭 신호가 모두 "로우" 레벨이 되는 기간 τ1, τ2를 갖는 클럭 신호 PCLK1, PCLK2를 이용해도 좋다.
(표시 장치의 실시예)
이어서, 본 발명에 따른 전압 발생 회로를 포함하는 표시 장치에 대해 도 40을 참조하여 설명한다. 또, 도 40에서는, 전압 발생 회로를 포함하는 표시 장치로서, 폴리실리콘 TFT 액정 표시 장치에 적용한 예를 나타내고 있다.
도 40에 도시된 표시 장치는, 유리 기판 상에 형성되는 표시부(50), 주사선 구동 회로(60), 데이터 구동 회로(70), 전압 발생 회로(80), 레벨 변환 회로(90) 등을 포함하고 있다.
표시부(50)는, 복수의 주사선 Y1∼Yn과 데이터선 X1∼Xm과의 교점에 매트릭 스형으로 배열되는 복수의 표시 화소 PX, 및 표시 화소 PX 마다 설치됨과 함께 표시 화소 PX에의 인가 전압을 제어하는 능동 스위칭 소자 ST 등을 포함한다. 또, 능동 스위칭 소자 ST는, 예를 들면 폴리실리콘 박막 트랜지스터에 의해 형성된다.
주사선 구동 회로(60)는, 복수의 주사선 Y1∼Yn을 주사함과 함께, 주사선 Y1∼Yn에 능동 스위칭 소자 ST를 활성화하기 위한 구동 전압을 인가한다. 한편, 데이터 구동 회로(70)는, 각 주사선 Y1∼Yn에 대응한 화소 정보를 데이터선 X1∼Xm으로 출력한다.
전압 발생 회로(80)는, 본 실시예에서는, 예를 들면 도 9에 도시된 바와 같은 회로 구성에서 또한 도 22에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되어 있다. 즉, 전압 발생 회로(80)는, 2개의 커패시터를 갖고, 이들 커패시터 각각의 한쪽 단자에 접속된 각 노드를 통해 소정의 마이너스 전압을 발생시키고, 도 1에 도시된 전압 발생 회로를 한쌍 사용한 구성으로 되어 있다. 따라서, 전압 발생 회로(80)는, 클럭 신호 HCLK1, HCLK2(또는 CLK, /CLK)의 반주기마다 효율적으로 펌핑을 행할 수 있다. 또, 전압 발생 회로(80)를 구성하는 각 n 채널 트랜지스터 및 각 p 채널 트랜지스터는, 유리 기판 상에 폴리실리콘 박막 트랜지스터로서 형성되어 있다.
레벨 변환 회로(90)는, 전압 발생 회로(80)에 클럭 신호 HCLK1, HCLK2로서 인가되는 신호의 레벨을 승압 변환하는 회로이다. 본 실시예에서는, 레벨 변환 회로(90)는, 예를 들면 0∼5V의 클럭 신호 LCLK1, LCLK2를 0∼15V의 클럭 신호 HCLK1, HCLK2로 레벨 변환하고, 변환한 클럭 신호 HCLK1, HCLK2를 전압 발생 회로(80)에 인가한다. 이와 같이, 클럭 신호의 레벨 변환을 행함에 따라, 주사선 구동 회로(60)에서 필요해지는 소정의 마이너스 전압 VBB를 전압 발생 회로(80)로부터 용이하게 고효율로 발생시킬 수 있다.
상기된 구성에 의해, 본 실시예에 따른 전압 발생 회로를 포함한 표시 장치에 따르면, 이하와 같은 효과를 얻을 수 있다.
(1) 전압 발생 회로(80)를 액정 표시 장치에 탑재함으로써, 종래에서는 주사선 Y1∼Yn에 접지 전위로부터 전원 전압 VDD까지의 전압 폭의 전압을 인가했었지만, 예를 들면 소정의 마이너스 전압 VBB로부터 전원 전압 VDD의 반까지의 전압 폭의 전압을 인가함으로써, 액정 표시 장치를 저소비 전력화할 수 있음과 함께, 능동 스위칭 소자 ST의 오프 동작 마진을 증가시킬 수 있다.
(2) 액정 쌍극을 AC 구동하여, 저소비 전력화를 행하는 경우에도, 전압 발생 회로(80)를 액정 표시 장치에 탑재함으로써, 그 도달 마이너스 전압이 구성 트랜지스터의 임계치에 상관없이 크기 때문에, 화소 트랜지스터의 게이트 전위를 보다 깊은 마이너스 전위로 할 수 있어, 데이터 누설을 방지하고, 저소비 전력화할 수 있다.
(3) 액정 표시 장치에 마이너스 전압을 공급하는 경우, 통상 도 40에 도시된 바와 같이, 마이너스 전압 저장용 소자로서 액정 표시 장치의 외부에 외부 부착 컨덴서를 설치하는 일이 많지만, 전압 발생 회로(80)를 액정 표시 장치에 탑재함으로써, 외부 부착 컨덴서의 용량을 저감시킬 수 있어, 외부 부착 컨덴서를 소형화하거나, 또는 생략할 수 있다.
(4) 액정 표시 장치에서는, 전원 투입시에 마이너스 전압 VBB에 가능한 한 빠른 시기에 상승하는 것을 요구할 수 있지만, 전압 발생 회로(80)의 효율적인 펌핑 동작에 의해, 마이너스 전압 VBB를 빠른 시기로 공급할 수 있다.
(5) 구동 전류(능력)의 큰 전압 발생 회로(80)를 액정 표시 장치에 탑재함으로써, 액정 표시 장치로서의 표시 품질을 향상시킬 수 있다.
또, 본 실시예는, 이하와 같은 형태로 실시할 수도 있다.
(1) 액정 표시 장치에 탑재하는 전압 발생 회로는, 도 9에 도시된 바와 같은 회로 구성이면서 도 22에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되는 전압 발생 회로(80)에 특별히 한정되지는 않는다.
예를 들면, 도 1에 도시된 바와 같은 회로 구성이면서 도 6에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되는 전압 발생 회로를 이용해도 좋고, 또한 도 9에 도시된 바와 같은 회로 구성이면서 도 25에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되는 전압 발생 회로를 이용해도 좋다.
또한, 도 28에 도시된 바와 같은 회로 구성이면서 도 33에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되는 전압 발생 회로를 이용해도 되고, 또한 도 34에 도시된 바와 같은 회로 구성이면서 도 39에 도시된 바와 같은 단면 구조를 갖고, 유리 기판 상에 형성되는 전압 발생 회로를 이용해도 좋다.
(2) 본 발명에 따른 전압 발생 회로를 포함하는 액정 표시 장치는, 상기된 폴리실리콘 TFT 액정 표시 장치에 특별히 한정되지는 않고, 예를 들면 비정질 실리콘 TFT 액정 표시 장치 등에도 본 발명을 마찬가지로 적용할 수 있다.
(3) 본 발명에 따른 전압 발생 회로를 포함하는 표시 장치는, 상기된 액정 표시 장치에 특별히 한정되지는 않고, 예를 들면 유기 EL(Electro Luminescence) 표시 장치 등의 다른 표시 장치에도 본 발명을 마찬가지로 적용할 수 있다.
(4) 클럭 신호 LCLK1, LCLK2로서, 도 26에 도시된 바와 같이, 위상 반전시에 각 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간 τ1, τ2를 갖는 클럭 신호 PCLK1, PCLK2를 이용해도 좋다.
기타, 상기된 각 실시예에 공통되는 변경 가능한 요소로서는, 이하와 같은 것이 있다. 즉, 상기 각 실시예에서는, 기준 전위를 접지 전위(GND)로서 전압 출력 단자(3)로부터 마이너스 전압 VBB를 발생시키는 전압 발생 회로의 예로 나타냈지만, 이 예에 특별히 한정되지는 않는다. 예를 들면, 상기된 기준 전위를 소정의 마이너스 전압으로서 이 소정의 마이너스 전압보다 낮은 마이너스 전압을 전압 발생 회로의 전압 출력 단자로부터 발생하는 경우, 또는 기준 전위를 소정의 플러스 전압으로서 이 소정의 플러스 전압보다 낮은 플러스 전압 또는 마이너스 전압을 전압 발생 회로의 전압 출력 단자로부터 발생시키는 경우에도, 본 발명을 마찬가지로 적용할 수 있다.
본 발명에 따른 전압 발생 회로 및 이를 포함하는 표시 장치는 임계 전압에 영향받지 않는 출력 전압을 얻을 수 있고, 마이너스 전압의 값에 상관없이, 구동 트랜지스터의 구동 능력을 충분히 확보할 수 있다. 또한, 전압 발생 회로의 동작 속도를 고속화하고 구동 능력을 높일 수 있으며, 소자 면적을 감소시킬 수 있다.

Claims (43)

  1. 커패시터를 갖고, 상기 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로에 있어서,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 p 채널 트랜지스터
    를 포함하며,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 게이트 단자는 공통 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 공통 접속된 게이트 단자에 인가되는 전압 발생 회로.
  2. 제1항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 p 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 커패시터는 P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  3. 제1항에 있어서,
    상기 전압 발생 회로는 2중 웰 구조를 갖는 N 형 반도체 기판 상에 형성되고,
    상기 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 p 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 커패시터는 P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  4. 제1항에 있어서,
    상기 전압 발생 회로는, 유리 기판 상에 형성되고,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 능동층은, 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 커패시터 중 적어도 한쪽 전극은, 상기 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 전압 발생 회로.
  5. 제1항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 전압 발생 회로.
  6. 제1항에 있어서,
    상기 2개의 클럭 신호는 위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 전압 발생 회로.
  7. 제1항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 논리 회로와,
    위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함하는 전압 발생 회로.
  8. 제1 및 제2 커패시터를 갖고, 상기 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로에 있어서,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제1 p 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 p 채널 트랜지스터
    를 포함하며,
    상기 제1 n 채널 트랜지스터의 게이트 단자 및 상기 제1 p 채널 트랜지스터의 게이트 단자는 공통 접속됨과 함께 상기 제2 노드에 접속되고,
    상기 제2 n 채널 트랜지스터의 게이트 단자 및 상기 제2 p 채널 트랜지스터의 게이트 단자는 공통 접속됨과 함께 상기 제1 노드에 접속되고,
    상기 제1 및 제2 n 채널 트랜지스터의 출력 단자는 공통 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 제1 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제2 커패시터의 다른 단자에 인가되는 전압 발생 회로.
  9. 제8항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 및 제2 p 채널 트랜지스터 각각은, 그 백 게이트 전위를 얻기 위해 플러스 신호가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 N 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 p 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는 N 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 p 채널 트랜지스터를 포함하는 전압 발생 회로.
  10. 제8항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 및 제2 p 채널 트랜지스터 각각은, 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 N 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 p 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는 N 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 p 채널 트랜지스터를 포함하는 전압 발생 회로.
  11. 제8항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고, 상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 및 제2 p 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 n 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는 P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 n 채널 트랜 지스터를 포함하는 전압 발생 회로.
  12. 제8항에 있어서,
    상기 전압 발생 회로는 2중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 및 제2 p 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 플러스 전위가 인가되는 N 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 n 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  13. 제8항에 있어서,
    상기 전압 발생 회로는 실리콘 기판 상에 형성된 절연막 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 및 상기 제1 및 제2 p 채널 트랜지스터 각각의 능동층은 상기 절연막 상에 형성된 반도체층으로부터 형성되고,
    상기 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 전압 발생 회로.
  14. 제8항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 및 상기 제1 및 제2 p 채널 트랜지스터 각각의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은, 상기 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 전압 발생 회로.
  15. 제8항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 전압 발생 회로.
  16. 제8항에 있어서,
    상기 2개의 클럭 신호는 위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 전압 발생 회로.
  17. 제8항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 논리 회로,
    위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간 을 갖도록 기간을 조정하는 지연 회로를 더 포함하는 전압 발생 회로.
  18. 커패시터를 갖고, 상기 커패시터의 한쪽 단자에 접속된 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로에 있어서,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 n 채널 트랜지스터
    를 포함하며,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제1 n 채널 트랜지스터의 게이트 단자에 인가되는 전압 발생 회로.
  19. 제18항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제2 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하며,
    상기 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  20. 제18항에 있어서,
    상기 전압 발생 회로는 2중 웰 구조를 갖는 N 형 반도체 기판 상에 형성되고,
    상기 제1 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제2 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하며,
    상기 커패시터는 P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  21. 제18항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각의 능동층은, 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 커패시터 중 적어도 한쪽 전극은, 상기 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 전압 발생 회로.
  22. 제18항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 전압 발생 회로.
  23. 제18항에 있어서,
    상기 2개의 클럭 신호는 위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖는 전압 발생 회로.
  24. 제18항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 논리 회로,
    위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함하는 전압 발생 회로.
  25. 제1 및 제2 커패시터를 갖고, 상기 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 소정의 전압을 발생시키는 전압 발생 회로에 있어서,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제3 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제4 n 채널 트랜지스터
    를 포함하며,
    상기 제1 및 제2 n 채널 트랜지스터의 각 출력 단자는 공통 접속되고,
    상기 제1 n 채널 트랜지스터의 게이트 단자는 상기 제2 노드에 접속되고,
    상기 제2 n 채널 트랜지스터의 게이트 단자는 상기 제1 노드에 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 제1 커패시터의 다른 단자로 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제2 커패시터의 다른 단자로 인가되는 전압 발생 회로.
  26. 제25항에 있어서,
    상기 전압 발생 회로는 3중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제3 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 제1 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제4 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 제2 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자에 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 n 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는, P 형 웰 상에 별도로 형성되고, 소스 단자 및 드레인 단자에 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  27. 제25항에 있어서,
    상기 전압 발생 회로는 2중 웰 구조를 갖는 P 형 반도체 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각은 그 백 게이트 전위를 얻기 위해 상기 출력 단자가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제3 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 제1 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제4 n 채널 트랜지스터는 그 백 게이트 전위를 얻기 위해 상기 제2 노드가 접속되는 P 형 웰 상에 형성되는 MOSFET를 포함하고,
    상기 제1 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제1 노드에 접속되는 n 채널 트랜지스터를 포함하며,
    상기 제2 커패시터는 P 형 웰 상에 별도로 형성되어, 소스 단자 및 드레인 단자가 공통 접속됨과 함께 게이트 단자가 상기 제2 노드에 접속되는 n 채널 트랜지스터를 포함하는 전압 발생 회로.
  28. 제25항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1∼제4 n 채널 트랜지스터 각각의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 전압 발생 회로.
  29. 제25항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 인버터 회로를 더 포함하는 전압 발생 회로.
  30. 제25항에 있어서,
    상기 2개의 클럭 신호는 위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 포함하는 전압 발생 회로.
  31. 제25항에 있어서,
    1개의 클럭 신호에 기초하여 상기 2개의 클럭 신호를 형성하기 위한 논리 회로와,
    위상 반전시에 상기 2개의 클럭 신호가 모두 논리 "로우" 레벨이 되는 기간을 갖도록 기간을 조정하는 지연 회로를 더 포함하는 전압 발생 회로.
  32. 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와,
    상기 표시 화소마다 설치되고, 상기 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와,
    상기 복수의 주사선을 주사함과 함께, 상기 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와,
    상기 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로
    를 포함하고,
    상기 전압 발생 회로는 커패시터를 갖고, 상기 커패시터의 한쪽 단자에 접속된 노드를 통해 상기 소정의 전압을 발생시키고,
    상기 전압 발생 회로는,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 p 채널 트랜지스터를 더 포함하고,
    상기 n 채널 트랜지스터 및 상기 p 채널 트랜지스터의 게이트 단자는 공통 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 공통 접속된 게이트 단자에 인가되는 표시 장치.
  33. 제32항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 n 채널 트랜지스터 및 p 채널 트랜지스터의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 커패시터 중 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 표시 장치.
  34. 제32항에 있어서,
    상기 전압 발생 회로에 상기 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 표시 장치.
  35. 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와,
    상기 표시 화소마다 설치되고, 상기 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와,
    상기 복수의 주사선을 주사함과 함께, 상기 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와,
    상기 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로
    를 포함하며,
    상기 전압 발생 회로는 제1 및 제2 커패시터를 갖고, 상기 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 상기 소정의 전압을 발생시키며,
    상기 전압 발생 회로는,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제1 p 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 p 채널 트랜지스터를 더 포함하고,
    상기 제1 n 채널 트랜지스터의 게이트 단자 및 상기 제1 p 채널 트랜지스터의 게이트 단자는, 공통 접속됨과 함께 상기 제2 노드에 접속되고,
    상기 제2 n 채널 트랜지스터의 게이트 단자 및 상기 제2 p 채널 트랜지스터의 게이트 단자는 공통 접속됨과 함께 상기 제1 노드에 접속되고,
    상기 제1 및 제2 n 채널 트랜지스터의 출력 단자는 공통 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 제1 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제2 커패시터의 다른 단자에 인가되는 표시 장치.
  36. 제35항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 및 상기 제1 및 제2 p 채널 트랜지스터 각각의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역 또는 p 형 영역으로부터 형성되는 표시 장치.
  37. 제35항에 있어서,
    상기 전압 발생 회로에 상기 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 표시 장치.
  38. 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와,
    상기 표시 화소마다 설치되고, 상기 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와,
    상기 복수의 주사선을 주사함과 함께, 상기 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와,
    상기 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로
    를 포함하며,
    상기 전압 발생 회로는 커패시터를 갖고, 상기 커패시터의 한쪽 단자에 접속된 노드를 통해 상기 소정의 전압을 발생시키고,
    상기 전압 발생 회로는,
    소스 단자 및 드레인 단자 중 한쪽이 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제2 n 채널 트랜지스터를 더 포함하고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제1 n 채널 트랜지스터의 게이트 단자에 인가되는 표시 장치.
  39. 제38항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1 및 제2 n 채널 트랜지스터 각각의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 커패시터 중 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 표시 장치.
  40. 제38항에 있어서,
    상기 전압 발생 회로에 상기 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 표시 장치.
  41. 복수의 주사선과 복수의 데이터선과의 교점에 매트릭스형으로 배열되는 복수의 표시 화소와,
    상기 표시 화소마다 설치되고, 상기 표시 화소에 인가하는 인가 전압을 제어하는 복수의 능동 스위칭 소자와,
    상기 복수의 주사선을 주사함과 함께, 상기 복수의 능동 스위칭 소자를 활성화하기 위한 구동 전압을 인가하는 주사선 구동 회로와,
    상기 주사선 구동 회로에 소정의 전압을 출력하는 전압 발생 회로
    를 포함하고,
    상기 전압 발생 회로는 제1 및 제2 커패시터를 갖고, 상기 제1 및 제2 커패시터 각각의 한쪽 단자에 접속된 제1 및 제2 노드를 통해 상기 소정의 전압을 발생시키고,
    상기 전압 발생 회로는,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제1 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽이 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 상기 소정의 전압을 출력하는 출력 단자가 되는 제2 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 제1 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제3 n 채널 트랜지스터와,
    소스 단자 및 드레인 단자 중 한쪽 및 게이트 단자가 상기 제2 노드에 접속되고, 상기 소스 단자 및 상기 드레인 단자 중 다른 쪽이 기준 전위 단자가 되는 제4 n 채널 트랜지스터를 더 포함하고,
    상기 제1 및 제2 n 채널 트랜지스터의 출력 단자는 공통 접속되고,
    상기 제1 n 채널 트랜지스터의 게이트 단자는 상기 제2 노드에 접속되고,
    상기 제2 n 채널 트랜지스터의 게이트 단자는 상기 제1 노드에 접속되고,
    상호 위상이 반전된 2개의 클럭 신호 중 한쪽이 상기 제1 커패시터의 다른 단자에 인가되고, 상기 2개의 클럭 신호 중 다른 쪽이 상기 제2 커패시터의 다른 단자에 인가되는 표시 장치.
  42. 제41항에 있어서,
    상기 전압 발생 회로는 유리 기판 상에 형성되고,
    상기 제1∼ 제4 n 채널 트랜지스터 각각의 능동층은 상기 유리 기판 상에 형성된 반도체층으로부터 형성되고,
    상기 제1 및 제2 커패시터 각각의 적어도 한쪽 전극은 상기 반도체층의 일부에 형성된 n 형 영역으로부터 형성되는 표시 장치.
  43. 제41항에 있어서,
    상기 전압 발생 회로에 상기 클럭 신호로서 인가하는 신호의 레벨을 승압 변환하는 레벨 변환 회로를 더 포함하는 표시 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003168288A (ja) * 2001-11-29 2003-06-13 Nec Microsystems Ltd 半導体昇圧回路、昇圧電源装置
ITTO20020158A1 (it) * 2002-02-25 2003-08-25 St Microelectronics Srl Pompa di carica per tensioni negative.
EP1349264B1 (en) * 2002-03-29 2005-11-09 STMicroelectronics S.r.l. Basic stage for a charge pump circuit
CN1679223B (zh) * 2002-08-28 2010-05-26 Nxp股份有限公司 电压倍增器电路
KR100796298B1 (ko) * 2002-08-30 2008-01-21 삼성전자주식회사 액정표시장치
JP2006507534A (ja) * 2002-11-25 2006-03-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 液晶表示装置用のマルチ出力ｄｃ／ｄｃコンバータ
US7285992B1 (en) * 2002-12-20 2007-10-23 National Semiconductor Corporation Amplifier with charge-pump generated local supplies
US7242396B2 (en) * 2003-11-18 2007-07-10 Tpo Displays Corp. Method of charging liquid crystal display device
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
US7382177B2 (en) * 2004-10-25 2008-06-03 Micron Technology, Inc. Voltage charge pump and method of operating the same
US20070109035A1 (en) * 2005-11-16 2007-05-17 Michael Tsivyan Charge pump
JP5283975B2 (ja) * 2007-06-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法
US20100283533A1 (en) * 2009-05-05 2010-11-11 Numonyx Bv Charge pump circuit and method
US8456225B1 (en) * 2011-12-27 2013-06-04 Fairchild Semiconductor Corporation Negative charge pump
US9379103B2 (en) * 2012-10-17 2016-06-28 Semtech Corporation Semiconductor device and method of preventing latch-up in a charge pump circuit
JP6031954B2 (ja) * 2012-11-14 2016-11-24 ソニー株式会社 発光素子、表示装置及び電子機器
CN104065284B (zh) * 2013-03-22 2016-10-05 海洋王（东莞）照明科技有限公司 一种负压产生电路及负压供电的灯具
CN104714589B (zh) * 2015-01-09 2017-08-25 中国电子科技集团公司第二十四研究所 一种cmos片上直流负电压产生电路
JP5911614B1 (ja) * 2015-01-19 2016-04-27 力晶科技股▲ふん▼有限公司 負基準電圧発生回路
WO2016131010A1 (en) * 2015-02-13 2016-08-18 Apple Inc. Charge pump having ac and dc outputs for touch panel bootstrapping and substrate biasing
CN113936601A (zh) * 2016-04-22 2022-01-14 索尼公司 显示装置与电子设备
US10381833B2 (en) * 2017-06-27 2019-08-13 Ge Aviation Systems Llc Solid state power contactor
US10170981B1 (en) * 2017-07-26 2019-01-01 Akustica, Inc. Configurable bi-directional charge pump design
CN108494388B (zh) * 2018-03-22 2020-10-09 中国电子科技集团公司第二十四研究所 一种高速低噪声动态比较器
CN116206643B (zh) * 2022-07-25 2024-03-15 北京超弦存储器研究院 动态随机存储单元、存储器、存储装置及读取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318959A (ja) * 1986-07-11 1988-01-26 Matsushita Electric Ind Co Ltd 正電圧−負電圧変換回路
JPH06197003A (ja) * 1992-12-25 1994-07-15 Sony Corp 負電圧発生回路
WO1998033264A1 (de) * 1997-01-24 1998-07-30 Siemens Aktiengesellschaft Schaltungsanordnung zum erzeugen negativer spannungen
KR100221746B1 (ko) * 1995-04-20 1999-09-15 가네꼬 히사시 승압 회로

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0529701B1 (en) * 1986-08-18 1998-11-11 Canon Kabushiki Kaisha Display device
US5267201A (en) * 1990-04-06 1993-11-30 Mosaid, Inc. High voltage boosted word line supply charge pump regulator for DRAM
US5126590A (en) * 1991-06-17 1992-06-30 Micron Technology, Inc. High efficiency charge pump
JPH05174591A (ja) * 1991-12-25 1993-07-13 Sharp Corp チャージポンプ回路
FR2696598B1 (fr) * 1992-10-01 1994-11-04 Sgs Thomson Microelectronics Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé.
US5815133A (en) * 1992-11-17 1998-09-29 Canon Kabushiki Kaisha Display apparatus
GB2295045B (en) * 1994-11-08 1998-07-15 Citizen Watch Co Ltd A liquid crystal display device and a method of driving the same
JP3577720B2 (ja) * 1995-01-11 2004-10-13 セイコーエプソン株式会社 電源回路、液晶表示装置及び電子機器
US5889428A (en) * 1995-06-06 1999-03-30 Ramtron International Corporation Low loss, regulated charge pump with integrated ferroelectric capacitors
JP3234131B2 (ja) * 1995-06-23 2001-12-04 株式会社東芝 液晶表示装置
US5661683A (en) * 1996-02-05 1997-08-26 Integrated Silicon Solution Inc. On-chip positive and negative high voltage wordline x-decoding for EPROM/FLASH
TWI236556B (en) * 1996-10-16 2005-07-21 Seiko Epson Corp Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
JP4086925B2 (ja) * 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
KR100228331B1 (ko) 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
TW316308B (en) * 1997-01-16 1997-09-21 Acer Peripherals Inc Display screen function adjusting method and device
GB9720912D0 (en) * 1997-10-03 1997-12-03 Britax Rainsfords Pty Ltd Vehicle exterior mirror
KR100265225B1 (ko) * 1998-06-05 2000-09-15 김영환 반도체 소자의 제조 방법
JP4026947B2 (ja) * 1998-08-24 2007-12-26 株式会社ルネサステクノロジ 昇圧回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318959A (ja) * 1986-07-11 1988-01-26 Matsushita Electric Ind Co Ltd 正電圧−負電圧変換回路
JPH06197003A (ja) * 1992-12-25 1994-07-15 Sony Corp 負電圧発生回路
KR100221746B1 (ko) * 1995-04-20 1999-09-15 가네꼬 히사시 승압 회로
WO1998033264A1 (de) * 1997-01-24 1998-07-30 Siemens Aktiengesellschaft Schaltungsanordnung zum erzeugen negativer spannungen

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