KR100607024B1 - 증폭 회로 - Google Patents

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Abstract

샘플링 트랜지스터에 의해 샘플링된 신호를 저소비 전력으로 증폭한다. 본 발명의 증폭 회로는 샘플링 트랜지스터 ST에 의해 샘플링된 표시 전압 신호 Vsig를 증폭하는 증폭 회로로서, 표시 전압 신호 Vsig가 출력되는 드레인 신호 라인 DL에 MOS 용량으로서 기능하는 박막 트랜지스터 T1을 접속하고, 이 박막 트랜지스터 T1의 게이트에 승압 펄스 VP1을 인가한다. 그리고, 상승 펄스의 시간 천이 도중에 박막 트랜지스터 T1이 온 상태로부터 오프 상태로 변화하도록 하고, 박막 트랜지스터 T1의 온/오프 시의 게이트 용량값의 차를 이용하여 신호를 증폭하는 것이다.
샘플링, 증폭 회로, 승압, 펄스

Description

증폭 회로{AMPLIFYING CIRCUIT}
도 1은 본 발명의 제1 실시예에 따른 증폭 회로의 회로도.
도 2는 본 발명의 제1 실시예에 따른 증폭 회로의 동작 파형도.
도 3은 본 발명의 제1 실시예에 따른 증폭 회로의 동작 파형도.
도 4는 본 발명의 제2 실시예에 따른 증폭 회로의 회로도.
도 5는 본 발명의 제2 실시예에 따른 증폭 회로의 동작 파형도.
도 6은 본 발명의 제1 실시예에 따른 증폭 회로의 임계값 전압 변동에 의한 영향을 설명하는 동작 파형도.
도 7은 본 발명의 제3 실시예에 따른 증폭 회로의 회로도.
도 8은 본 발명의 제3 실시예에 따른 증폭 회로의 동작 파형도.
도 9는 본 발명의 제4 실시예에 따른 증폭 회로의 회로도.
도 10은 본 발명의 제5 실시예에 따른 증폭 회로의 회로도
〈도면의 주요 부분에 대한 부호의 설명〉
T1, T2, T3 : MOS 트랜지스터
ST : 샘플링 트랜지스터
PG1, PG2, PG3 : 펄스 발생 회로
본 발명은 증폭 회로에 관한 것으로, 특히 샘플링 트랜지스터에 의해 샘플링된 신호를 증폭하는 증폭 회로에 관한 것이다.
종래, 구동 회로를 일체화한 액티브 매트릭스형의 액정 표시 장치, 유기 EL 표시 장치가 알려져 있다. 이러한 종류의 표시 장치에서는, m행 m열의 화소를 매트릭스로 배치한 화소 영역과, 그 주변에 배치된 구동 회로로 구성된다. 여기서, 표시 전압 신호는 표시 장치의 외부로부터 입력된다.
이러한 표시 장치에서는, LCD의 콘트라스트의 향상이나 유기 EL 소자의 휘도 향상을 도모하기 위해서, 표시 장치의 필요 표시 전압 범위가 크게 설정된다. 그리고, 이에 대응하기 위해서 표시 장치의 외부 회로(주변 LSI 등)에 있어서 표시 신호 출력 전압이 크게 설정되어 있었다.
이상과 같이 큰 표시 신호 전압이 필요하므로, 소비 전력 저감에 불리한 문제에 대하여, 예를 들면 이하의 특허 문헌 1에는 공통 반전 구동이나 보조 용량 구동 등의 구동 방식을 이용함으로써, 표시 신호 전압을 작게 하여, 외부 구동 회로의 전원 전압을 낮게 하여, 저소비 전력화를 도모하는 등의 기술이 기재되어 있다.
[특허 문헌 1]
일본 특개2000-81606호 공보
표시 장치에 표시 전압 신호를 입력할 때, 표시 장치측의 입력 부하, 예를 들면 표시 신호 라인을 충분히 구동할 필요가 있다. 그러나, 상기한 바와 같이 표시 장치의 필요 표시 전압 범위가 크게 설정되어 있는 경우, 표시 장치의 외부 회로에 있어서 큰 전압 범위 및 구동 능력이 필요하게 되어, 소비 전력이 커진다고 하는 문제가 있었다.
따라서, 본 발명은 저소비 전력의 증폭 회로를 제공하는 것이다. 본 발명의 증폭 회로는 샘플링 트랜지스터에 의해 샘플링된 신호를 증폭하는 것으로, 그 신호가 출력되는 신호 라인에 MOS 용량으로서 기능하는 MOS 트랜지스터를 접속하고, 이 MOS 트랜지스터의 게이트, 또는 소스 및 드레인에 펄스를 인가한다. 그리고, 펄스의 시간 천이 도중에 MOS 트랜지스터가 온 상태로부터 오프 상태로 변화하도록 하고, MOS 트랜지스터의 온/오프 시의 MOS 용량의 차를 이용하여 신호를 증폭하는 것이다.
〈실시예〉
다음으로, 본 발명의 제1 실시예에 따른 증폭 회로에 대하여 도면을 참조하여 설명한다. 도 1은 이 증폭 회로의 회로도이다. 이 증폭 회로는 액정 표시 장치나 유기 EL 표시 장치에 적용되는 것으로, 샘플링 트랜지스터 ST의 드레인인 입력 단자 IN에 표시 전압 신호 Vsig가 입력된다. 샘플링 트랜지스터 ST는 P 채널형의 박막 트랜지스터(thin film transistor)로 구성되어 있다.
샘플링 트랜지스터 ST의 게이트에는 샘플링 신호 SP가 인가되고, 그 소스는 드레인 신호 라인 DL에 접속되어 있다. 드레인 신호 라인 DL의 출력 단자 OUT는 도시하지 않은 복수의 화소에 접속되어 있다. C는 드레인 신호 라인 DL이 갖는 기생 용량이다.
T1은 MOS 용량으로서 기능하는 P 채널형의 박막 트랜지스터로서, 폴리실리콘층으로 이루어지는 능동층 내에 형성된 채널 영역과, 채널 영역에 양단에 각각 형성된 소스 S 및 드레인 D와, 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극을 갖고 있다. 박막 트랜지스터 T1의 소스 S 및 드레인 D는 드레인 신호 라인 DL에 접속되고, 그 게이트에는 펄스 발생 회로 PG1로부터 발생되는 승압 펄스 VP1이 인가된다. 또, 박막 트랜지스터 T1의 소스 S 및 드레인 D를 일체화한 구조(게이트 아래의 채널 영역과, 인출 전극으로서 소스(드레인)를 가진 구조)를 사용해도 된다.
도 2는 이 증폭 회로의 동작 파형도이다. 샘플링된 신호 SP가 로우 레벨인 기간, 샘플링 트랜지스터 ST는 온 상태로 되고, 표시 전압 신호 Vsig는 샘플링 트랜지스터 ST를 통하여 드레인 신호 라인 DL에 입력된다. 샘플링 신호 SP가 하이 레벨로 되돌아가면, 샘플링 트랜지스터 ST는 오프 상태로 된다. 이에 의해, 드레인 신호 라인 DL은 부유 상태로 되고, 샘플링된 표시 전압 신호 Vsig는 드레인 신호 라인 DL의 기생 용량에 의해 유지된다.
그 후, 펄스 발생 회로 PG1로부터 승압 펄스 VP1이 발생하고, 박막 트랜지스터 T1의 게이트에 상승 펄스가 인가된다. 그러면, 박막 트랜지스터 T1이 갖는 게이트 용량에 의한 용량 결합에 의해 드레인 신호 라인 DL은 승압된다. 이 상승 펄스의 시간 천이의 과정에서, 입력된 표시 전압 신호 Vsig의 레벨에 의해, 그 게이트 용량값에 차가 생기는 것을 이용하여 표시 전압 신호 Vsig의 증폭을 행할 수 있다.
즉, 승압 펄스 VP1이 상승하기 전의 표시 신호 전압 Vsig1과 Vsig2의 전압차를 ΔV1로 하면, 승압 펄스 VP1이 상승 후에는 그 전압차는 ΔV2(ΔV2>ΔV 1)가 된다. 이 증폭된 표시 전압 신호 Vsig, 즉 드레인 신호 라인 DL의 전압은 출력 단자 OUT로부터 출력되고, 임의의 화소에 입력된다. 그리고, 승압 펄스 VP1이 하강한 후에는 전압차는 ΔV1로 되돌아간다.
도 3은 증폭 회로의 상세한 동작 파형도이다. 도 3을 참조하여, 이 증폭 회로의 증폭 동작에 대하여 상세하게 설명한다. 도 3에서, 표시 전압 신호 Vsig의 레벨을 V1, V2, V3(V1>V2>V3)으로 한다. 또한, 박막 트랜지스터 T1의 임계값 전압(thereshold voltage)의 절대값을 Vt1로 한다. 박막 트랜지스터 T1은 그 소스 및 드레인의 전위가 임계값 전위 Vth1=VP1+Vt1 이상일 때 온 상태로 되어 있다. 상승 펄스의 발생 전에는 박막 트랜지스터 T1의 소스 드레인 전위는 임계값 전위 Vth1의 레벨보다 높기 때문에 박막 트랜지스터 T1은 온 상태로 되어 있다.
그리고, 상승 펄스가 상승을 시작하면, 임계값 전위 Vth1은 이와 동일하게 상승한다. 한편, 표시 전압 신호 Vsig은 게이트 용량의 결합 효과에 의해 상승하지만, 그 구배는 기생 용량 C 등의 영향으로, 임계값 전위 Vth1의 구배보다 작기 때문에, 표시 전압 신호 Vsig 대 시간 곡선은 임계값 전위 Vth1 대 시간 곡선과 교차하게 된다.
표시 전압 신호 Vsig 대 시간 곡선이 임계값 전위 Vth1 대 시간 곡선과 교차한 시점에서는 박막 트랜지스터 T1의 게이트 전위는 표시 전압 신호 Vsig의 각 레벨 V 1, V2, V3보다 임계값 전압 Vth1만큼 낮아진다. 이 시점에서 박막 트랜지스터 T1은 온 상태로부터 오프 상태로 전환된다.
그리고, 교차 후에는 박막 트랜지스터 T1은 오프 상태로 되므로, 게이트 용량은 작아진다. 이것은 박막 트랜지스터 T1이 온 상태로 되어 있을 때에는, 채널 영역에 반전층이 생기기 때문에 게이트 용량은 게이트 절연막으로 결정되는 용량값이지만, 박막 트랜지스터 T1이 오프 상태로 되어 있을 때에는 채널 영역의 반전층이 삭감하고, 채널 영역에 공핍층이 생겨, 게이트 용량은 게이트 절연막 용량과 공핍층 용량의 직렬 용량이 되기 때문이다. 게이트 용량이 작아지면, 그만큼 용량 결 합 효과가 약해지므로, 표시 전압 신호 Vsig 대 시간 곡선의 구배가 작아진다.
그런데, 도 3에 도시한 바와 같이 상승 펄스의 천이 중에 박막 트랜지스터 T1이 온 상태로 되어 있는 기간(또는 오프 상태로 되어 있는 기간)은 표시 전압 신호 Vsig의 입력 시의 레벨에 따라 다르다. 즉, 시각 t1에서 가장 레벨이 낮은 V3 이 임계값 전위 Vth1 대 시간 곡선과 교차하고, 다음으로 시각 t2에서 V2가 임계값 전위 Vth1 대 시간 곡선과 교차하고, 다음으로 시각 t3에서 가장 레벨이 높은 V1이 임계값 전위 Vth1 대 시간 곡선과 교차하므로, 박막 트랜지스터 T1이 온 상태로 되어 있는 기간은, V1, V2, V3의 순번으로 짧아진다. 반대로, 박막 트랜지스터 T 1이 오프 상태로 되어 있는 기간은, V1, V2, V3의 순번으로 길어진다.
이에 의해, 상승 펄스 입력 후의 표시 전압 신호 Vsig의 각 레벨 V1, V2, V3의 차는, 상승 펄스 입력 전의 그들의 차에 비해 커진다. 즉, 이 증폭 회로에 따르면, 표시 전압 신호 Vsig의 신호 범위를 넓힐 수 있다.
또, 본 실시예에서는 P 채널형의 박막 트랜지스터 T1을 이용하였지만, 그 대신에 N 채널형의 박막 트랜지스터를 이용해도 된다. 이 경우에는 승압 펄스 VP1과 역극성의 펄스를 인가한다. 즉, 하강 펄스의 천이 과정에서, N 채널형의 박막 트랜지스터가 온 상태로부터 오프 상태로 전환되도록 구성하면 된다.
다음으로, 본 발명의 제2 실시예에 따른 증폭 회로에 대하여 도면을 참조하여 설명한다. 도 4는 이 증폭 회로의 회로도이다. 제1 실시예와 다른 점은, 박막 트랜지스터 T2의 게이트가 드레인 신호 라인 DL에 접속되고, 소스 S 및 드레인 D에는 펄스 발생 회로 PG2로부터 발생되는 승압 펄스 VP2가 인가된다. 승압 펄스 VP2는, 제1 실시예의 승압 펄스 VP1과 역극성이다.
도 5는 이 증폭 회로의 상세한 동작 파형도이다. 도 5를 참조하여, 이 증폭 회로의 증폭 동작에 대하여 상세하게 설명한다. 도 5에서, 표시 전압 신호 Vsig의 레벨을 V1, V2, V3(V1>V2>V3 )으로 한다. 또한, 박막 트랜지스터 T2의 임계값 전압(thereshold voltage)의 절대값을 Vt2로 한다. 표시 전압 신호 Vsig의 레벨이 V1의 경우, 박막 트랜지스터 T2는 그 소스 및 드레인의 전위가 임계값 전위 Vth2=Vsig+Vt2 이상일 때 온 상태로 되어 있다.
본 실시예에서는 박막 트랜지스터 T2의 게이트 전위는 표시 전압 신호 Vsig의 레벨 V1, V2, V3과 동등하다. 하강 펄스의 발생 전에는 박막 트랜지스터 T2의 소스 드레인 전위는 어느 레벨 V1, V2, V3에 대해서도, 임계값 전위 Vth2 보다 높기 때문에 박막 트랜지스터 T2는 온 상태로 되어 있다.
본 실시예에서는, 임계값 전위 Vth2의 레벨은 표시 전압 신호 Vsig의 레벨 V1 , V2, V3에 의해 다르고, 도 5에서는 가장 높은 레벨 V1에 대응한 임계값 전위 Vth2를 나타내고 있다.
하강 펄스가 하강을 시작하면, 임계값 전위 Vth2, 표시 전압 신호 Vsig의 레벨 V1, V2, V3도 그에 수반하여 하강한다. 그리고, 표시 전압 신호 Vsig 의 레벨이 V1인 경우, 레벨 V1에 대한 임계값 전위 Vth2 대 시간 곡선과 하강 펄스가 교차하는 시각 t1에서, 박막 트랜지스터 T2는 온 상태로부터 오프 상태로 전환된다.
마찬가지로 하여, 표시 전압 신호 Vsig의 레벨이 V2인 경우, 레벨 V2에 대한 임계값 전위 Vth2 대 시간 곡선과 하강 펄스가 교차하는 시각 t2에서, 박막 트랜지스터 T2는 온 상태로부터 오프 상태로 전환되고, 이에 계속하여 표시 전압 신호 Vsig의 레벨이 V3인 경우, 레벨 V3에 대한 임계값 전위 Vth2 대 시간 곡선과 하강 펄스가 교차하는 시각 t3에서, 박막 트랜지스터 T2는 온 상태로부터 오프 상태로 전환된다.
따라서, 박막 트랜지스터 T2가 온 상태로 되어 있는 기간은, 제1 실시예와는 반대로 V1, V2, V3의 순번으로 길어진다. 한편, 박막 트랜지스터 T2 가 오프 상태로 되어 있는 기간은, V1, V2, V3의 순번으로 짧아진다. 이에 의해, 하강 펄스 입력 후의 표시 전압 신호 Vsig의 각 레벨 V1, V2, V3의 차는, 하강 펄스 입력 전의 그들의 차에 비하여 커진다. 즉, 이 증폭 회로에 따르면, 표시 전압 신호 Vsig의 신호 범 위를 넓힐 수 있다.
또, 본 실시예에서는 P 채널형의 박막 트랜지스터 T2를 이용하였지만, 그 대신에 N 채널형의 박막 트랜지스터를 이용해도 된다. 이 경우에는 승압 펄스 VP2와 역극성의 펄스를 인가한다. 즉, 하강 펄스의 천이 과정에서, N 채널형의 박막 트랜지스터가 온 상태로부터 오프 상태로 전환되도록 구성하면 된다.
상기 제1 실시예에서, 박막 트랜지스터 T1의 임계값 전압 Vth1이 다른 경우, 증폭 후의 레벨이 다르다고 하는 문제가 있다. 제2 실시예에서도 마찬가지이다. 따라서, 도 6을 참조하여 그 원인에 대하여 설명한다. 제1 실시예에서는, 표시 전압 신호 Vsig 대 시간 곡선과 임계값 전위 대 시간 곡선과의 교점에서 박막 트랜지스터 T1이 온 상태로부터 오프 상태로 전환된다.
지금, 임계값 전압의 절대값이 제조 변동에 의해 회로 사이에서, Vt1a, Vt1b(Vt1a>Vt1b)와 같이 서로 달리 한다. 그러면, 임계값 전압이 V t1a인 경우에는 박막 트랜지스터 T1은 그 소스 드레인 전위가 임계값 전압 Vth1a=VP1+Vt1a 이상일 때 온 상태로 되어 있다. 따라서, 표시 전압 신호 Vsig 대 시간 곡선이 임계값 전위 Vth1a 대 시간 곡선과 교차하는 시각 t1에서 박막 트랜지스터 T1이 온 상태로부터 오프 상태로 전환된다.
임계값 전압이 Vt1b인 경우에는, 박막 트랜지스터 T1은 그 소스·드레인 전위 가 임계값 전압 Vth1b=VP1+Vt1b 이상일 때 온 상태로 되어 있다. 따라서, 표시 전압 신호 Vsig 대 시간 곡선이 임계값 전위 Vth1b 대 시간 곡선과 교차하는 시각 t2 (t2>t1)에서 박막 트랜지스터 T1이 온 상태로부터 오프 상태로 전환된다. 이 때문에, 상승 펄스 입력 후의 레벨은 각각 Va, Vb와 다르다.
따라서, 다음의 제3 실시예에서는, 이 문제를 해결한 증폭 회로를 제공하는 것이다. 도 7은 이 증폭 회로의 회로도이다. 본 실시예의 회로는 제1 실시예의 박막 트랜지스터 T1과 제2 실시예의 박막 트랜지스터 T2를 조합하는 것이다. 펄스 발생 회로 PG3은 승압 펄스 VP1, VP2를 발생한다.
도 8은 이 증폭 회로의 동작 파형도이다. 도 8을 참조하여, 이 증폭 회로의 증폭 동작에 대하여 상세하게 설명한다. 여기서, 박막 트랜지스터 T1과 박막 트랜지스터 T2는 온/오프 시에 각각 동등한 게이트 용량을 갖는 것으로 한다. 또한, 박막 트랜지스터 T1과 박막 트랜지스터 T2는 근접하여 배치되고, 서로 동등한 임계값 전압 Vt를 갖는 것으로 한다. 또한, 승압 펄스 VP1, VP2는 서로 역극성이며 대칭인 것으로 한다.
임계값 전압 Vt(절대값)가 큰 경우, 시각 t1에서 박막 트랜지스터 T1의 임계값 전위 대 시간 곡선과 표시 전압 신호 Vsig 대 시간 곡선이 교차하고, 박막 트랜 지스터 T1이 온 상태로부터 오프 상태로 전환되고, 그 후 시각 t3에서 하강 펄스 시간 곡선과 박막 트랜지스터 T2의 임계값 전위 시간 곡선이 교차하고, 박막 트랜지스터 T2가 온 상태로부터 오프 상태로 전환된다.
따라서, 시각 t1보다 전의 기간은 박막 트랜지스터 T1, T2의 양방이 온 상태로 되어 있으며, 시각 t1과 시각 t3 사이의 기간은 박막 트랜지스터 T2가 온 상태로 되고, 박막 트랜지스터 T1이 오프 상태로 된다.
또한, 시각 t3보다 후의 기간은, 박막 트랜지스터 T1, T2의 양방이 오프 상태이다. 여기서, 박막 트랜지스터 T1, T2의 양방이 온 또는 오프인 경우에는, 박막 트랜지스터 T1, T2의 게이트 용량은 같아지고, 상승 펄스와 하강 펄스도 역극성이며 대칭으로 변화하므로, 이들 펄스의 표시 전압 신호 Vsig에 대한 영향이 서로 상쇄되는 결과, 펄스의 표시 전압 신호 Vsig의 변화는 없다.
그리고, 시각 t1과 시각 t3 사이의 기간은 박막 트랜지스터 T2의 게이트 용량이 박막 트랜지스터 T1의 게이트 용량보다 커지므로, 하강 펄스가 강하게 나타나고, 표시 전압 신호 Vsig는 하강한다.
한편, 임계값 전압 Vt(절대값)가 작은 경우, 시각 t2에서 박막 트랜지스터 T1 의 임계값 전위 대 시간 곡선과 표시 전압 신호 Vsig 대 시간 곡선이 교차하고, 박막 트랜지스터 T1이 온 상태로부터 오프 상태로 전환되고, 그 후 시각 t4에서 하강 펄스 시간 곡선과 박막 트랜지스터 T2의 임계값 전위 시간 곡선이 교차하고, 박막 트랜지스터 T2가 온 상태로부터 오프 상태로 전환된다.
따라서, 상기한 바와 마찬가지의 고찰로부터, 표시 전압 신호 Vsig는 시각 t2와 시각 t4 사이의 기간, 하강한다. 표시 전압 신호 Vsig가 하강하는 기간은 임계값 전압 Vth의 대소에 따라 단순하게 시프트할 뿐이며, 임계값 전압 Vth가 다르더라도 펄스 입력 후의 표시 전압 신호 Vsig의 변동을 작게 할 수 있다.
그리고, 박막 트랜지스터 T1, T2의 양방이 온 상태 또는 오프 상태인 경우에 서로 영향을 상쇄시키는 기간이 같고, 한편 박막 트랜지스터 T2가 온, 박막 트랜지스터 T1이 오프가 되는 기간, 즉 표시 전압 신호 Vsig가 하강하는 기간도 같아지므로, 펄스 입력 후의 표시 전압 신호 Vsig를 임계값 전압 Vth에 관계없이 일정하게 할 수 있다.
여기서는 표시 전압 신호 Vsig가 승압 펄스의 중심값의 하측에 있는 상태를 나타내었지만, 상층에 있는 경우에는 도시하지 않았지만, 박막 트랜지스터 T2가 오프, 박막 트랜지스터 T1이 온 상태가 되는 기간이 발생하고, 이 경우에는 표시 전압 신호 Vsig가 상승하는 방향이 된다. 여기서는 설명의 편의상, 승압 펄스 VP1 및 V P2는 대칭인 것으로 하였지만, 펄스의 영향은 전압 변동에 의한 것으로, 펄스의 어긋남이나, 파형의 왜곡이 있었던 경우라도 마찬가지의 효과를 발휘하는 것이다.
다음으로, 본 발명의 제4, 제5 실시예에 대하여 설명한다. 상기한 각 실시예에서는 드레인 신호 라인에 입력되는 표시 전압 신호를 증폭하는 증폭 회로에 대하여 설명하였지만, 본 발명은 표시 장치의 화소에 입력된 표시 전압 신호를 증폭하는 증폭 회로에도 적용할 수 있다.
도 9는 본 발명의 제4 실시예에 따른 증폭 회로의 회로도이다. 이 증폭 회로는 액정 표시 장치의 화소에 적용된 증폭 회로이다. 화소 선택 트랜지스터 GT의 드레인에, 드레인 신호 라인으로부터의 표시 전압 신호 Vsig가 인가된다. N 채널형의 박막 트랜지스터로 이루어지는 화소 선택 트랜지스터 GT의 게이트에는 게이트 주사 신호가 인가되어 있다. 화소 선택 트랜지스터 GT는 일종의 샘플링 트랜지스터로서, 화소 내에 입력된 표시 전압 신호 Vsig는 유지 용량 C에 의해 유지되고, 액정(10)의 화소 전극(11)에 인가된다.
그리고, 박막 트랜지스터 T1, 펄스 발생 회로 PG1이 형성되고, 펄스 발생 회로 PG1에 의해 발생된 승압 펄스 VP1이 박막 트랜지스터 T1의 게이트에 인가된다. 그 동작은 제1 실시예의 증폭 회로와 마찬가지이다. 또한, 제2 실시예와 같이 박막 트랜지스터 T2를 형성해도 되고, 제3 실시예와 같이 박막 트랜지스터 T1 및 제2 박막 트랜지스터 T2를 병설해도 된다.
도 10은 본 발명의 제5 실시예에 따른 증폭 회로의 회로도이다. 이 증폭 회로는 유기 EL 표시 장치의 화소에 적용된 증폭 회로이다. 화소 선택 트랜지스터 GT의 소스는 유기 EL 화소 구동용 트랜지스터(30)의 게이트에 인가되어 있다. 유기 EL 화소 구동용 트랜지스터(30)는 P 채널형의 박막 트랜지스터로 구성되고, 그 소스는 플러스 전원 전압 PVdd에 접속되고, 그 드레인은 유기 EL 소자(31)의 애노드에 접속되어 있다. 유기 EL 소자(31)의 캐소드는 마이너스 전원 전압 CV에 접속되어 있고, 그 외의 구성은 제4 실시예와 마찬가지이다.
본 발명의 증폭 회로에 따르면, 샘플링 트랜지스터에 의해 샘플링된 신호를 저소비 전력으로 증폭할 수 있다. 특히, 표시 장치에 내장하고, 표시 신호 라인에 출력되는 표시 전압 신호를 증폭하는 증폭 회로로서 바람직하다.

Claims (15)

  1. 샘플링 트랜지스터와,
    상기 샘플링 트랜지스터에 의해 샘플링된 신호가 입력되는 신호 라인과,
    상기 신호 라인에 소스 및 드레인이 접속된 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 게이트에 인가되는 펄스를 발생하는 펄스 발생 회로를 구비하고,
    상기 펄스의 시간 천이 도중에 상기 MOS 트랜지스터가 온 상태로부터 오프 상태로 변화함으로써 상기 신호를 증폭하는 것을 특징으로 하는 증폭 회로.
  2. 제1항에 있어서,
    상기 펄스의 시간 천이 도중에 신호 시간 곡선과 상기 MOS 트랜지스터가 온 상태로부터 오프 상태로 전환되는 임계값 전위 시간 곡선이 교차하도록 한 것을 특징으로 하는 증폭 회로.
  3. 제1항에 있어서,
    상기 MOS 트랜지스터가 박막 트랜지스터인 것을 특징으로 하는 증폭 회로.
  4. 제1항에 있어서,
    상기 신호 라인이 표시 장치의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
  5. 제1항에 있어서,
    상기 신호 라인이 표시 장치의 화소 내의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
  6. 샘플링 트랜지스터와,
    상기 샘플링 트랜지스터에 의해 샘플링된 신호가 입력되는 신호 라인과,
    상기 신호 라인에 게이트가 접속된 MOS 트랜지스터와,
    상기 MOS 트랜지스터의 소스 및 드레인에 인가되는 펄스를 발생하는 펄스 발생 회로를 구비하고,
    상기 펄스의 시간 천이 도중에 상기 MOS 트랜지스터가 온 상태로부터 오프 상태로 변화함으로써 상기 신호를 증폭하는 것을 특징으로 하는 증폭 회로.
  7. 제6항에 있어서,
    상기 펄스의 시간 천이 도중에 신호 시간 곡선과 상기 MOS 트랜지스터가 온 상태로부터 오프 상태로 전환되는 임계값 전위 시간 곡선이 교차하도록 한 것을 특징으로 하는 증폭 회로.
  8. 제6항에 있어서,
    상기 MOS 트랜지스터가 박막 트랜지스터인 것을 특징으로 하는 증폭 회로.
  9. 제6항에 있어서,
    상기 신호 라인이 표시 장치의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
  10. 제6항에 있어서,
    상기 신호 라인이 표시 장치의 화소 내의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
  11. 샘플링 트랜지스터와,
    상기 샘플링 트랜지스터에 의해 샘플링된 신호가 입력되는 신호 라인과,
    상기 신호 라인에 소스 및 드레인이 접속된 제1 MOS 트랜지스터와,
    상기 신호 라인에 게이트가 접속된 제2 MOS 트랜지스터와,
    상기 제1 MOS 트랜지스터의 게이트와, 상기 제2 MOS 트랜지스터의 소스 및 드레인에 각각 인가되는 서로 역극성의 제1 및 제2 펄스를 발생하는 펄스 발생 회로를 구비하고,
    상기 펄스의 시간 천이 도중에 상기 제1 및 제2 MOS 트랜지스터가 온 상태로부터 오프 상태로 변화함으로써 상기 신호를 증폭하는 것을 특징으로 하는 증폭 회로.
  12. 제11항에 있어서,
    상기 제1 및 제2 펄스의 시간 천이 도중에 상기 제1 MOS 트랜지스터가 온 상태로부터 오프 상태로 전환되는 임계값 전위 시간 곡선과 신호 시간 곡선이 교차하고, 상기 제2 MOS 트랜지스터가 온 상태로부터 오프 상태로 전환되는 임계값 전위 시간 곡선과 상기 제2 펄스의 펄스 시간 곡선이 교차하도록 한 것을 특징으로 하는 증폭 회로.
  13. 제11항에 있어서,
    상기 MOS 트랜지스터가 박막 트랜지스터인 것을 특징으로 하는 증폭 회로.
  14. 제11항에 있어서,
    상기 신호 라인이 표시 장치의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
  15. 제11항에 있어서,
    상기 신호 라인이 표시 장치의 화소 내의 표시 신호 라인인 것을 특징으로 하는 증폭 회로.
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