JP2021170754A - スイッチング回路 - Google Patents

Abstract

【課題】素子耐圧も含めた種々の制約を満たすことを可能にしたスイッチング回路を提供する。【解決手段】入力電圧Ｖin＜基準電圧Ｖbsのとき、コンパレータ１０が駆動の状態をとるように第１スイッチング素子１１が作動する。このとき、コンパレータ１０から出力される比較結果によって、処理回路１４からＨｉ信号及びＬｏ信号のうちの一方が出力電圧Ｖoutとして出力される。また、入力電圧Ｖin≧基準電圧Ｖbsのとき、第２スイッチング素子１２のオンオフが切り換わり、第１スイッチング素子１１が可変抵抗化される。これにより、コンパレータ１０の作動が停止され、処理回路１４から出力される出力電圧ＶoutのＨｉ／Ｌｏが切り換わる。【選択図】図１

Description

本発明は、入力信号を基準信号と比較してＨｉ又はＬｏの出力信号を出力するスイッチング回路に関する。

従来、入力電圧を基準電圧と比較し、その大小関係によってＨｉ信号又はＬｏ信号を出力するスイッチング回路として、コンパレータが周知である（特許文献１等参照）。

特開平１１−２４２０６０号公報

ところで、コンパレータに用いられるトランジスタには、例えばゲート−ソース間電圧に耐圧が設定されている。そこで、スイッチング回路に要求されている種々の制約を満たしながら、素子耐圧も満足させて、したいニーズがあった。

本発明の目的は、素子耐圧も含めた種々の制約を満たすことを可能にしたスイッチング回路を提供することにある。

前記問題点を解決するスイッチング回路は、入力信号を基準信号と比較して比較結果を出力するコンパレータと、前記コンパレータの結線上に設けられた第１スイッチング素子と、前記基準信号が引き込まれ、前記コンパレータの比較結果と前記基準信号との差に応じてオンオフが切り換わる第２スイッチング素子と、前記入力信号の上昇に伴って前記第２スイッチング素子のオンオフが切り換わった場合に、前記入力信号に応じて変化するミラー電流を流し、前記ミラー電流によって前記第１スイッチング素子を可変抵抗化することにより、前記コンパレータの作動を停止させるミラー回路と、前記コンパレータの駆動及び停止に基づき、Ｈｉ信号又はＬｏ信号の出力信号を選択的に出力する処理回路とを備えた。

本発明によれば、素子耐圧も含めた種々の制約を満たすことができる。

一実施形態のスイッチング回路の回路図。 各種信号の出力波形図。 素子耐圧超えの説明図。 各種信号の出力波形図。 スイッチング回路の作動を説明する回路図。

以下、スイッチング回路の一実施形態を図１〜図５に従って説明する。
図１に示すように、スイッチング回路１は、入力信号Ｖ１が入力される入力端子２と、入力信号Ｖ１を基準信号Ｖ２と比較した結果である出力信号Ｖ３を出力する出力端子３と、高電圧電源Ｖbbを入力する高電圧電源端子４と、低電圧電源Ｖccを入力する低電圧電源端子５とを備える。本例の入力信号Ｖ１は、入力電圧Ｖinである。また、本例の基準信号Ｖ２は、基準電圧Ｖbsである。さらに、本例の出力信号Ｖ３は、出力電圧Ｖoutである。

スイッチング回路１は、高電圧電源端子４から入力する高電圧電源Ｖbbと入力電圧Ｖinとの差を入力とし、この入力と基準電圧Ｖbsとをコンパレートする。そして、スイッチング回路１は、このコンパレート結果として、低電圧電源Ｖccに基づくＨｉ信号、又は０［Ｖ］のＬｏ信号を、出力電圧Ｖoutとして出力端子３から出力する。

スイッチング回路１は、コンパレータ１０、第１スイッチング素子１１、第２スイッチング素子１２、ミラー回路１３、及び処理回路１４を備える。スイッチング回路１は、コンパレータ１０において入力電圧Ｖinと基準電圧Ｖbsとを比較し、その比較結果として、Ｈｉ信号又はＬｏ信号の出力電圧Ｖoutを出力端子３から出力する。

コンパレータ１０は、入力信号Ｖ１（入力電圧Ｖin）を基準信号Ｖ２（基準電圧Ｖbs）と比較して比較結果を出力する。本例のコンパレータ１０は、入力した信号の差分に応じて動作する作動対１６と、作動対１６に流れる電流を一定化するカレントミラー負荷１７とを備える。作動対１６は、一対のＰ型ＭＯＳトランジスタ１８、１９を備える。作動対１６の一方のＰ型ＭＯＳトランジスタ１８のゲート端子には、入力端子２から入力される入力電圧Ｖinが電圧調整用の抵抗２０を介して入力される。作動対１６の他方のＰ型ＭＯＳトランジスタ１９のゲート端子には、基準電圧Ｖbsが入力される。

コンパレータ１０は、Ｐ型ＭＯＳのトランジスタを用いたコンパレータである。このため、コンパレータ１０に入力電圧Ｖinが入力された際には、高電圧電源Ｖbbと入力電圧Ｖinの差に応じた電圧がコンパレータ１０に入力される。そして、その電圧差と基準電圧Ｖbsとの比較結果に応じて、出力端子３からＨｉ信号又はＬｏ信号の出力電圧Ｖoutが出力される。

カレントミラー負荷１７は、一対のＮ型ＭＯＳトランジスタ２１、２２を備える。Ｎ型ＭＯＳトランジスタ２１は、ソース端子がＧＮＤに接続され、ドレイン端子がＰ型ＭＯＳトランジスタ１８のドレイン端子に接続され、ゲート端子がＮ型ＭＯＳトランジスタ２２のゲート端子に接続されている。Ｎ型ＭＯＳトランジスタ２２は、ソース端子がＧＮＤに接続され、ドレイン端子がＰ型ＭＯＳトランジスタ１９のドレイン端子に接続され、ゲート端子がＮ型ＭＯＳトランジスタ２１のゲート端子に接続されている。Ｐ型ＭＯＳトランジスタ１８及びＮ型ＭＯＳトランジスタ２１の組と、Ｐ型ＭＯＳトランジスタ１９及びＮ型ＭＯＳトランジスタ２２の組とは、高電圧電源端子４側とＧＮＤとの間に並列接続されている。

コンパレータ１０には、コンパレータ１０に流れる電流を入り切りするトランジスタ２５が接続されている。トランジスタ２５は、Ｐ型ＭＯＳトランジスタ２５ａであって、ソース端子が高電圧電源端子４に接続され、ドレイン端子が作動対１６に接続されている。Ｐ型ＭＯＳトランジスタ２５ａのゲート端子には、Ｐ型ＭＯＳトランジスタ２５ａのオンオフを切り換えるトランジスタ対２６が接続されている。トランジスタ対２６は、一対のＰ型ＭＯＳトランジスタ２７、２８を備え、これらＰ型ＭＯＳトランジスタ２７、２８のソース端子が高電圧電源端子４に接続されている。作動対１６（第１スイッチング素子１１のソース端子）には、Ｐ型ＭＯＳトランジスタ２５ａのオンオフに基づく電圧（第１スイッチング素子１１のソース電圧Ｖs1）が印加される。

入力端子２は、電圧調整用の抵抗２０を介してＰ型ＭＯＳトランジスタ１８のゲート端子と、Ｐ型ＭＯＳトランジスタ２７のドレイン端子とに接続されている。このように、作動対１６のＰ型ＭＯＳトランジスタ１８のゲート端子は、抵抗２０及びＰ型ＭＯＳトランジスタ２７を繋ぐ結線上の接続点２９に接続されている。Ｐ型ＭＯＳトランジスタ２５ａのゲート端子とＰ型ＭＯＳトランジスタ２８のドレイン端子とを繋ぐ結線上の接続点３０は、定電流回路３１及びトランジスタ３２を介してＧＮＤに接続されている。

第１スイッチング素子１１は、コンパレータ１０の作動及び停止を切り換える素子であって、Ｐ型ＭＯＳトランジスタ３５が使用されている。Ｐ型ＭＯＳトランジスタ３５のソースドレイン間は、Ｐ型ＭＯＳトランジスタ１８、１９とカレントミラー負荷１７のトランジスタ（Ｎ型ＭＯＳトランジスタ２１、２２）との組を並列接続する接続点３３と、作動対１６の片側のＰ型ＭＯＳトランジスタ１９との間に接続されている。具体的には、Ｐ型ＭＯＳトランジスタ３５のソース端子は、作動対１６の一方のＰ型ＭＯＳトランジスタ１８のソース端子と、Ｐ型ＭＯＳトランジスタ２５ａのドレイン端子とに接続されている。また、Ｐ型ＭＯＳトランジスタ３５は、ドレイン端子が作動対１６の他方のＰ型ＭＯＳトランジスタ１９のソース端子に接続され、ゲート端子がミラー回路１３に接続されている。

第２スイッチング素子１２は、ミラー回路１３の作動を切り換えるための素子であって、Ｐ型ＭＯＳトランジスタ３６が使用されている。Ｐ型ＭＯＳトランジスタ３６のソース端子は、第１スイッチング素子１１（Ｐ型ＭＯＳトランジスタ３５）のドレイン端子と、作動対１６の一方のＰ型ＭＯＳトランジスタ１９のソース端子とを繋ぐ結線上の接続点３７に接続されている。また、Ｐ型ＭＯＳトランジスタ３６は、ドレイン端子が処理回路１４（出力端子３側）に接続され、ゲート端子に基準電圧Ｖbsが入力されている。

ミラー回路１３は、第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）に接続された第１トランジスタ対３８と、第１トランジスタ対３８に準じて作動する第２トランジスタ対３９とを備える。第１トランジスタ対３８は、対をなすＮ型ＭＯＳトランジスタ４０、４１を備える。一方のＮ型ＭＯＳトランジスタ４０は、ソース端子がＧＮＤに接続され、ドレイン端子が第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）のドレイン端子に接続され、ゲート端子がＮ型ＭＯＳトランジスタ４１のゲート端子に接続されている。他方のＮ型ＭＯＳトランジスタ４１は、ソース端子がＧＮＤに接続され、ドレイン端子が電圧調整用の抵抗４２を介して第２トランジスタ対３９に接続され、ゲート端子がＮ型ＭＯＳトランジスタ４０のゲート端子に接続されている。

第２トランジスタ対３９は、対をなすＰ型ＭＯＳトランジスタ４３、４４を備える。一方のＰ型ＭＯＳトランジスタ４３は、ソース端子が高電圧電源端子４（Ｐ型ＭＯＳトランジスタ２５ａ、２７、２８のソース端子）に接続され、ドレイン端子が抵抗４２を介して第１トランジスタ対３８（Ｎ型ＭＯＳトランジスタ４１のドレイン端子）に接続され、ゲート端子がＰ型ＭＯＳトランジスタ４４のゲート端子に接続されている。他方のＰ型ＭＯＳトランジスタ４４は、ソース端子が高電圧電源端子４（Ｐ型ＭＯＳトランジスタ２５ａ、２７、２８のソース端子）に接続され、ドレイン端子が第１スイッチング素子１１（Ｐ型ＭＯＳトランジスタ３５）のゲート端子に接続され、ゲート端子がＰ型ＭＯＳトランジスタ４３のゲート端子に接続されている。Ｐ型ＭＯＳトランジスタ３５、４４同士を繋ぐ結線上の接続点４５は、トランジスタ４６を介してＧＮＤに接続されている。

処理回路１４は、トランジスタ４９及びバッファ回路５０を備える。トランジスタ４９は、Ｎ型ＭＯＳトランジスタ５１であって、ソース端子がＧＮＤに接続され、ドレイン端子が電圧調整用の抵抗５２を介して低電圧電源端子５に接続され、ゲート端子が第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６のドレイン端子）に接続されている。バッファ回路５０は、一対のＮＯＴ回路５３からなり、Ｎ型ＭＯＳトランジスタ５１及び抵抗５２を繋ぐ結線上の接続点５４に入力が接続され、出力が出力端子３に接続されている。

次に、図２〜図５を用いて、本実施形態のスイッチング回路１の作用について説明する。
図２に示すように、入力電圧Ｖinが０［Ｖ］から上昇したとする。入力電圧Ｖinは、０〜Ｖbb［Ｖ］の範囲内で変化する。このとき、入力電圧Ｖinが基準電圧Ｖbs未満（Ｖin＜Ｖbs）の場合には、出力電圧Ｖoutとして「Ｌｏ信号」が出力される。入力電圧Ｖinの上昇に伴い、入力電圧Ｖinが基準電圧Ｖbs以上（Ｖin≧Ｖbs）になると、出力電圧Ｖoutとして「Ｈｉ信号」が出力される。Ｈｉ信号は、低電圧電源Ｖccの値で出力される。

図４に示すように、入力電圧Ｖinが０［Ｖ］から高電圧電源Ｖbbまで上昇する場合、第１スイッチング素子１１のソース電圧Ｖs1は、入力電圧Ｖinと同じ傾きで上昇する変化をとる。すなわち、入力電圧Ｖinを０〜Ｖbb［Ｖ］まで変化させても、Ｐ型ＭＯＳトランジスタ１８のゲート−ソース間電圧Ｖgsが一定となるように、Ｐ型ＭＯＳトランジスタ１８のゲート側電圧（入力電圧Ｖin）と、Ｐ型ＭＯＳトランジスタ１８のソース側電圧（第１スイッチング素子１１のソース電圧Ｖs1）とが、ともに推移する。このとき、Ｐ型ＭＯＳトランジスタ１８のゲート−ソース間電圧Ｖgsは、Ｐ型ＭＯＳトランジスタ１８のオンオフ切り換わりの閾値電圧Ｖｆ付近の値である。

また、入力電圧Ｖin＜Ｖbsの場合、第１スイッチング素子１１のゲート電圧ＶGが０［Ｖ］であるので、第１スイッチング素子１１であるＰ型ＭＯＳトランジスタ３５が、常時、駆動の状態、すなわち「オン」の状態をとる。

入力電圧Ｖinの上昇に伴い、第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）のソース電圧Ｖs2が、「基準電圧Ｖbs＋閾値電圧Ｖｆ」に至ると、第２スイッチング素子１２が「オン」に切り換わる。第２スイッチング素子１２がオンすると、ミラー電流Ｉｍが流れ始め、電圧降下によって第１スイッチング素子１１のゲート電圧ＶGが上昇を開始する。

また、ミラー回路１３が作動したとき、第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）のゲート−ソース間電圧Ｖgsと、作動対１６のＰ型ＭＯＳトランジスタ１９のゲート−ソース間電圧Ｖgsとが、ともに閾値電圧Ｖｆ付近の一定値をとる。これにより、第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）のソース電圧Ｖs2が一定値に切り換わる。

図５に、スイッチング回路１（ミラー回路１３）の作動について図示する。同図に示されるように、第２スイッチング素子１２がオンすると、ミラー回路１３のＮ型ＭＯＳトランジスタ４０に電流が流れ、この電流がＮ型ＭＯＳトランジスタ４１及びＰ型ＭＯＳトランジスタ４３のラインにコピーされる。そして、Ｎ型ＭＯＳトランジスタ４１及びＰ型ＭＯＳトランジスタ４３に流れる電流がＰ型ＭＯＳトランジスタ４４のラインにコピーされ、これがミラー電流Ｉｍとして回路を流れる。

図４に戻り、第２スイッチング素子１２（Ｐ型ＭＯＳトランジスタ３６）がオンされてミラー電流Imが流れた場合、第１スイッチング素子１１は、可変抵抗として作動する。すなわち、第１スイッチング素子１１のゲート電圧ＶGは、ミラー電流が流れる電圧となるように値が自動で調整される。これにより、第１スイッチング素子１１のゲート電圧ＶGが基準電圧Ｖbsを超えた後、第１スイッチング素子１１のゲート電圧ＶGは、第１スイッチング素子１１のソース電圧Ｖs1と一定の差を保った状態で変化する。

図３に、コンパレータ１０の素子耐圧超えの説明図を図示する。高電圧電源Ｖbbと入力電圧Ｖinとの差を入力としてスイッチングする場合、入力電流をＧＮＤに引き込まないタイプとしなければならないが、入力電流を受けるトランジスタをＰ型ＭＯＳトランジスタ１９としたので、これに対応することができる。すなわち、電流を引き込まないタイプでも対応可能となる。また、本例のスイッチング回路１では、コンパレータ１０を使用するので、オンオフ切り換わりの閾値（基準電圧Ｖbs＋閾値電圧Ｖｆ）が電源電圧に依存しないようにすることができる。よって、オンオフ切り換わりの閾値が電源電圧に依存して変動せずに済む。

しかし、スイッチング回路１にコンパレータ１０を使用した場合、入力電圧Ｖinの値に関わらず、コンパレータ１０の作動対１６や、出力側のインバータ６１に耐圧以上の電圧がかかってしまう可能性がある。特に、車両の場合、高圧のバッテリ電源を用いる状況が多く、これらに耐圧以上の電圧が付与されてしまう可能性がある。

一方、本例の場合、入力電圧Ｖinの変化時、作動対１６のＰ型ＭＯＳトランジスタ１８のソース電圧とゲート電圧は、一定の差をとるように追従して変化する。このため、Ｐ型ＭＯＳトランジスタ１８のゲート−ソース間電圧Ｖgsは、入力電圧Ｖinの変化によらず、ほぼ一定（例えば、閾値電圧Ｖｆ）を保つ。従って、作動対１６のＰ型ＭＯＳトランジスタ１８のゲート−ソース間電圧Ｖgsの耐圧違反が生じ難くなる。

また、本例の場合、入力電圧Ｖin≧基準電圧Ｖbsとなるとき、第２スイッチング素子１２をオンしてミラー回路１３に電流を流すことで、第１スイッチング素子１１を可変抵抗化する。これにより、第２スイッチング素子１２のソース電圧Ｖs2の上昇が止まって一定となるので、作動対１６のＰ型ＭＯＳトランジスタ１９のゲート−ソース間電圧Ｖgsも変化しなくなる。このように、入力電圧Ｖin≧基準電圧Ｖbsとなるとき、コンパレータ１０を作動しない状態（無効化状態）に切り換わるようにしたので、作動対１６のＰ型ＭＯＳトランジスタ１９のゲート−ソース間電圧Ｖgsの耐圧違反が生じ難くなる。

さらに、入力電圧Ｖin≧基準電圧Ｖbsとなるとき、処理回路１４は、低電圧電源Ｖccを基に出力電圧ＶoutとしてＨｉ信号を出力する。よって、Ｈｉ信号出力時、処理回路１４のバッファ回路５０に高電圧が印加されることがないので、バッファ回路５０の耐圧違反に対しても対応することができる。

上記実施形態のスイッチング回路１によれば、以下のような効果を得ることができる。
（１）スイッチング回路１は、コンパレータ１０、第１スイッチング素子１１、第２スイッチング素子１２、ミラー回路１３及び処理回路１４を備える。コンパレータ１０は、入力電圧Ｖinを基準電圧Ｖbsと比較して、その比較結果を出力する。第１スイッチング素子１１は、コンパレータ１０の結線上に設けられる。第２スイッチング素子１２は、基準電圧Ｖbsが引き込まれ、コンパレータ１０の比較結果（本例は、Ｐ型ＭＯＳトランジスタ３６のソース電圧Ｖs2）と基準電圧Ｖbsとの差に応じてオンオフが切り換わる。ミラー回路１３は、入力電圧Ｖinの上昇に伴って第２スイッチング素子１２のオンオフが切り換わった場合に、入力電圧Ｖinに応じて変化するミラー電流Ｉｍを流し、そのミラー電流Ｉｍによって第１スイッチング素子１１を可変抵抗化することにより、コンパレータ１０の作動を停止させる。処理回路１４は、コンパレータ１０の駆動及び停止に基づき、Ｈｉ信号又はＬｏ信号の出力電圧Ｖoutを選択的に出力する。

本例の構成によれば、入力電圧Ｖin＜基準電圧Ｖbsのとき、コンパレータ１０が駆動の状態をとるように第１スイッチング素子１１が作動する。このとき、コンパレータ１０から出力される比較結果によって、処理回路１４からＨｉ信号及びＬｏ信号のうちの一方が出力電圧Ｖoutとして出力される。また、入力電圧Ｖin≧基準電圧Ｖbsのとき、第２スイッチング素子１２のオンオフが切り換わり、第１スイッチング素子１１が可変抵抗化される。これにより、コンパレータ１０の作動が停止され、処理回路１４から出力される出力電圧ＶoutのＨｉ／Ｌｏが切り換わる。

本例の場合、スイッチング回路１の入力電圧Ｖinの大小を比較する素子としてコンパレータ１０を使用するので、例えば入力電圧Ｖinを引き込まないことや、オンオフの切り換わり閾値（基準電圧Ｖbs＋閾値電圧Ｖｆ）が電源電圧に依存しないことなどの制約を満足することができる。また、入力電圧Ｖin≧基準電圧Ｖbsに切り換わったとき、コンパレータ１０の作動が停止されるので、コンパレータ１０の素子に過度な電圧が付与されなくなる。よって、素子耐圧の制約も満足することができる。以上により、素子耐圧も含めた種々の制約を満足することができる。

（２）コンパレータ１０は、Ｐ型ＭＯＳトランジスタ１８、１９を用いた作動対１６と、作動対１６に流れる電流を一定化するカレントミラー負荷１７とを備えた。この場合、入力電圧Ｖinをコンパレータ１０のＰ型ＭＯＳトランジスタ１８で受けることが可能となるので、入力電流をコンパレータ１０に引き込まないようにすることができる。

（３）コンパレータ１０は、Ｐ型ＭＯＳトランジスタ１８（１９）とカレントミラー負荷１７のトランジスタ（Ｎ型ＭＯＳトランジスタ２１（２２））との組を２つ備え、これら組が並列接続されている。この場合、汎用的なコンパレータ１０を使用することができる。

（４）第１スイッチング素子１１は、Ｐ型ＭＯＳトランジスタ３５であって、前述の組を並列接続する接続点３３と作動対１６の片側のＰ型ＭＯＳトランジスタ１９との間にソース−ドレイン間が接続され、ゲート端子がミラー回路１３に接続されている。この場合、コンパレータ１０の作動対１６の上流側にＰ型ＭＯＳトランジスタ３５を接続し、このＰ型ＭＯＳトランジスタ３５の作動によって、コンパレータ１０の作動の有効無効を簡便に切り換えることができる。

（５）第２スイッチング素子１２は、Ｐ型ＭＯＳトランジスタ３６である。コンパレータ１０は、入力電圧Ｖinと基準電圧Ｖbsとの比較結果を、第２スイッチング素子１２を介して処理回路１４に出力する。この場合、第２スイッチング素子１２のオンオフの切り換えによって、ミラー回路１３に電流を流すか否かを適宜切り換えることができる。

なお、本実施形態は、以下のように変更して実施することができる。本実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・コンパレータ１０は、Ｐ型ＭＯＳのトランジスタを用いたものであれば、回路構成を適宜変更してもよい。

・第１スイッチング素子１１や第２スイッチング素子１２は、Ｐ型ＭＯＳに限定されず、Ｎ型ＭＯＳとしてもよい。また、ＭＯＳトランジスタに限定されず、バイポーラ等の他のトランジスタを用いてもよい。

・第１スイッチング素子１１や第２スイッチング素子１２のオン／オフの切り換わりを、実施例のパターンに対して逆にしてもよい。なお、これは、スイッチング回路１の要素である他のトランジスタでも同様である。

・ミラー回路１３は、第１スイッチング素子１１にミラー電流Ｉｍを流すことができるものであればよい。
・処理回路１４は、利得段及び出力段を有する回路としてもよい。また、処理回路１４のバッファ回路５０を変更するなどして、処理回路１４の構成も適宜変更できる。

・スイッチング回路１の要素である種々のトランジスタは、ＭＯＳ以外の他の種類のトランジスタを用いてもよい。また、トランジスタに限定されるものでもなく、スイッチングできる素子であればよい。

・スイッチング回路１は、車両以外の他の機器や装置に使用してもよい。

１…スイッチング回路、１０…コンパレータ、１１…第１スイッチング素子、１２…第２スイッチング素子、１３…ミラー回路、１４…処理回路、１６…作動対、１７…カレントミラー負荷、１８、１９、３５、３６…Ｐ型ＭＯＳトランジスタ、２１、２２…Ｎ型ＭＯＳトランジスタ、３３…接続点、Ｖ１…入力信号、Ｖin…入力電圧、Ｖ２…基準信号、Ｖbs…基準電圧、Ｖ３…出力信号、Ｖout…出力電圧、Ｉｍ…ミラー電流。

Claims (5)

1. 入力信号を基準信号と比較して比較結果を出力するコンパレータと、
   前記コンパレータの結線上に設けられた第１スイッチング素子と、
   前記基準信号が引き込まれ、前記コンパレータの比較結果と前記基準信号との差に応じてオンオフが切り換わる第２スイッチング素子と、
   前記入力信号の上昇に伴って前記第２スイッチング素子のオンオフが切り換わった場合に、前記入力信号に応じて変化するミラー電流を流し、前記ミラー電流によって前記第１スイッチング素子を可変抵抗化することにより、前記コンパレータの作動を停止させるミラー回路と、
   前記コンパレータの駆動及び停止に基づき、Ｈｉ信号又はＬｏ信号の出力信号を選択的に出力する処理回路と
   を備えたスイッチング回路。
2. 前記コンパレータは、Ｐ型ＭＯＳトランジスタを用いた作動対と、前記作動対に流れる電流を一定化するカレントミラー負荷とを備えた
   請求項１に記載のスイッチング回路。
3. 前記コンパレータは、前記Ｐ型ＭＯＳトランジスタと前記カレントミラー負荷のトランジスタとの組を２つ備え、これら組が並列接続されている
   請求項２に記載のスイッチング回路。
4. 前記第１スイッチング素子は、Ｐ型ＭＯＳトランジスタであって、前記組を並列接続する接続点と前記作動対の片側の前記Ｐ型ＭＯＳトランジスタとの間にソース−ドレイン間が接続され、ゲート端子が前記ミラー回路に接続されている
   請求項３に記載のスイッチング回路。
5. 前記第２スイッチング素子は、Ｐ型ＭＯＳトランジスタであり、
   前記コンパレータは、前記入力信号と前記基準信号との比較結果を、前記第２スイッチング素子を介して前記処理回路に出力する
   請求項１〜４のうちいずれか一項に記載のスイッチング回路。

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