CN115864343B - 一种限流电路 - Google Patents

Abstract

本发明提供了一种限流电路，涉及功率开关的限流领域。该限流电路包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压。本发明能够降低限流电路的功耗。

Description

一种限流电路

技术领域

本发明涉及功率开关的限流领域，特别是涉及一种限流电路。

背景技术

在电源领域，由于存在输出电压端短路、功耗过大等异常状况，因此开关限流或者短路保护，是电源器件、电源芯片或者电源系统需要具备的基本功能。同时，由于AIOT以及可穿戴设备等超低功耗要求的设备不断普及，对电源芯片的静态功耗要求也越来越高。而如图1-图2所示的现有的限流电路，普遍需要电流检测电路，电流检测电路通过功率管比例镜像或者增加检流电阻的方式检测电流；然后使用运算放大器将检流信号和预设参考电压进行比较，将差值放大，然后用放大器输出信号控制功率管MOS栅源电压（VGS）或BJT的发射结电压（VEB），改变功率MOS电阻或者BJT的输出电流，从而将电流限定在预设的保护门限。由于现有限流电路需要检流电路，运算放大器，参考电压等电路，因此电路结构复杂，限流电路自耗电也较大，因此很难实现极低功耗的限流电路。

发明内容

本发明的目的是提供一种限流电路，以解决现有限流电路功耗大的问题。

为实现上述目的，本发明提供了如下方案：

一种限流电路，包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；

所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；

所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压。

可选的，所述共栅极放大器，具体包括：晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4以及晶体管Q5；

所述晶体管Q1的源极和衬底连接到一起，并连接电阻R2的一端；所述晶体管Q1的栅极和漏极短接，且所述晶体管Q1的栅极和漏极连接所述晶体管Q2的栅极以及所述晶体管Q4的漏极；

所述晶体管Q2的源极和衬底连接所述功率管电流检测电路，所述晶体管Q2的漏极连接所述晶体管Q5的漏极和所述驱动电路模块中的晶体管Q7的栅极；

参考电流连接所述晶体管Q3的栅极、所述晶体管Q3的漏极、所述晶体管Q4的栅极、所述晶体管Q5的栅极以及晶体管Q6的栅极；所述晶体管Q3的源极和衬底连接到地；所述晶体管Q3的栅极和漏极短接连接到参考电流；

所述晶体管Q4的栅极连接到所述晶体管Q3的栅极、所述晶体管Q5的栅极和所述晶体管Q6的栅极；所述晶体管Q4的源极和衬底连接到地；

所述晶体管Q5的栅极连接所述晶体管Q3的栅极和漏极，同时连接所述晶体管Q4和所述晶体管Q6的栅极；所述晶体管Q5的源极和衬底连接到地；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接到所述驱动电路模块中晶体管Q7的源极；所述晶体管Q6的源极和衬底连接到地。

可选的，所述功率管电流检测电路模块，具体包括：电阻R1、电阻R2以及检流管Qsense；

所述电阻R2的另一端分别与所述驱动电路模块以及所述电阻R1的一端相连接；

所述检流管Qsense的栅极连接功率管的栅极、所述驱动电路模块中电阻R3的一端以及晶体管Q7的漏极；所述检流管Qsense的漏极连接所述功率管的漏极以及输出电压端；所述检流管Qsense的源极和衬底连接到所述电阻R1的一端和所述晶体管Q2的源极和衬底，所述电阻R1的另一端连接到输入电压端；所述检流管Qsense与所述功率管形成比例关系。

可选的，所述驱动电路模块，具体包括：电阻R3、晶体管Q6以及晶体管Q7；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述电阻R3的一端和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地。

可选的，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9以及晶体管Q10；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述晶体管Q10的漏极和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地；

所述晶体管Q8的栅极连接所述晶体管Q3的栅极；所述晶体管Q8的源极和衬底连接到地；所述晶体管Q8的漏极连接所述晶体管Q9的栅极和漏极；

所述晶体管Q9的栅极和漏极短接，且所述晶体管Q9的栅极和漏极连接所述晶体管Q8的漏极；所述晶体管Q9的栅极连接所述晶体管Q10的栅极；所述晶体管Q9的源极和衬底连接到输入电压端；

所述晶体管Q10的栅极连接所述晶体管Q9的栅极；所述晶体管Q10的源极和衬底连接到所述输入电压端；所述晶体管Q10的漏极连接到所述功率管QP和所述检流管Qsense的栅极，且所述晶体管Q10的漏极还连接所述晶体管Q7的漏极。

可选的，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8以及晶体管Q9；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接所述晶体管Q9的漏极、所述检流管Qsense的栅极和所述功率管QP的栅极；所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；Q7的源极和衬底连接到地；所述晶体管Q7的漏极连接所述晶体管Q8的栅极和漏极；

所述晶体管Q8的栅极和漏极短接，且所述晶体管Q8的栅极和漏极连接所述晶体管Q7的漏极和所述晶体管Q9的栅极；所述晶体管Q8的源极和衬底连接到输入电压端；

所述晶体管Q9的源极和衬底连接到输入电压端；所述晶体管Q9的漏极连接所述晶体管Q6的漏极，且所述晶体管Q9的漏极连接所述功率管QP的栅极和所述检流管Qsense的栅极。

可选的，还包括：电压钳位电路Z1；

所述电压钳位电路Z1设于所述功率管QP与输入电压端之间。

可选的，所述驱动电路模块，具体包括：电阻R3以及晶体管Q6；

当所述检流管Qsense为NMOS时，所述功率管为功率管QN；

所述电阻R3的一端连接所述功率管QN的栅极、所述检流管的栅极以及所述晶体管Q6的漏极；所述电阻R3的另一端连接输入电压端；所述功率管QN的源极和衬底连接所述输出电压端；

所述晶体管Q6的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q6的源极和衬底连接到地。

可选的，所述驱动电路模块，具体包括：电荷泵以及晶体管Q6；

当所述检流管Qsense为NMOS时，所述功率管为功率管QN；

所述电荷泵的一端连接所述功率管QN的栅极、所述检流管的栅极以及所述晶体管Q6的漏极；所述电荷泵的另一端连接输入电压端；所述功率管QN的源极和衬底连接所述输出电压端；

所述晶体管Q6的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q6的源极和衬底连接到地。

可选的，还包括：电压钳位电路Z1；

所述电压钳位电路Z1的正极连接所述检流管Qsense的漏极以及输出电压端；

所述电压钳位电路Z1的负极连接所述功率管QN的栅极和所述检流管Qsense的栅极。

根据本发明提供的具体实施例，本发明公开了以下技术效果：本发明提供了一种限流电路，使用共栅极放大器作为运算放大器，以功率管（MOS管）的源极作为输入时，由于共栅极放大器的工作电流一定要流过MOS管的源极，因此共栅极放大器的输入端必然要流入电流，即共栅极放大器的参考电流，共栅极放大器的参考电流流过电阻，形成压降从而作为参考电压，因此，省掉了现有限流电路中的参考电压。因此，本发明只需要一个参考电流源，不需要参考电压，也不需要额外的运算放大器即可实现功率管的限流功能，降低了限流电路的功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有使用检流电阻实现的一种限流电路；

图2为现有使用功率管比例镜像实现的一种限流电路；

图3为本发明所提供的限流电路结构图；

图4为本发明所提供的低功耗限流电路图；

图5为本发明所提供的减小芯片面积的限流电路结构图；

图6为本发明所提供的兼顾功耗和面积的限流电路结构图；

图7为本发明所提供的实现NMOS限流的限流电路结构图；

图8为本发明所提供的NMOS栅极上拉采用电荷泵的限流电路结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种限流电路，能够降低限流电路的功耗。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例一

如图3所示，本发明提供了一种限流电路，包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压，参考电压作为功率管电流保护门限设定作用。共栅极放大器将功率管检流信号和参考电压的进行比较，把差值放大。

实施例二

如图4所示，功率管电流检测电路模块由电阻R1、检流管Qsense、参考电压电阻R2组成；共栅极放大器由晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、晶体管Q5组成；驱动电路模块由电阻R3、晶体管Q6、晶体管Q7组成。

其中，检流管Qsense和功率管QP形成比例的关系，假设比例关系为1:N。检流管Qsense栅极连接到功率管QP栅极，检流管Qsense的漏极连接到功率管QP的漏极，同时连接到输出电压端VOUT。检流管Qsense的源极和衬底连接到电阻R1的一端和晶体管Q2的源极和衬底，电阻R1的另一端连接到输入电压端VIN。检流管Qsense和功率管QP的栅极连接到一起，同时连接到电阻R3的一端和晶体管Q7的漏极，电阻R3的另一端连接到输入电压端VIN。功率管QP的源极和衬底连接到输入电压端VIN。晶体管Q1的源极和衬底连接到一起，连接到电阻R2的一端，电阻R2的另一端连接到输入电压端VIN。晶体管Q1的栅极和漏极短接，然后连接到晶体管Q2的栅极，并连接到晶体管Q4的漏极。晶体管Q2的栅极连接到晶体管Q1的栅极，源极和衬底连接到电阻R1和检流管Qsense的公共端，晶体管Q2的漏极连接到晶体管Q5的漏极和晶体管Q7的栅极。参考电流连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4、晶体管Q5和晶体管Q6的栅极。晶体管Q3的源极和衬底连接到地。晶体管Q4的漏极连接到晶体管Q1的栅极和漏极以及晶体管Q2的栅极，晶体管Q4的栅极连接到晶体管Q3、晶体管Q5和晶体管Q6的栅极，晶体管Q4的源极和衬底连接到地。晶体管Q5的栅极连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4和晶体管Q6的栅极，晶体管Q5的源极和衬底连接到地。晶体管Q6的栅极连接到晶体管Q3、晶体管Q4和晶体管Q5的栅极，晶体管Q6的漏极连接到晶体管Q7的源极，晶体管Q6的源极和衬底连接到地。晶体管Q7的栅极连接到晶体管Q2的漏极和晶体管Q5的漏极，晶体管Q7的漏极连接到电阻R3的一端和检流管Qsense的栅极，晶体管Q7的源极连接到晶体管Q6的漏极，晶体管Q7的衬底连接到地。

其工作原理为：晶体管Q3的栅极和漏极短接连接到参考电流。晶体管Q3，晶体管Q4，晶体管Q5构成电流镜，晶体管Q4作为晶体管Q1的电流镜负载，晶体管Q5作为晶体管Q2的电流镜负载。从而晶体管Q1，晶体管Q2，晶体管Q4与晶体管Q5组成简单的共栅极放大器。晶体管Q1的源极作为共栅极放大器的第一输入端，晶体管Q2的源极作为共栅极放大器的第二输入端。电阻R2连接到共栅极放大器的输入端，因此共栅极放大器的电流镜负载的电流（晶体管Q4或者晶体管Q5的电流），流过电阻R2形成压降，作为参考电压设定限流值的大小。晶体管Q2和晶体管Q5的漏极相连，作为共栅极放大器的输出端。共栅极放大器的输出端连接到栅极驱动电路，控制功率管的栅极电压，改变栅极电压从而起到改变功率管QP的电阻，起到限流的作用。

检流管Qsense的宽长比和功率管QP形成比例关系（1:N的关系），因此检流管Qsense和功率管QP之间的电流大小也满足1：N的关系。同时合理选择电阻R1的电阻值，使电阻R1阻值小于检流管Qsense的导通电阻Ron（比如电阻R1=Ron/10），因此电阻R1对检流管Qsense和功率管QP的电流比例1:N的影响可以忽略。因此检流管Qsense中流过的电流大约等于功率管QP电流的1/N，因此电阻R1上的压差代表了功率管QP电流的信息。电阻R1的另一端连接到共栅极放大器的另一输入端。

晶体管Q6，晶体管Q7和电阻R3组成功率管QP的栅极驱动电路。其中电阻R3作为上拉电阻，合理选择大电阻R3的值，上拉检流管Qsense和功率管QP的栅极。晶体管Q6和晶体管Q7起到栅极下拉的作用。合理选择晶体管Q6和晶体管Q3的镜像比例，设定晶体管Q6的饱和电流，晶体管Q6可以起到限制晶体管Q7最大下拉电流的作用，配合电阻R3的阻值，可以起到限定检流管Qsense和功率管QP的最大栅源电压的作用。晶体管Q7的栅极连接到共栅极放大器的输出端，晶体管Q7起到下拉功率管栅极电压的作用。晶体管Q1和晶体管Q2形成共栅极放大电路的输入级，晶体管Q4作为晶体管Q1的电流镜负载，晶体管Q5作为晶体管Q2的电流镜负载，晶体管Q4的电流确定了晶体管Q1和晶体管Q2的栅极电压，因此晶体管Q1、晶体管Q2、晶体管Q4和晶体管Q5组成了共栅极放大电路。晶体管Q2的漏极作为共栅极放大电路的输出端，连接到晶体管Q7的栅极。该共栅极放大电路对电阻R1的压降和电阻R2的压降的差值进行放大，控制晶体管Q7的栅极电压从而调节晶体管Q7的下拉电流，其中晶体管Q7下拉电流最大值由晶体管Q6的饱和电流决定，该下拉电流流过上拉电阻R3，产生电压降控制检流管Qsense和功率管QP栅源电压，从而控制功率管QP的电流。

其具体工作过程为：当功率管QP上的电流偏小时，检流管Qsense上的电流也等比例偏小，因此电阻R1上的压降小于电阻R2压降，使得晶体管Q2的源极电压高于晶体管Q1的源极电压，因此晶体管Q2栅源电压大于晶体管Q1栅源电压，因此晶体管Q2上拉电流大于晶体管Q5下拉电流，晶体管Q2上拉能力超过晶体管Q5的下拉能力，晶体管Q2的漏极电压上升，即晶体管Q7的栅极电压上升，晶体管Q7的下拉电流增大，下拉电流在电阻R3上产生的电压降增大，从而功率管QP和检流管Qsense的栅极电压下降，使得功率管QP的电阻下降，因此功率管QP的提供电流能力增大。当功率管QP上的电流偏大时，检流管Qsense上的电流也等比例偏大，因此电阻R1上的压降大于电阻R2压降，因此晶体管Q2的源极电压低于晶体管Q1的源极电压，因此晶体管Q2栅源电压小于晶体管Q1栅源电压，因此晶体管Q2上拉电流小于晶体管Q5，使得晶体管Q2上拉能力小于晶体管Q5的下拉能力，晶体管Q2的漏极电压下降，即晶体管Q7的栅极电压下降，晶体管Q7的下拉电流减小，下拉电流在电阻R3上产生的电压降小，从而功率管QP和检流管Qsense的栅极电压上升，使得功率管QP的电阻增大，因此功率管QP的提供电流能力减小。如果合理的选择参考电流的大小，以及晶体管Q3、晶体管Q4和晶体管Q5的比例关系，以及合理的选择电阻R1，电阻R2的大小，以及比例N，可以设定限流值的大小。同时，合理设定晶体管Q3和晶体管Q6的比例关系，以及电阻R3的大小，可以限定功率管QP的栅源电压。合理的设定参考电流大小，以及晶体管Q3、晶体管Q4、晶体管Q5和晶体管Q6的比例，可以使整个电路实现极低的功耗，甚至可以实现1uA以下的功耗。

由于为了实现低的静态功耗，电路中的参考电流选取较小，因此为了保证电阻R3上的电压降能够充分保证功率管QP导通，电阻R3必须保证阻值足够大。比如晶体管Q6饱和电流如果选取为0.5uA，为了在电阻R3上实现5V的压降，电阻R3必须>=10兆欧姆。因此电阻R3的面积较大。

实施例三

为了减小电路面积，驱动电路模块可以采用上拉电流源实现，如图5，驱动电路模块由晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9、晶体管Q10组成。

如图5所示，是一种采用上拉电流源代替图4中驱动电路模块的电阻R3，从而减小芯片面积的实现方式。其主体电路和图4相同，区别在于使用晶体管Q8，晶体管Q9和晶体管Q10组成电流源上拉电路替代图4中的电阻R3作为上拉电阻。其中晶体管Q8栅极连接到晶体管Q3栅极，晶体管Q8的源和衬底连接到地，漏极连接到晶体管Q9的栅极和漏极，晶体管Q8和晶体管Q3组成电流镜，晶体管Q8比例镜像晶体管Q3的电流。晶体管Q9的栅极和漏极短接，连接到晶体管Q8的漏极，同时栅极连接到晶体管Q10的栅极，晶体管Q9的源极和衬底连接到输入电压端VIN。晶体管Q10的栅极连到晶体管Q9的栅极，晶体管Q10的源极和衬底连接到输入电压端VIN，晶体管Q10的漏极连接到功率管QP和检流管Qsense的栅极，同时晶体管Q10的漏极还连接到晶体管Q6的漏极。晶体管Q10和晶体管Q9组成电流镜，晶体管Q10镜像晶体管Q9的电流。晶体管Q8镜像晶体管Q3的电流送给晶体管Q9，晶体管Q9和晶体管Q10形成电流镜，晶体管Q10镜像晶体管Q9的电流，作为恒流源上拉晶体管Q7的栅极。其具体工作过程和图4一样，只是晶体管Q8、晶体管Q9和晶体管Q10作为恒流源上拉，取代了电阻R3上拉。

相对于图4的解决方案，图5的解决方案增加了晶体管Q8一路电流支路，因此耗电稍大于图4解决方案，但是有效的去掉了电阻R3，减小了芯片面积。

实施例四

如图6所示，驱动电路模块由晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9组成。图6是本发明提出的一种兼顾芯片面积和功耗的限流电路结构图。其主体电路和图4类似。其中检流管Qsense和功率管QP形成比例的关系，假设比例关系为1:N。检流管Qsense栅极连接到功率管QP栅极，检流管Qsense的漏极连接到功率管QP的漏极，同时连接到输出电压端VOUT。检流管Qsense的源极和衬底连接到电阻R1的一端和晶体管Q1的源极和衬底，电阻R1的另一端连接到输入电压端VIN。检流管Qsense和功率管QP的栅极连接到一起，同时连接到晶体管Q9的漏极和晶体管Q6的漏极。功率管QP的源极和衬底连接到输入电压端VIN。晶体管Q1的源极和衬底连接到一起，连接到电阻R1和检流管Qsense的公共端。晶体管Q1的栅极和漏极短接然后连接到晶体管Q2的栅极，晶体管Q1的漏极连接到晶体管Q4的漏极。晶体管Q2的栅极连接到晶体管Q1的栅极和漏极。晶体管Q2源极和衬底连接到电阻R2的一端，电阻R2的另一端连接到输入电压端VIN。参考电流连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4、晶体管Q5和晶体管Q6的栅极。晶体管Q3的源极和衬底连接到地。晶体管Q4的漏极连接到晶体管Q1的漏极和栅极，晶体管Q4的栅极连接到晶体管Q3、晶体管Q5和晶体管Q6的栅极，晶体管Q4的源极和衬底连接到地。晶体管Q5的栅极连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4和晶体管Q6的栅极，晶体管Q5的源极和衬底连接到地，晶体管Q5的漏极连接到晶体管Q2的漏极。

晶体管Q6和晶体管Q7，晶体管Q8，晶体管Q9组成栅极驱动电路。其中晶体管Q6的栅极连接到晶体管Q3、晶体管Q4和晶体管Q5的栅极，晶体管Q6的漏极连接到晶体管Q9的漏极和检流管Qsense和功率管QP的栅极，晶体管Q6的源极和衬底连接到地。晶体管Q6镜像晶体管Q3的电流，作为恒流源起到下拉栅极的作用。晶体管Q7，晶体管Q8，晶体管Q9组成栅极上拉电路。晶体管Q7的栅极连接到晶体管Q2的漏极和晶体管Q5的漏极，晶体管Q7的源极和衬底连接到地，晶体管Q7的漏极连接到晶体管Q8的栅极和漏极。晶体管Q8的栅极和漏极短接，连接到晶体管Q7的漏极和晶体管Q9的栅极，晶体管Q8的源极和衬底连接到输入电压端VIN。晶体管Q9的源极和衬底连接到输入电压端VIN，晶体管Q9的漏极连接到晶体管Q6的漏极，同时连接到功率管QP和检流管Qsense栅极。

其主要工作过程和图4类似，晶体管Q1栅极和漏极短接，连接到晶体管Q4的漏极，同时晶体管Q1栅极连接到晶体管Q2的栅极。晶体管Q2的漏极连接到晶体管Q5的漏极，作为共源极放大电路的输出端，连接到晶体管Q7的栅极。其中晶体管Q1，晶体管Q2，晶体管Q4，晶体管Q5组成共栅极放大器。

其具体工作过程为：当功率管QP上的电流偏小时，检流管Qsense上的电流也等比例偏小，因此电阻R1上的压降小于电阻R2压降，使得晶体管Q1的源极电压高于晶体管Q2的源极电压，因此晶体管Q2栅源电压小于晶体管Q1栅源电压，因此晶体管Q2上拉电流小于晶体管Q5下拉电流（晶体管Q2上拉能力小于晶体管Q5的下拉能力），晶体管Q2的漏极电压下降，即晶体管Q7的栅极电压下降，晶体管Q7的下拉电流减小。晶体管Q7的下拉电流经过晶体管Q8和晶体管Q9的镜像，转换为晶体管Q9的上拉电流上拉功率管QP栅极，因此上拉电流减小。晶体管Q9的上拉电流小于晶体管Q6的下拉电流，从而功率管QP和检流管Qsense的栅极电压下降，使得功率管QP的电阻下降，因此功率管QP的提供电流能力增大。当功率管QP上的电流偏大时，检流管Qsense上的电流也等比例偏大，因此电阻R1上的压降大于电阻R2压降，因此晶体管Q2的源极电压大于晶体管Q1的源极电压，因此晶体管Q2栅源电压大于晶体管Q1栅源电压，因此晶体管Q2上拉电流大于晶体管Q5，使得晶体管Q2上拉能力大于晶体管Q5的下拉能力，晶体管Q2的漏极电压上升，即晶体管Q7的栅极电压上升，晶体管Q7的下拉电流增大。晶体管Q7的下拉电流经过晶体管Q8和晶体管Q9的镜像，转变为上拉电流上拉功率管QP栅极，因此上拉电流增大。晶体管Q9的上拉电流大于晶体管Q6的下拉电流，从而功率管QP和检流管Qsense的栅极电压上升，使得功率管QP的电阻增大，因此功率管QP的提供电流能力减小。如果合理的选择参考电流的大小，以及晶体管Q3、晶体管Q4和晶体管Q5的比例关系，以及合理的选择电阻R1和电阻R2的大小，以及检流管Qsense管和功率管QN比例N，可以设定限流值的大小。合理的设定参考电流大小，以及晶体管Q3、晶体管Q4、晶体管Q5和晶体管Q6的比例，可以使整个电路实现极低的功耗，甚至可以实现1uA以下的功耗。

相对于图4的解决方案，图6的解决方案去掉了电阻R3，有效减小了芯片面积，同时晶体管Q7支路在功率管QN中的电流没有达到限流值时，晶体管Q2的源极低于晶体管Q1的源极电位，因此晶体管Q2的漏极为低电位，晶体管Q7不导通，因此晶体管Q7没有耗电。所以图6的解决方案相对于图4解决方案，在去掉了电阻R3，有效的减小了芯片面积的同时，没有增加额外的功耗。

在实际应用中，在某些应用场景中为了防止功率管QP的栅源电压不超压，会选择在功率管QP栅极和输入电压端VIN之间加电压钳位电路Z1，防止功率管QP栅源电压超过耐压。通常钳位器件采用齐纳二极管，利用其反向击穿电压起到电压钳位的作用。

实施例五

图4、图5、图6所示的限流电路结构中功率管是为PMOS，本发明还可以拓展到NMOS限流（图7、图8所示）。图7是本发明拓展到检流管Qsense为NMOS限流应用的实施例。其中检流管Qsense和功率管QN形成比例的关系，假设比例关系为1:N。检流管Qsense栅极连接到功率管QN栅极，检流管Qsense的漏极连接到电阻R1的一端，电阻R1的另一端连接到功率管QN的漏极，同时连接到输入电压端VIN。检流管Qsense的源极和衬底，连接到功率管QN的源极和衬底，同时连接到输出电压端VOUT。检流管Qsense和功率管QN的栅极连接到一起，同时连接到电阻R3的一端和晶体管Q6的漏极，电阻R3的另一端连接到输入电压端VIN。晶体管Q1的源极和衬底连接到一起，连接到电阻R1和检流管Qsense的公共端。晶体管Q1的栅极和漏极短接连接到晶体管Q2的栅极，晶体管Q1的栅极和漏极连接到晶体管Q4的漏极。晶体管Q2的栅极连接到晶体管Q1的栅极和漏极，晶体管Q2源极和衬底连接到电阻R2的一端，电阻R2的另一端连接到输入电压端VIN。晶体管Q2的漏极连接到晶体管Q5的漏极和晶体管Q6的栅极。参考电流连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4和晶体管Q5的栅极。晶体管Q3的源极和衬底连接到地。晶体管Q4的漏极连接到晶体管Q1的漏极和栅极，晶体管Q4的栅极连接到晶体管Q3和晶体管Q5的栅极，晶体管Q4的源极和衬底连接到地。晶体管Q5的栅极连接到晶体管Q3的栅极和漏极，同时连接到晶体管Q4的栅极，晶体管Q5的源极和衬底连接到地，晶体管Q5的漏极连接到晶体管Q2的漏极，同时连接到晶体管Q6的栅极。其中晶体管Q6和电阻R3组成功率管QN的栅极驱动电路。电阻R3作为栅极上拉电阻。晶体管Q6的栅极连接到晶体管Q2的漏极和晶体管Q5的漏极，晶体管Q6的漏极连接到电阻R3的一端和功率管QN和检流管Qsense的栅极，电阻R3的另一端连接到输入电压端VIN，晶体管Q6的源极和衬底连接到地。

其工作原理为：检流管Qsense和功率管QN形成比例关系1:N的关系，因此检流管Qsense中流过的电流大约等于功率管QN电流的

，因此电阻R1上的压差代表了功率管QN电流的信息。晶体管Q3、晶体管Q4和晶体管Q5形成电流镜像关系。参考电流流过电阻R2形成压差，作为参考电压设定限流值的大小。电阻R3作为上拉电阻，合理选择大电阻R3的值，上拉检流管Qsense和功率管QN的栅极。晶体管Q1和晶体管Q2形成共栅极放大电路的输入级，晶体管Q4作为晶体管Q1的电流镜负载，晶体管Q5作为晶体管Q2的电流镜负载，晶体管Q4的电流确定了晶体管Q1和晶体管Q2的栅极电压，因此晶体管Q1、晶体管Q2、晶体管Q4和晶体管Q5组成了共栅极放大电路。晶体管Q2的漏极和晶体管Q5的漏极作为共源极放大电路的输出端，连接到晶体管Q6的栅极。该共栅极放大电路对电阻R1的压降和电阻R2的压降的差值进行放大，控制晶体管Q6的栅极电压从而调节晶体管Q6的下拉电流，该下拉电流流过上拉电阻R3，产生电压降控制检流管Qsense和功率管QN栅源电压，从而控制功率管QN的电流。

其具体工作过程为：当功率管QN上的电流偏小时，检流管Qsense上的电流也等比例偏小，因此电阻R1上的压降小于电阻R2压降，使得晶体管Q1的源极电压高于晶体管Q2的源极电压，因此晶体管Q2栅源电压小于晶体管Q1栅源电压，因此晶体管Q2上拉电流小于晶体管Q5的下拉电流，晶体管Q2上拉能力小于晶体管Q5的下拉能力，晶体管Q2的漏极电压下降，即晶体管Q6的栅极电压下降，晶体管Q6的下拉电流减小，下拉电流在电阻R3上产生的电压降减小，从而功率管QN和检流管Qsense的栅极电压升高，使得功率管QN的电阻下降，因此功率管QN的提供电流能力增大。当功率管QN上的电流偏大时，检流管Qsense上的电流也等比例偏大，因此电阻R1上的压降大于电阻R2压降，因此晶体管Q1的源极电压低于晶体管Q2的源极电压，因此晶体管Q2栅源电压大于晶体管Q1栅源电压，因此晶体管Q2上拉电流大于晶体管Q5，使得晶体管Q2上拉能力大于晶体管Q5的下拉能力，晶体管Q2的漏极电压上升，即晶体管Q6的栅极电压上升，晶体管Q6的下拉电流增大，下拉电流在电阻R3上产生的电压增大，从而功率管QN和检流管Qsense的栅极电压下降，使得功率管QN的电阻增大，因此功率管QN的提供电流能力减小。

在实际应用中，在某些应用场景中为了防止功率管QN的栅源电压不超压，会选择在功率管QN栅极和输出电压端VOUT之间加电压钳位电路Z1，防止功率管QN栅源电压超过耐压。通常钳位器件采用齐纳二极管，利用其反向击穿电压起到电压钳位的作用。

实施例六

在使用NMOS作为功率管时，功率NMOS的栅极上拉，可以使用电荷泵的方式，替代电阻上拉。如图8所示，使用电荷泵替代电阻R3上拉NMOS栅极。电荷泵可以产生高于输入电压端VIN的电压，控制功率管QN和检流管Qsense的栅极。

本发明以PMOS的源极作为输入；以源极作为输入时，由于放大器的工作电流一定要流过PMOS的源极，因此共栅极放大器的输入电压端的必然要流入电流，即共栅极放大器的参考电流；而一般的运算放大器，输入电压端是栅极，因此不需要流入电流，同时一般的运算放大器通常是2级放大器，共栅极放大器只是一级放大器，增益相对一般相对较低，但是结构简单；同时共栅极放大器的参考电流流过电阻，形成压降从而作为参考电压。因此省掉了参考电压，本发明只需要一个参考电流源，不需要参考电压，也不需要额外的运算放大器即可实现功率MOS的限流功能。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种限流电路，其特征在于，包括：功率管、功率管电流检测电路模块、驱动电路模块、共栅极放大器以及电阻；

所述功率管的一端与所述功率管电流检测电路模块的一端相连接，所述功率管的另一端与所述驱动电路模块的一端相连接；所述功率管电流检测电路模块用于检测所述功率管中的电流；所述驱动电路用于根据所述共栅极放大器的放大结果，驱动所述功率管的栅极，调整所述功率管的导通电阻；

所述共栅极放大器分别与所述功率管电流检测电路模块的另一端以及所述驱动电路模块的另一端相连接；所述共栅极放大器的参考电流流过所述电阻，形成压降作为参考电压；

所述共栅极放大器，具体包括：晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4以及晶体管Q5；所述晶体管Q1的源极和衬底连接到一起，并连接电阻R2的一端；所述晶体管Q1的栅极和漏极短接，且所述晶体管Q1的栅极和漏极连接所述晶体管Q2的栅极以及所述晶体管Q4的漏极；所述晶体管Q2的源极和衬底连接所述功率管电流检测电路，所述晶体管Q2的漏极连接所述晶体管Q5的漏极和所述驱动电路模块中的晶体管Q7的栅极；参考电流连接所述晶体管Q3的栅极、所述晶体管Q3的漏极、所述晶体管Q4的栅极、所述晶体管Q5的栅极以及晶体管Q6的栅极；所述晶体管Q3的源极和衬底连接到地；所述晶体管Q3的栅极和漏极短接连接到参考电流；所述晶体管Q4的栅极连接到所述晶体管Q3的栅极、所述晶体管Q5的栅极和所述晶体管Q6的栅极；所述晶体管Q4的源极和衬底连接到地；所述晶体管Q5的栅极连接所述晶体管Q3的栅极和漏极，同时连接所述晶体管Q4和所述晶体管Q6的栅极；所述晶体管Q5的源极和衬底连接到地；所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接到所述驱动电路模块中晶体管Q7的源极；所述晶体管Q6的源极和衬底连接到地；

所述功率管电流检测电路模块，具体包括：电阻R1、电阻R2以及检流管Qsense；所述电阻R2的另一端分别与所述驱动电路模块以及所述电阻R1的一端相连接；所述检流管Qsense的栅极连接功率管的栅极、所述驱动电路模块中电阻R3的一端以及晶体管Q7的漏极；所述检流管Qsense的漏极连接所述功率管的漏极以及输出电压端；所述检流管Qsense的源极和衬底连接到所述电阻R1的一端和所述晶体管Q2的源极和衬底，所述电阻R1的另一端连接到输入电压端；所述检流管Qsense与所述功率管形成比例关系。

2.根据权利要求1所述的限流电路，其特征在于，所述驱动电路模块，具体包括：电阻R3、晶体管Q6以及晶体管Q7；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述电阻R3的一端和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地。

3.根据权利要求1所述的限流电路，其特征在于，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8、晶体管Q9以及晶体管Q10；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极，所述晶体管Q6的漏极连接所述晶体管Q7的源极，所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q7的漏极连接所述晶体管Q10的漏极和所述检流管Qsense的栅极；所述晶体管Q7的源极连接所述晶体管Q6的漏极；所述晶体管Q7的衬底连接到地；

所述晶体管Q8的栅极连接所述晶体管Q3的栅极；所述晶体管Q8的源极和衬底连接到地；所述晶体管Q8的漏极连接所述晶体管Q9的栅极和漏极；

所述晶体管Q9的栅极和漏极短接，且所述晶体管Q9的栅极和漏极连接所述晶体管Q8的漏极；所述晶体管Q9的栅极连接所述晶体管Q10的栅极；所述晶体管Q9的源极和衬底连接到输入电压端；

所述晶体管Q10的栅极连接所述晶体管Q9的栅极；所述晶体管Q10的源极和衬底连接到所述输入电压端；所述晶体管Q10的漏极连接到所述功率管QP和所述检流管Qsense的栅极，且所述晶体管Q10的漏极还连接所述晶体管Q7的漏极。

4.根据权利要求1所述的限流电路，其特征在于，所述驱动电路模块，具体包括：晶体管Q6、晶体管Q7、晶体管Q8以及晶体管Q9；

当所述检流管Qsense为PMOS时，所述功率管为功率管QP；

所述晶体管Q6的栅极连接所述晶体管Q3的栅极、所述晶体管Q4的栅极和所述晶体管Q5的栅极；所述晶体管Q6的漏极连接所述晶体管Q9的漏极、所述检流管Qsense的栅极和所述功率管QP的栅极；所述晶体管Q6的源极和衬底连接到地；

所述晶体管Q7的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；Q7的源极和衬底连接到地；所述晶体管Q7的漏极连接所述晶体管Q8的栅极和漏极；

所述晶体管Q8的栅极和漏极短接，且所述晶体管Q8的栅极和漏极连接所述晶体管Q7的漏极和所述晶体管Q9的栅极；所述晶体管Q8的源极和衬底连接到输入电压端；

所述晶体管Q9的源极和衬底连接到输入电压端；所述晶体管Q9的漏极连接所述晶体管Q6的漏极，且所述晶体管Q9的漏极连接所述功率管QP的栅极和所述检流管Qsense的栅极。

5.根据权利要求3或4任一项所述的限流电路，其特征在于，还包括：电压钳位电路Z1；

所述电压钳位电路Z1设于所述功率管QP与输入电压端之间。

6.根据权利要求1所述的限流电路，其特征在于，所述驱动电路模块，具体包括：电阻R3以及晶体管Q6；

当所述检流管Qsense为NMOS时，所述功率管为功率管QN；

所述电阻R3的一端连接所述功率管QN的栅极、所述检流管的栅极以及所述晶体管Q6的漏极；所述电阻R3的另一端连接输入电压端；所述功率管QN的源极和衬底连接所述输出电压端；

所述晶体管Q6的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q6的源极和衬底连接到地。

7.根据权利要求1所述的限流电路，其特征在于，所述驱动电路模块，具体包括：电荷泵以及晶体管Q6；

当所述检流管Qsense为NMOS时，所述功率管为功率管QN；

所述电荷泵的一端连接所述功率管QN的栅极、所述检流管的栅极以及所述晶体管Q6的漏极；所述电荷泵的另一端连接输入电压端；所述功率管QN的源极和衬底连接所述输出电压端；

所述晶体管Q6的栅极连接所述晶体管Q2的漏极和所述晶体管Q5的漏极；所述晶体管Q6的源极和衬底连接到地。

8.根据权利要求6或7所述的限流电路，其特征在于，还包括：电压钳位电路Z1；

所述电压钳位电路Z1的正极连接所述检流管Qsense的漏极以及输出电压端；

所述电压钳位电路Z1的负极连接所述功率管QN的栅极和所述检流管Qsense的栅极。

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