CN117353668A - 摆率增强电路、芯片及电子设备 - Google Patents

Abstract

本公开的实施例提供一种摆率增强电路、芯片及电子设备，属于集成电路技术领域。所述摆率增强电路包括：开关控制电路、钳位电路、开关电路与防悬空电路。开关控制电路通过第一输入信号与第二输入信号之间的差值，得到控制开关电路的控制电压，并经由第一节点将控制电压提供至开关电路；钳位电路经由第一节点钳位控制电压；开关电路利用控制电压，为目标运放提供输出电流信号；防悬空电路防止控制电压处于悬空状态。

Description

摆率增强电路、芯片及电子设备

技术领域

本公开的实施例涉及集成电路技术领域，具体地涉及一种摆率增强电路、芯片及电子设备。

背景技术

当运算放大器(简称运放)输入大差分信号时，运放的摆率由运放的尾电流大小以及运放负载电容大小决定。在运放负载电容不变的情况下，若是需要增加运放的摆率，一般通过加入摆率增强电路来增加运放的尾电流大小。但是传统的摆率增强电路，无法控制电流增幅。

现有技术中，为了实现目标运放摆率增幅可控，在传统的摆率增强电路中加入负反馈电路，检测电流增幅，进而控制外加电流大小，但是反馈电路结构复杂，对于电路板面积有严格要求的芯片来说并不适用。

发明内容

本公开的实施例的目的是提供一种摆率增强电路、芯片及电子设备，利用MOS晶体管的通断与控制该MOS晶体管的栅端的钳位电路，实现了在不加入负反馈电路的情况下，目标运放的尾电流增幅可控，以及电路结构简单。

为了实现上述目的，本公开实施例的第一方面，提供了一种摆率增强电路，包括：开关控制电路、钳位电路、开关电路与防悬空电路。其中，所述开关控制电路被配置为通过第一输入信号与第二输入信号之间的差值，得到控制所述开关电路的控制电压，并经由第一节点将所述控制电压提供至所述开关电路；所述钳位电路被配置为经由所述第一节点钳位所述控制电压；所述开关电路被配置为利用所述控制电压，为目标运放提供输出电流信号；所述防悬空电路被配置为防止所述控制电压处于悬空状态。

在本公开的一些实施例中，所述开关控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管与第一电流源。其中，所述第一晶体管的控制极耦接所述第一晶体管的第二极、所述第二晶体管的控制极与所述第三晶体管的第二极，所述第一晶体管的第一极耦接第一电压端；所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点；所述第三晶体管的控制极耦接第三电压端，所述第三晶体管的第一极耦接所述第四晶体管的第一极与所述第一电流源的第一端；所述第四晶体管的控制极耦接第四电压端，所述第四晶体管的第二极耦接所述第一节点；所述第一电流源的第二端耦接第二电压端。

在本公开的一些实施例中，所述钳位电路包括：第一电阻器和第五晶体管。其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第五晶体管的第一极；所述第五晶体管的控制极耦接所述第五晶体管的第二极与所述第一节点。

在本公开的一些实施例中，所述开关电路包括：第六晶体管。其中，所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接第一电压端，所述第六晶体管的第二极耦接所述输出电流信号的输出端。

在本公开的一些实施例中，所述防悬空电路包括：第二电流源。其中，所述第二电流源的第一端耦接第一电压端，所述第二电流源的第二端耦接所述第一节点。

在本公开的一些实施例中，所述第三晶体管的宽长比大于所述第四晶体管的宽长比，所述第一晶体管的宽长比等于所述第二晶体管的宽长比。

在本公开的一些实施例中，当所述差值小于或等于失调电压时，所述第六晶体管被关闭。

在本公开的一些实施例中，当所述差值大于失调电压时，所述第六晶体管被开启。

根据本公开的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的摆率增强电路。

根据本公开的第三方面，提供了一种电子设备。该电子设备包括根据本公开的第二方面所述的芯片。

本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：

图1是根据本公开的实施例的摆率增强电路的示意性框图；

图2是根据本公开的实施例的摆率增强电路的一种示例性电路图；

图3是根据本公开的实施例的摆率增强电路的另一种示例性电路图。

附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出根据本公开的实施例的一种摆率增强电路100的示意性框图。该摆率增强电路100可包括：开关控制电路110、钳位电路120、开关电路140与防悬空电路130。

其中，开关控制电路110可耦接钳位电路120、开关电路140、防悬空电路130、第一电压端V1、第二电压端V2、第三电压端V3与第四电压端V4。钳位电路120可耦接开关控制电路110、开关电路140、防悬空电路130与第一电压端V1。开关电路140可耦接开关控制电路110、钳位电路120、防悬空电路130、第一电压端V1与输出电流信号的输出端Iout。防悬空电路130可耦接开关控制电路110、钳位电路120、开关电路140与第一电压端V1。

其中，所述开关控制电路110被配置为通过第一输入信号与第二输入信号之间的差值，得到控制所述开关电路140的控制电压Va，并经由第一节点N1将所述控制电压Va提供至所述开关电路140。所述钳位电路120被配置为经由所述第一节点钳位N1所述控制电压Va。所述开关电路140被配置为利用所述控制电压Va，为目标运放提供输出电流信号Iout。所述防悬空电路130被配置为防止所述控制电压Va处于悬空状态。

本公开实施例中的摆率增强电路100是带有失调的运放，所述摆率增强电路100与目标运放共用两个信号输入端，而对于作为运放的摆率增强电路100来说，输入大差分信号分为两种，即VIP大于VIN以及VIN大于VIP两种情况。

图2所示的摆率增强电路100的示例性电路图为输入差分信号VIN大于VIP的图示，即第四电压端V4输入的第一输入信号VIN大于第三电压端V3输入的第二输入信号VIP。如图2所示，所述开关控制电路110可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4与第一电流源I1。所述第一晶体管M1的控制极耦接所述第一晶体管M1的第二极、所述第二晶体管M2的控制极与所述第三晶体管M3的第二极，所述第一晶体管M1的第一极耦接第一电压端V1。所述第二晶体管M2的第一极耦接所述第一电压端V1，所述第二晶体管M2的第二极耦接所述第一节点N1。所述第三晶体管M3的控制极耦接第三电压端V3，所述第三晶体管M3的第一极耦接所述第四晶体管M4的第一极与所述第一电流源I1的第一端。所述第四晶体管M4的控制极耦接第四电压端V4，所述第四晶体管M4的第二极耦接所述第一节点N1。所述第一电流源I1的第二端耦接第二电压端V2。所述钳位电路120可包括：第一电阻器R1和第五晶体管M5。其中，所述第一电阻器R1的第一端耦接第一电压端V1，所述第一电阻器R1的第二端耦接所述第五晶体管M5的第一极。所述第五晶体管M5的控制极耦接所述第五晶体管M5的第二极与所述第一节点N1。所述开关电路140可包括：第六晶体管M6。其中，所述第六晶体管M6的控制极耦接所述第一节点N1，所述第六晶体管M6的第一极耦接第一电压端V1，所述第六晶体管M6的第二极耦接所述输出电流信号Iout的输出端。所述防悬空电路130可包括：第二电流源I2。其中，所述第二电流源I2的第一端耦接第一电压端V1，所述第二电流源I2的第二端耦接所述第一节点N1。

在图2的示例中，从第一电压端V1输入高电压信号VDD，第二电压端V2接地，第三电压端V3输入第二输入信号VIP，第四电压端V4输入第一输入信号VIN。第一晶体管M1、第二晶体管M2、第五晶体管M5与第六晶体管M6均为PMOS晶体管。第三晶体管M3与第四晶体管M4均为NMOS晶体管。

图3所示的摆率增强电路100的示例性电路图为输入差分信号VIP大于VIN的图示，即第三电压端V3输入的第一输入信号VIP大于第四电压端V4输入的第二输入信号VIN，与图2所示的摆率增强电路100的示例性电路图为对偶结构。如图3所示，所述开关控制电路110可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4与第一电流源I1。所述第一晶体管M1的控制极耦接所述第一晶体管M1的第二极、所述第二晶体管M2的控制极与所述第三晶体管M3的第二极，所述第一晶体管M1的第一极耦接第一电压端V1。所述第二晶体管M2的第一极耦接所述第一电压端V1，所述第二晶体管M2的第二极耦接所述第一节点N1。所述第三晶体管M3的控制极耦接第三电压端V3，所述第三晶体管M3的第一极耦接所述第四晶体管M4的第一极与所述第一电流源I1的第一端。所述第四晶体管M4的控制极耦接第四电压端V4，所述第四晶体管M4的第二极耦接所述第一节点N1。所述第一电流源I1的第二端耦接第二电压端V2。所述钳位电路120可包括：第一电阻器R1和第五晶体管M5。其中，所述第一电阻器R1的第一端耦接第一电压端V1，所述第一电阻器R1的第二端耦接所述第五晶体管M5的第一极。所述第五晶体管M5的控制极耦接所述第五晶体管M5的第二极与所述第一节点N1。所述开关电路140可包括：第六晶体管M6。其中，所述第六晶体管M6的控制极耦接所述第一节点N1，所述第六晶体管M6的第一极耦接第一电压端V1，所述第六晶体管M6的第二极耦接所述输出电流信号Iout的输出端。所述防悬空电路130可包括：第二电流源I2。其中，所述第二电流源I2的第一端耦接第一电压端V1，所述第二电流源I2的第二端耦接所述第一节点N1。

在图3的示例中，从第一电压端V1接地，第二电压端V2输入高电压信号VDD，第三电压端V3输入第一输入信号VIP，第四电压端V4输入第二输入信号VIN。第一晶体管M1、第二晶体管M2、第五晶体管M5与第六晶体管M6均为NMOS晶体管。第三晶体管M3与第四晶体管M4均为PMOS晶体管。

下面结合图2的示例来说明根据本公开的实施例的摆率增强电路100的工作过程。

在本公开实施例中，所述第三晶体管M3的宽长比大于所述第四晶体管M4的宽长比，所述第一晶体管M1的宽长比等于所述第二晶体管M2的宽长比。由于本公开实施例中的摆率增强电路100为带有失调的运放，且定义失调电压为Vos。当第一输入信号与第二输入信号之间的差值小于或等于失调电压，即VIN-VIP≤Vos时，由于第三晶体管M3的宽长比大于所述第四晶体管M4的宽长比，流过第三晶体管M3的电流大于流过第四晶体管M4的电流。另外，由于第一晶体管M1的宽长比等于第二晶体管M2的宽长比，则流过第二晶体管M2的电流等于流过第一晶体管M1的电流，因此第二晶体管M2的上拉电流大于第四晶体管M4的下拉电流，第一节点N1的控制电压Va被拉到高电压信号VDD，第六晶体管M6被关闭，此时摆率增强电路100并不为目标运放提供输出电流信号Iout。

当第一输入信号与第二输入信号之间的差值大于失调电压时，即VIN-VIP>Vos时，流过第四晶体管M4的电流大于流过第三晶体管M3的电流，由于第二晶体管M2一比一复制流过第一晶体管M1的电流，因此第二晶体管M2的上拉电流小于第四晶体管M4的下拉电流，第一节点N1的控制电压Va被下拉，第六晶体管M6被开启，从而摆率增强电路100为目标运放提供输出电流信号Iout。另外，第六晶体管M6与目标运放的尾电流源并联，使得尾电流变大，由于目标运放的摆率由运放的尾电流大小与运放的负载电容大小决定，此时目标运放的尾电流变大，则目标运放的摆率变大。

当目标运放正常工作时，VIN-VIP≤Vos，则第六晶体管M6关闭，摆率增强电路100的静态电流小；当VIN-VIP>Vos，则第六晶体管M6开启，从而目标运放的尾电流变大，增加目标运放的摆率，解决了功耗要求严格且希望目标运放大摆率之间相互矛盾的难题。

另外，当第六晶体管M6开启时，第六晶体管M6的栅端电压，即控制电压Va被第五晶体管M5钳位。当第一输入信号与第二输入信号之间的差值远大于失调电压Vos时，第一电流源I1的电流全部从第四晶体管M4流出，第一晶体管M1、第二晶体管M2与第三晶体管M3的电流均为0，根据基尔霍夫定律，第一电流源I1的电流全部从第五晶体管M5流出，若不考虑第一电阻器R1，第五晶体管M5的栅源电压等于第六晶体管M6的栅源电压，第五晶体管M5与第六晶体管M6构成电流镜，第六晶体管M6根据第六晶体管M6与第五晶体管M5的尺寸比成比例的复制第一电流源I1的电流，即第六晶体管M6流出的电流是固定的，实现了辅助增加目标运放尾电流大小可控的目标，根据第一电流源I1的大小以及第六晶体管M6与第五晶体管M5的尺寸比例可以设计实现目标运放的任意摆率增幅，钳位电路120代替传统结构的负反馈电路，结构简单。

另外，为了避免控制电压Va处于悬空状态，即当第一输入信号VIN与第二输入信号VIP均接近于0V时，第三晶体管M3与第四晶体管M4被关闭，此时控制电压Va处于悬空状态。由于第二电流源I2的存在，此时控制电压Va被第二电流源I2上拉到高电压信号VDD，保证了第六晶体管M6被关闭。

下面结合图3的示例来说明根据本公开的实施例的摆率增强电路100的工作过程。

同样的，所述第三晶体管M3的宽长比大于所述第四晶体管M4的宽长比，所述第一晶体管M1的宽长比等于所述第二晶体管M2的宽长比。当VIP-VIN≤Vos时，由于第三晶体管M3的宽长比大于所述第四晶体管M4的宽长比，流过第三晶体管M3的电流大于流过第四晶体管M4的电流。另外，由于第一晶体管M1的宽长比等于第二晶体管M2的宽长比，则流过第二晶体管M2的电流等于流过第一晶体管M1的电流，因此第二晶体管M2的下拉电流大于第四晶体管M4的上拉电流，第一节点N1的控制电压Va被拉到接地低电压信号V1，第六晶体管M6被关闭，此时摆率增强电路100并不为目标运放提供输出电流信号Iout。

当第一输入信号与第二输入信号之间的差值大于失调电压时，即VIP-VIN>Vos时，流过第四晶体管M4的电流大于流过第三晶体管M3的电流，由于第二晶体管M2一比一复制流过第一晶体管M1的电流，因此第二晶体管M2的下拉电流小于第四晶体管M4的上拉电流，第一节点N1的控制电压Va被上拉，第六晶体管M6被开启，从而摆率增强电路100为目标运放提供输出电流信号Iout。另外，第六晶体管M6与目标运放的尾电流源并联，使得尾电流变大，由于目标运放的摆率由运放的尾电流大小与运放的负载电容大小决定，此时目标运放的尾电流变大，则目标运放的摆率变大。

当目标运放正常工作时，VIP-VIN≤Vos，则第六晶体管M6关闭，摆率增强电路100的静态电流小；当VIP-VIN>Vos，则第六晶体管M6开启，从而目标运放的尾电流变大，增加目标运放的摆率，解决了功耗要求严格且希望目标运放大摆率之间相互矛盾的难题。

另外，当第六晶体管M6开启时，第六晶体管M6的栅端电压，即控制电压Va被第五晶体管M5钳位。当第一输入信号VIP与第二输入信号VIN之间的差值远大于失调电压Vos时，第一电流源I1的电流全部流入第四晶体管M4，第一晶体管M1、第二晶体管M2与第三晶体管M3的电流均为0，根据基尔霍夫定律，第一电流源I1的电流全部流入第五晶体管M5，若不考虑第一电阻器R1，第五晶体管M5的栅源电压等于第六晶体管M6的栅源电压，第五晶体管M5与第六晶体管M6构成电流镜，第六晶体管M6根据第六晶体管M6与第五晶体管M5的尺寸比成比例的复制第一电流源I1的电流，即第六晶体管M6流出的电流是固定的，实现了辅助增加目标运放尾电流大小可控的目标，根据第一电流源I1的大小以及第六晶体管M6与第五晶体管M5的尺寸比例可以设计实现目标运放的任意摆率增幅，钳位电路120代替传统结构的负反馈电路，结构简单。

另外，为了避免控制电压Va处于悬空状态，即当第一输入信号VIP与第二输入信号VIN接近于VDD时，第三晶体管M3与第四晶体管M4被关闭，此时控制电压Va处于悬空状态。由于第二电流源I2的存在，此时控制电压Va被第二电流源I2上拉到低电压信号V1，保证了第六晶体管M6被关闭。

另外，考虑静态功耗的问题，图2与图3中的第一电流源I1不能太大，如果此时需要较大的摆率增幅，就需要第六晶体管M6与第五晶体管M5之间存在一个较大的尺寸比例，导致电路面积过大。因此，可通过第一电阻器R1减小第六晶体管M6与第五晶体管M5之间的尺寸比例，节省版图面积。当电流流过第一电阻器R1时，会在第一电阻器R1上产生压降，使第五晶体管M5的栅源电压小于第六晶体管M6的栅源电压，若是第六晶体管M6与第五晶体管M5之间存在相同的尺寸比例，第六晶体管M6对第一电流源I1的电流放大倍数更大。其中，第二电流源I2的输出电流小于第一电流源I1的输出电流，且在正常工作时，第二电流源I2的输出电流不会影响摆率增强电路100的正常功能。

本公开的实施例的摆率增强电路，在不增加负反馈电路的情况下，实现了目标运放的任意摆率增幅，且电路结构简单，节省了版图面积。

本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的摆率增强电路。该芯片例如可用于信号链芯片中。

本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是工业器械、医疗器械、电信设备、笔记本电脑等。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种摆率增强电路，其特征在于，包括：开关控制电路、钳位电路、开关电路与防悬空电路，

其中，所述开关控制电路被配置为通过第一输入信号与第二输入信号之间的差值，得到控制所述开关电路的控制电压，并经由第一节点将所述控制电压提供至所述开关电路；

所述钳位电路被配置为经由所述第一节点钳位所述控制电压；

所述开关电路被配置为利用所述控制电压，为目标运放提供输出电流信号；

所述防悬空电路被配置为防止所述控制电压处于悬空状态。

2.根据权利要求1所述的摆率增强电路，其特征在于，所述开关控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管与第一电流源，

其中，所述第一晶体管的控制极耦接所述第一晶体管的第二极、所述第二晶体管的控制极与所述第三晶体管的第二极，所述第一晶体管的第一极耦接第一电压端；

所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述第一节点；

所述第三晶体管的控制极耦接第三电压端，所述第三晶体管的第一极耦接所述第四晶体管的第一极与所述第一电流源的第一端；

所述第四晶体管的控制极耦接第四电压端，所述第四晶体管的第二极耦接所述第一节点；

所述第一电流源的第二端耦接第二电压端。

3.根据权利要求1所述的摆率增强电路，其特征在于，所述钳位电路包括：第一电阻器和第五晶体管，

其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第五晶体管的第一极；

所述第五晶体管的控制极耦接所述第五晶体管的第二极与所述第一节点。

4.根据权利要求1所述的摆率增强电路，其特征在于，所述开关电路包括：第六晶体管，

其中，所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接第一电压端，所述第六晶体管的第二极耦接所述输出电流信号的输出端。

5.根据权利要求1所述的摆率增强电路，其特征在于，所述防悬空电路包括：第二电流源，

其中，所述第二电流源的第一端耦接第一电压端，所述第二电流源的第二端耦接所述第一节点。

6.根据权利要求2所述的摆率增强电路，其特征在于，所述第三晶体管的宽长比大于所述第四晶体管的宽长比，所述第一晶体管的宽长比等于所述第二晶体管的宽长比。

7.根据权利要求4所述的摆率增强电路，其特征在于，当所述差值小于或等于失调电压时，所述第六晶体管被关闭。

8.根据权利要求4所述的摆率增强电路，其特征在于，当所述差值大于失调电压时，所述第六晶体管被开启。

9.一种芯片，其特征在于，包括根据权利要求1-8任一项所述的摆率增强电路。

10.一种电子设备，其特征在于，包括根据权利要求9所述的芯片。