CN116015262A - 漏电补偿电路、芯片及电子设备 - Google Patents

Abstract

本公开的实施例提供一种漏电补偿电路、芯片及电子设备，属于集成电路技术领域。所述漏电补偿电路包括：输出级电路、第一采样电路、运算放大器电路、以及第二采样电路，运算放大器电路包括相互耦接的运算放大器输出级电路与运算放大器第一级电路。第一采样电路对输出级电路的漏电流进行采样，得到第一采样电流，并经由第一节点将第一采样电流提供至运算放大器输出级电路；第二采样电路对运算放大器输出级电路的电流进行采样，得到第二采样电流，并经由第二节点将第二采样电流提供至输出级电路，以补偿输出级电路的漏电流；运算放大器第一级电路将所述第一节点与所述第二节点的电压进行钳位。

Description

漏电补偿电路、芯片及电子设备

技术领域

本公开的实施例涉及集成电路技术领域，具体地涉及一种漏电补偿电路、芯片及电子设备。

背景技术

由于MOS晶体管的源漏与衬底之间存在PN结，即使处于截止状态也存在漏电流。尤其是对于高驱动和高压的输出级，因为MOS晶体管的尺寸较大，所以漏电流也较大。漏电流从输出端口流出，会产生过多的泄漏电流。

目前对于泄露电流的处理方式，一般是从工艺上进行优化，但是根本上还是没有解决漏电流的问题。

发明内容

本公开的实施例的目的是提供一种漏电补偿电路、芯片及电子设备，对输出级的漏电流进行采样，并将采样得到的电流输入回输出级，从而补偿了输出级中的泄露电流。

为了实现上述目的，根据本公开的第一方面，提供了一种漏电补偿电路，包括：输出级电路、第一采样电路、运算放大器电路、以及第二采样电路，其中，所述运算放大器电路包括相互耦接的运算放大器输出级电路与运算放大器第一级电路。其中，所述第一采样电路被配置为对所述输出级电路的漏电流进行采样，得到第一采样电流，并经由第一节点将所述第一采样电流提供至所述运算放大器输出级电路；所述第二采样电路被配置为对所述运算放大器输出级电路的电流进行采样，得到第二采样电流，并经由第二节点将所述第二采样电流提供至所述输出级电路，以补偿所述输出级电路的漏电流；所述运算放大器第一级电路被配置为将所述第一节点与所述第二节点的电压进行钳位。

在本公开的一些实施例中，所述运算放大器第一级电路的同相输入端耦接所述第二节点，所述运算放大器第一级电路的反向输入端耦接所述第一节点。

在本公开的一些实施例中，所述运算放大器输出级电路包括：第五晶体管和第六晶体管，所述第五晶体管的控制极耦接所述运算放大器第一级电路的第一输出端，所述第五晶体管的第一极耦接第五电压端，所述第五晶体管的第二极耦接所述第一节点；所述第六晶体管的控制极耦接所述运算放大器第一级电路的第二输出端，所述第六晶体管的第一极耦接第二电压端，所述第六晶体管的第二极耦接所述第一节点。

在本公开的一些实施例中，所述第二采样电路包括：第七晶体管和第八晶体管，其中，所述第七晶体管的控制极耦接所述运算放大器第一级电路的第一输出端，所述第七晶体管的第一极耦接第五电压端，所述第七晶体管的第二极耦接所述第二节点，所述第七晶体管的宽长比是所述第五晶体管的宽长比的固定倍数；所述第八晶体管的控制极耦接所述运算放大器第一级电路的第二输出端，所述第八晶体管的第一极耦接所述第二电压端，所述第八晶体管的第二极耦接所述第二节点，所述第八晶体管的宽长比是所述第六晶体管的宽长比的固定倍数。

在本公开的一些实施例中，所述运算放大器输出级电路还包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，所述第九晶体管的控制极耦接第六电压端，所述第九晶体管的第一极耦接所述第七晶体管的第二极，所述第九晶体管的第二极耦接所述第二节点；所述第十晶体管的控制极耦接所述第六电压端，所述第十晶体管的第一极耦接所述第五晶体管的第二极，所述第十晶体管的第二极耦接所述第一节点；所述第十一晶体管的控制极耦接第七电压端，所述第十一晶体管的第一极耦接所述第八晶体管的第二极，所述第十一晶体管的第二极耦接所述第二节点；所述第十二晶体管的控制极耦接所述第七电压端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一节点。

在本公开的一些实施例中，所述输出级电路包括：第一晶体管和第二晶体管，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；所述第二晶体管的控制极耦接第四电压端，所述第二晶体管的第一极耦接第二电压端，所述第二晶体管的第二极耦接所述第二节点；所述第一采样电路包括：第三晶体管和第四晶体管，所述第三晶体管的控制极耦接所述第三电压端，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；所述第四晶体管的控制极耦接所述第四电压端，所述第四晶体管的第一极耦接所述第二电压端，所述第四晶体管的第二极耦接所述第一节点，其中，所述第一晶体管的宽长比是所述第三晶体管的宽长比的固定倍数，所述第二晶体管的宽长比是所述第四晶体管的宽长比的所述固定倍数。

在本公开的一些实施例中，所述输出级电路包括：第一晶体管和第一电阻器，所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；所述第一电阻器的第一端耦接所述第二节点，所述第一电阻器的第二端耦接第二电压端；所述第一采样电路包括：第三晶体管和第二电阻器，所述第三晶体管的控制极耦接所述第三电压端，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；所述第二电阻器的第一端耦接所述第一节点，所述第二电阻器的第二端耦接所述第二电压端，其中，所述第一晶体管的宽长比是所述第三晶体管的宽长比的固定倍数，所述第二电阻器的阻值是所述第一电阻器的阻值的所述固定倍数。

在本公开的一些实施例中，所述输出级电路包括：第二晶体管和第三电阻器，所述第二晶体管的控制极耦接第四电压端，所述第二晶体管的第一极耦接第二电压端，所述第二晶体管的第二极耦接所述第二节点；所述第三电阻器的第一端耦接所述第二节点，所述第三电阻器的第二端耦接第一电压端；所述第一采样电路包括：第四晶体管和第四电阻器，所述第四晶体管的控制极耦接所述第四电压端，所述第四晶体管的第一极耦接所述第二电压端，所述第四晶体管的第二极耦接所述第一节点；所述第四电阻器的第一端耦接所述第一节点，所述第四电阻器的第二端耦接所述第一电压端，其中，所述第二晶体管的宽长比是所述第四晶体管的宽长比的固定倍数，所述第四电阻器的阻值是所述第三电阻器的阻值的所述固定倍数。

根据本公开的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的漏电补偿电路。

根据本公开的第三方面，提供了一种电子设备。该电子设备包括根据本公开的第二方面所述的芯片。

本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：

图1是根据本公开的实施例的漏电补偿电路的示意性框图；

图2是根据本公开的实施例的漏电补偿电路的一种示例性电路图；

图3是根据本公开的实施例的漏电补偿电路的另一种示例性电路图；

图4是根据本公开的实施例的漏电补偿电路的又一种示例性电路图；

图5是根据本公开的实施例的漏电补偿电路中运算放大器输出级电路的一种示例性电路图。

附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出一种漏电补偿电路100的示意性框图。该漏电补偿电路100可包括：输出级电路110、第一采样电路120、运算放大器电路130、以及第二采样电路140。其中，运算放大器电路130包括相互耦接的运算放大器输出级电路132与运算放大器第一级电路131。

其中，输出级电路110可耦接第一采样电路120、运算放大器第一级电路131、第一电压端V1、第二电压端V2以及输出端口Vout。第一采样电路120可耦接输出级电路110、运算放大器输出级电路132、运算放大器第一级电路131、第一电压端V1、第二电压端V2、第三电压端V3与第四电压端V4。运算放大器第一级电路131可耦接运算放大器输出级电路132、第一采样电路120、输出级电路110、第二采样电路140。运算放大器输出级电路132可耦接运算放大器第一级电路131、第一采样电路120、第二采样电路140、第五电压端V5与第二电压端V2。第二采样电路140可耦接运算放大器输出级电路132、运算放大器第一级电路131、输出级电路110、第五电压端V5与第二电压端V2。

其中，所述第一采样电路120被配置为对所述输出级电路110的漏电流进行采样，得到第一采样电流，并经由第一节点N1将所述第一采样电流提供至所述运算放大器输出级电路132。所述第二采样电路140被配置为对所述运算放大器输出级电路132的电流进行采样，得到第二采样电流，并经由第二节点N2将所述第二采样电流提供至所述输出级电路110，以补偿所述输出级电路110的漏电流。所述运算放大器第一级电路131被配置为将所述第一节点N1与所述第二节点N2的电压进行钳位。

本公开实施例中的输出级电路110为高阻态输出级电路。其中，常规的输出级电路可包括单个PMOS晶体管；单个NMOS晶体管；或者1个PMOS晶体管与1个NMOS晶体管上下堆叠而成。

下面分别以输出级电路110为CMOS输出级、PMOS输出级、NMOS输出级为例进行说明。

图2示出了图1所示的漏电补偿电路100的输出级电路110为CMOS输出级的一种示例性电路图。如图2所示，所述输出级电路110可包括：第一晶体管M1和第二晶体管M2。所述第一晶体管M1的控制极耦接第三电压端V3，所述第一晶体管M1的第一极耦接第一电压端V1，所述第一晶体管M1的第二极耦接所述第二节点N2。所述第二晶体管M2的控制极耦接第四电压端V4，所述第二晶体管M2的第一极耦接第二电压端V2，所述第二晶体管M2的第二极耦接所述第二节点N2。对应的，所述第一采样电路120可包括：第三晶体管M3和第四晶体管M4。所述第三晶体管M3的控制极耦接所述第三电压端V3，所述第三晶体管M3的第一极耦接所述第一电压端V1，所述第三晶体管M3的第二极耦接所述第一节点N1。所述第四晶体管M4的控制极耦接所述第四电压端V4，所述第四晶体管M4的第一极耦接所述第二电压端V2，所述第四晶体管M4的第二极耦接所述第一节点N1。其中，所述第一晶体管M1的宽长比是所述第三晶体管M3的宽长比的固定倍数n，所述第二晶体管M2的宽长比是所述第四晶体管M4的宽长比的所述固定倍数n。同时，所述运算放大器第一级电路131的同相输入端耦接所述第二节点N2，所述运算放大器第一级电路131的反向输入端耦接所述第一节点N1。运算放大器输出级电路132可包括：第五晶体管M5和第六晶体管M6。所述第五晶体管M5的控制极耦接所述运算放大器第一级电路131的第一输出端O1，所述第五晶体管M5的第一极耦接第五电压端V5，所述第五晶体管M5的第二极耦接所述第一节点N1。所述第六晶体管M6的控制极耦接所述运算放大器第一级电路131的第二输出端O2，所述第六晶体管M6的第一极耦接第二电压端V2，所述第六晶体管M6的第二极耦接所述第一节点N1。第二采样电路140可包括：第七晶体管M7和第八晶体管M8。其中，所述第七晶体管M7的控制极耦接所述运算放大器第一级电路131的第一输出端O1，所述第七晶体管M7的第一极耦接第五电压端V5，所述第七晶体管M7的第二极耦接所述第二节点N2，所述第七晶体管M7的宽长比是所述第五晶体管M5的宽长比的固定倍数n。所述第八晶体管M8的控制极耦接所述运算放大器第一级电路131的第二输出端O2，所述第八晶体管M8的第一极耦接所述第二电压端V2，所述第八晶体管M8的第二极耦接所述第二节点N2，所述第八晶体管M8的宽长比是所述第六晶体管M6的宽长比的固定倍数n。

图3示出了图1所示的漏电补偿电路100的输出级电路110为PMOS输出级的一种示例性电路图。如图3所示，所述输出级电路110可包括：第一晶体管M1和第一电阻器R1。所述第一晶体管M1的控制极耦接第三电压端V3，所述第一晶体管M1的第一极耦接第一电压端V1，所述第一晶体管M1的第二极耦接所述第二节点N2。所述第一电阻器R1的第一端耦接所述第二节点N2，所述第一电阻器R1的第二端耦接第二电压端V2。对应的，所述第一采样电路120可包括：第三晶体管M3和第二电阻器R2。所述第三晶体管M3的控制极耦接所述第三电压端V3，所述第三晶体管M3的第一极耦接所述第一电压端V1，所述第三晶体管M3的第二极耦接所述第一节点N1。所述第二电阻器R2的第一端耦接所述第一节点N1，所述第二电阻器R2的第二端耦接所述第二电压端V2。其中，所述第一晶体管M1的宽长比是所述第三晶体管M3的宽长比的固定倍数n，所述第二电阻器R2的阻值是所述第一电阻器R1的阻值的所述固定倍数n。另外，如图3所示，对于所述运算放大器第一级电路131、运算放大器输出级电路132以及第二采样电路140的连接关系与图2所示的电路图中相同，在这里不再赘述。

图4示出了图1所示的漏电补偿电路100的输出级电路110为NMOS输出级的一种示例性电路图。如图4所示，所述输出级电路110可包括：第二晶体管M2和第三电阻器R3。所述第二晶体管M2的控制极耦接第四电压端V4，所述第二晶体管M2的第一极耦接第二电压端V2，所述第二晶体管M2的第二极耦接所述第二节点N2。所述第三电阻器R3的第一端耦接所述第二节点N2，所述第三电阻器R3的第二端耦接第一电压端V1。对应的，所述第一采样电路120可包括：第四晶体管M4和第四电阻器R4。所述第四晶体管M4的控制极耦接所述第四电压端V4，所述第四晶体管M4的第一极耦接所述第二电压端V2，所述第四晶体管M4的第二极耦接所述第一节点N1。所述第四电阻器R4的第一端耦接所述第一节点N1，所述第四电阻器R4的第二端耦接所述第一电压端V1。其中，所述第二晶体管M2的宽长比是所述第四晶体管M4的宽长比的固定倍数n，所述第四电阻器R4的阻值是所述第三电阻器R3的阻值的所述固定倍数n。另外，如图4所示，对于所述运算放大器第一级电路131、运算放大器输出级电路132以及第二采样电路140的连接关系与图2所示的电路图中相同，在这里不再赘述。

另外，由于运算放大器第一级电路131的同相输入端与反向输入端之间存在电压偏差值，为了隔离该电压偏差值，以图2所示的漏电补偿电路100的输出级电路110为CMOS输出级为例，如图5所示，所述运算放大器输出级电路132还可包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。所述第九晶体管M9的控制极耦接第六电压端V6，所述第九晶体管M9的第一极耦接所述第七晶体管M7的第二极，所述第九晶体管M9的第二极耦接所述第二节点N2。所述第十晶体管M10的控制极耦接所述第六电压端V6，所述第十晶体管M10的第一极耦接所述第五晶体管M5的第二极，所述第十晶体管M10的第二极耦接所述第一节点N1。所述第十一晶体管M11的控制极耦接第七电压端V7，所述第十一晶体管M11的第一极耦接所述第八晶体管M8的第二极，所述第十一晶体管M11的第二极耦接所述第二节点N2。所述第十二晶体管M12的控制极耦接所述第七电压端V7，所述第十二晶体管M12的第一极耦接所述第六晶体管M6的第二极，所述第十二晶体管M12的第二极耦接所述第一节点N1。

在图1至图5的示例中，从第一电压端V1输入高电压信号VDD，第二电压端V2接地，第三电压端V3输入的电压满足第三晶体管M3的栅源电压小于阈值电压，第四电压端V4输入的电压小于第四晶体管M4的阈值电压，第五电压端V5输入高电压信号，第六电压端V6和第七电压端V7输入为偏置电压，该偏置电压需要让第九晶体管M9至第十二晶体管M12以及第五晶体管M5至第八晶体管M8处于正常的工作状态，也就说，不仅要满足第九晶体管M9至第十二晶体管M12的栅源电压大于阈值电压，也要让第五晶体管M5至第八晶体管M8处于饱和区。其中，第一晶体管M1、第三晶体管M3、第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10均为PMOS晶体管。第二晶体管M2、第四晶体管M4、第六晶体管M6、第八晶体管M8、第十一晶体管M11和第十二晶体管M12均为NMOS晶体管。本领域技术人员应理解，基于上述发明构思对图2至图5所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图2至图5所示的示例不同的设置。

下面结合图2的示例来说明根据本公开的实施例的漏电补偿电路100的工作过程。

当输出级电路110处于高阻态时，第一晶体管M1和第二晶体管M2都处于截止状态，假设第一晶体管M1的漏电流为Ip，第二晶体管M2的漏电流为In，在无补偿电路时存在Ip-In的泄漏电流。首先第三晶体管M3和第四晶体管M4分别对第一晶体管M1和第二晶体管M2的漏电流进行采样，为节约面积，第三晶体管M3和第四晶体管M4的宽长比相对于第一晶体管M1和第二晶体管M2可减小n倍，即所述第一晶体管M1的宽长比是所述第三晶体管M3的宽长比的固定倍数n，所述第二晶体管M2的宽长比是所述第四晶体管M4的宽长比的所述固定倍数n。通过单位增益负反馈放大器钳位，第三晶体管M3、第四晶体管M4的漏端电压与第一晶体管M1、第二晶体管M2的漏端电压相等。因此，第三晶体管M3和第四晶体管M4的漏电流是Ip/n和In/n。将第三晶体管M3和第四晶体管M4的漏电流之差，即第一采样电流(Ip-In)/n通过第一节点N1提供至所述运算放大器输出级电路132，再通过第七晶体管M7和第八晶体管M8对运算放大器输出级电路132中的第五晶体管M5、第六晶体管M6的电流进行采样，第七晶体管M7、第八晶体管M8的尺寸是第五晶体管M5、第六晶体管M6的n倍，即所述第七晶体管M7的宽长比是所述第五晶体管M5的宽长比的固定倍数n，第八晶体管M8的宽长比是所述第六晶体管M6的宽长比的固定倍数n。因此第七晶体管M7和第八晶体管M8的电流之差为第二采样电流Ip-In，将该第二采样电流经由第二节点N2提供至所述输出级电路110，即第七晶体管M7和第八晶体管M8的漏端与输出级电路110的输出端口相连，输出级电路110中的第一晶体管M1和第二晶体管M2的漏电流之差Ip-In全部流入第一晶体管M1和第二晶体管M2的漏端，实现了没有电流流出输出端口Vout，因此经过补偿后泄漏电流Leakage为0。

同理，结合图3的示例来说明根据本公开的实施例的漏电补偿电路100的工作过程。

当输出级电路110处于高阻态时，第一晶体管M1处于截止状态，假设第一晶体管M1的漏电流为Ip，第一电阻器R1的漏电流为Ires，在无补偿电路时存在Ip-Ires的泄漏电流。首先第三晶体管M3和第二电阻器R2分别对第一晶体管M1和第一电阻器R1的漏电流进行采样，为节约面积，所述第一晶体管M1的宽长比是所述第三晶体管M3的宽长比的固定倍数n，第二电阻器R2的阻值是所述第一电阻器R1的阻值的所述固定倍数n。通过单位增益负反馈放大器钳位，第三晶体管M3的漏端电压、第二电阻器R2的电压与第一晶体管M1的漏端电压、第一电阻器R1的电压对应相等。因此，第三晶体管M3和第二电阻器R2的漏电流是Ip/n和Ires/n。将第三晶体管M3和第二电阻器R2的漏电流之差，即第一采样电流(Ip-Ires)/n通过第一节点N1提供至所述运算放大器输出级电路132，再通过第七晶体管M7和第八晶体管M8对运算放大器输出级电路132中的第五晶体管M5、第六晶体管M6的电流进行采样，第七晶体管M7、第八晶体管M8的尺寸是第五晶体管M5、第六晶体管M6的n倍，即所述第七晶体管M7的宽长比是所述第五晶体管M5的宽长比的固定倍数n，第八晶体管M8的宽长比是所述第六晶体管M6的宽长比的固定倍数n。因此第七晶体管M7和第八晶体管M8的电流之差为第二采样电流Ip-Ires，将该第二采样电流经由第二节点N2提供至所述输出级电路110，即第七晶体管M7和第八晶体管M8的漏端与输出级电路110的输出端口相连，输出级电路110中的第一晶体管M1和第一电阻器R1的漏电流之差Ip-Ires全部流入第一晶体管M1的漏端和第一电阻器R1，实现了没有电流流出输出端口Vout，因此经过补偿后泄漏电流Leakage为0。

同理，结合图4的示例来说明根据本公开的实施例的漏电补偿电路100的工作过程。

当输出级电路110处于高阻态时，第二晶体管M2处于截止状态，假设第二晶体管M2的漏电流为In，第三电阻器R3的漏电流为Ires，在无补偿电路时存在Ires-In的泄漏电流。首先第四晶体管M4和第四电阻器R4分别对第二晶体管M2和第三电阻器R3的漏电流进行采样，为节约面积，所述第二晶体管M2的宽长比是所述第四晶体管M4的宽长比的固定倍数n，所述第四电阻器R4的阻值是所述第三电阻器R3的阻值的所述固定倍数n。通过单位增益负反馈放大器钳位，第四晶体管M4的漏端电压、第四电阻器R4的电压与第二晶体管M2的漏端电压、第三电阻器R3的电压对应相等。因此，第四晶体管M4和第四电阻器R4的漏电流是In/n和Ires/n。将第三晶体管M3和第二电阻器R2的漏电流之差，即第一采样电流(Ires-In)/n通过第一节点N1提供至所述运算放大器输出级电路132，再通过第七晶体管M7和第八晶体管M8对运算放大器输出级电路132中的第五晶体管M5、第六晶体管M6的电流进行采样，第七晶体管M7、第八晶体管M8的尺寸是第五晶体管M5、第六晶体管M6的n倍，即所述第七晶体管M7的宽长比是所述第五晶体管M5的宽长比的固定倍数n，第八晶体管M8的宽长比是所述第六晶体管M6的宽长比的固定倍数n。因此第七晶体管M7和第八晶体管M8的电流之差为第二采样电流Ires-In，将该第二采样电流经由第二节点N2提供至所述输出级电路110，即第七晶体管M7和第八晶体管M8的漏端与输出级电路110的输出端口相连，输出级电路110中的第二晶体管M2和第三电阻器R3的漏电流之差Ires-In全部流入第二晶体管M2的漏端和第三电阻器R3，实现了没有电流流出输出端口Vout，因此经过补偿后泄漏电流Leakage为0。

综上所述，根据本公开的实施例的漏电补偿电路补偿了高阻态输出级中的泄露电流，高阻态输出级不再向输出端口泄露电流。

本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的漏电补偿电路。该芯片例如是低压差线性稳压器芯片等需要补偿漏电流的芯片。

本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是需要补偿漏电流的电子设备等。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本公开的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本公开的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种漏电补偿电路，其特征在于，包括：输出级电路、第一采样电路、运算放大器电路、以及第二采样电路，其中，所述运算放大器电路包括相互耦接的运算放大器输出级电路与运算放大器第一级电路，

其中，所述第一采样电路被配置为对所述输出级电路的漏电流进行采样，得到第一采样电流，并经由第一节点将所述第一采样电流提供至所述运算放大器输出级电路；

所述第二采样电路被配置为对所述运算放大器输出级电路的电流进行采样，得到第二采样电流，并经由第二节点将所述第二采样电流提供至所述输出级电路，以补偿所述输出级电路的漏电流；

所述运算放大器第一级电路被配置为将所述第一节点与所述第二节点的电压进行钳位。

2.根据权利要求1所述的漏电补偿电路，其特征在于，所述运算放大器第一级电路的同相输入端耦接所述第二节点，所述运算放大器第一级电路的反向输入端耦接所述第一节点。

3.根据权利要求2所述的漏电补偿电路，其特征在于，所述运算放大器输出级电路包括：第五晶体管和第六晶体管，

所述第五晶体管的控制极耦接所述运算放大器第一级电路的第一输出端，所述第五晶体管的第一极耦接第五电压端，所述第五晶体管的第二极耦接所述第一节点；

所述第六晶体管的控制极耦接所述运算放大器第一级电路的第二输出端，所述第六晶体管的第一极耦接第二电压端，所述第六晶体管的第二极耦接所述第一节点。

4.根据权利要求3所述的漏电补偿电路，其特征在于，所述第二采样电路包括：第七晶体管和第八晶体管，

其中，所述第七晶体管的控制极耦接所述运算放大器第一级电路的第一输出端，所述第七晶体管的第一极耦接第五电压端，所述第七晶体管的第二极耦接所述第二节点，所述第七晶体管的宽长比是所述第五晶体管的宽长比的固定倍数；

所述第八晶体管的控制极耦接所述运算放大器第一级电路的第二输出端，所述第八晶体管的第一极耦接所述第二电压端，所述第八晶体管的第二极耦接所述第二节点，所述第八晶体管的宽长比是所述第六晶体管的宽长比的固定倍数。

5.根据权利要求4所述的漏电补偿电路，其特征在于，所述运算放大器输出级电路还包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，

所述第九晶体管的控制极耦接第六电压端，所述第九晶体管的第一极耦接所述第七晶体管的第二极，所述第九晶体管的第二极耦接所述第二节点；

所述第十晶体管的控制极耦接所述第六电压端，所述第十晶体管的第一极耦接所述第五晶体管的第二极，所述第十晶体管的第二极耦接所述第一节点；

所述第十一晶体管的控制极耦接第七电压端，所述第十一晶体管的第一极耦接所述第八晶体管的第二极，所述第十一晶体管的第二极耦接所述第二节点；

所述第十二晶体管的控制极耦接所述第七电压端，所述第十二晶体管的第一极耦接所述第六晶体管的第二极，所述第十二晶体管的第二极耦接所述第一节点。

6.根据权利要求1-5任一项所述的漏电补偿电路，其特征在于，所述输出级电路包括：第一晶体管和第二晶体管，

所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；

所述第二晶体管的控制极耦接第四电压端，所述第二晶体管的第一极耦接第二电压端，所述第二晶体管的第二极耦接所述第二节点；

所述第一采样电路包括：第三晶体管和第四晶体管，

所述第三晶体管的控制极耦接所述第三电压端，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；

所述第四晶体管的控制极耦接所述第四电压端，所述第四晶体管的第一极耦接所述第二电压端，所述第四晶体管的第二极耦接所述第一节点，

其中，所述第一晶体管的宽长比是所述第三晶体管的宽长比的固定倍数，所述第二晶体管的宽长比是所述第四晶体管的宽长比的所述固定倍数。

7.根据权利要求1-5任一项所述的漏电补偿电路，其特征在于，所述输出级电路包括：第一晶体管和第一电阻器，

所述第一晶体管的控制极耦接第三电压端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述第二节点；

所述第一电阻器的第一端耦接所述第二节点，所述第一电阻器的第二端耦接第二电压端；

所述第一采样电路包括：第三晶体管和第二电阻器，

所述第三晶体管的控制极耦接所述第三电压端，所述第三晶体管的第一极耦接所述第一电压端，所述第三晶体管的第二极耦接所述第一节点；

所述第二电阻器的第一端耦接所述第一节点，所述第二电阻器的第二端耦接所述第二电压端，

其中，所述第一晶体管的宽长比是所述第三晶体管的宽长比的固定倍数，所述第二电阻器的阻值是所述第一电阻器的阻值的所述固定倍数。

8.根据权利要求1-5任一项所述的漏电补偿电路，其特征在于，所述输出级电路包括：第二晶体管和第三电阻器，

所述第二晶体管的控制极耦接第四电压端，所述第二晶体管的第一极耦接第二电压端，所述第二晶体管的第二极耦接所述第二节点；

所述第三电阻器的第一端耦接所述第二节点，所述第三电阻器的第二端耦接第一电压端；

所述第一采样电路包括：第四晶体管和第四电阻器，

所述第四晶体管的控制极耦接所述第四电压端，所述第四晶体管的第一极耦接所述第二电压端，所述第四晶体管的第二极耦接所述第一节点；

所述第四电阻器的第一端耦接所述第一节点，所述第四电阻器的第二端耦接所述第一电压端，

其中，所述第二晶体管的宽长比是所述第四晶体管的宽长比的固定倍数，所述第四电阻器的阻值是所述第三电阻器的阻值的所述固定倍数。

9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的漏电补偿电路。

10.一种电子设备，其特征在于，包括根据权利要求9所述的芯片。

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