CN116243750A - 稳压器电路、芯片及电子设备 - Google Patents

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CN116243750A CN202211724031.2A CN202211724031A CN116243750A CN 116243750 A CN116243750 A CN 116243750A CN 202211724031 A CN202211724031 A CN 202211724031A CN 116243750 A CN116243750 A CN 116243750A
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于翔
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Abstract

本公开的实施例提供一种稳压器电路、芯片及电子设备，属于集成电路技术领域。所述稳压器电路包括：偏置电路以及稳压主体电路。其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。

Description

稳压器电路、芯片及电子设备
技术领域
本公开的实施例涉及集成电路技术领域，具体地涉及一种稳压器电路、芯片及电子设备。
背景技术
在宽输入电源电压的芯片设计中，内部通常会有一个稳压器电路(regulator)产生Vref电压，用来给电路的其他低压模块供电。但是由于在宽输入电源电压电路中，高压时稳压器电路消耗的电流将远大于低压时的稳压器电路消耗的电流，极易造成静态电流的浪费。
发明内容
本公开的实施例的目的是提供一种稳压器电路、芯片及电子设备，将偏置电流利用起来，从输出端输出静态电流，向负载电路提供该静态电流，实现节省静态电流的目的。
为了实现上述目的，根据本公开的第一方面，提供一种稳压器电路，包括：偏置电路以及稳压主体电路。其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。
在本公开的一些实施例中，所述偏置电路包括：第一电阻器、第二电阻器、第三晶体管、第四晶体管和第五晶体管，其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第二节点；所述第二电阻器的第一端耦接所述第二节点，所述第二电阻器的第二端耦接所述第四晶体管的第一极；所述第三晶体管的控制极耦接所述第三晶体管的第一极与所述第三节点，所述第三晶体管的第二极耦接第二电压端；所述第四晶体管的控制极耦接所述第四晶体管的第二极与所述第三节点；所述第五晶体管的控制极耦接所述第四晶体管的控制极，所述第五晶体管的第一极耦接所述第二节点，所述第五晶体管的第二极耦接所述第一节点。
在本公开的一些实施例中，所述稳压主体电路包括：第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电阻器，其中，所述第一晶体管的控制极耦接所述第一晶体管的第一极，所述第一晶体管的第二极耦接第二电压端；所述第二晶体管的控制极耦接所述第一晶体管的控制极，所述第二晶体管的第一极耦接所述第六晶体管的第二极，所述第二晶体管的第二极耦接所述第二电压端；所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第一极耦接所述第十一晶体管的第一极；所述第七晶体管的控制极耦接所述第二节点，所述第七晶体管的第一极耦接所述第十晶体管的控制极，所述第七晶体管的第二极耦接所述第三电阻器的第一端；所述第八晶体管的控制极耦接所述第三节点，所述第八晶体管的第一极耦接所述第三电阻器的第一端，所述第八晶体管的第二极耦接所述第一节点以及所述输出端；所述第九晶体管的控制极耦接所述第三节点，所述第九晶体管的第一极耦接所述第一晶体管的第一极，所述第九晶体管的第二极耦接所述第一节点以及所述输出端；所述第十晶体管的第一极耦接所述第一节点以及所述输出端，所述第十晶体管的第二极耦接第一电压端；所述第十一晶体管的控制极耦接所述第十一晶体管的第一极，所述第十一晶体管的第二极耦接所述第一电压端；所述第十二晶体管的控制极耦接所述第十一晶体管的控制极，所述第十二晶体管的第一极耦接所述第十晶体管的控制极，所述第十二晶体管的第二极耦接所述第一电压端；所述第三电阻器的第二端耦接所述第二电压端。
在本公开的一些实施例中，所述第四晶体管的宽长比大于所述第五晶体管的宽长比。
在本公开的一些实施例中，当所述第一电压端输入电压为低电压时，向所述输出端提供的所述静态电流小于所述第四晶体管上的电流。
在本公开的一些实施例中，当所述第一电压端输入电压为高电压时，向所述输出端提供的所述静态电流大于所述第四晶体管上的电流。
在本公开的一些实施例中，所述第三晶体管为NMOS晶体管，所述第四晶体管与所述第五晶体管均为PMOS晶体管。
在本公开的一些实施例中，所述第一晶体管、第二晶体管、第六晶体管和第七晶体管均为NMOS晶体管，所述第八晶体管至第十二晶体管均为PMOS晶体管。
根据本公开的实施例的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的稳压器电路。
根据本公开的第三方面，提供了一种电子设备。该电子设备包括根据本公开的第二方面所述的芯片。
本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
图1是一种稳压器电路的示例性电路图；
图2是根据本公开的实施例提供的一种稳压器电路的示意性框图；
图3是根据本公开的实施例提供的一种稳压器电路的示例性电路图。
附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
图1示出一种稳压器电路100的示例性电路图。在图1的示例中，该稳压器电路100输出的电压Vref可通过下述公式(1)得到：
Vref＝Vgs2+Vgs4 公式(1)
其中，Vgs2与Vgs4分别是晶体管Mn2与晶体管Mn4的栅源电压。另外，在图1的示例中，流过电阻器R1的电流可通过下述公式(2)得到：
Figure BDA0004030616370000051
其中，Vgs3为晶体管Mp3的栅源电压。
由上述公式(2)可知，当电源电压VDD发生较大变化时，流过电阻器R1的电流也将发生较大变化。因此在宽输入电源电压电路中，当电源电压VDD为高电压时稳压器电路消耗的电流将远大于电源电压VDD为低电压时稳压器电路消耗的电流，造成了静态电流的浪费。
本公开的实施例提供了一种稳压器电路。该稳压器电路将偏置电流利用起来，从输出端输出静态电流，向负载电路提供该静态电流，实现节省静态电流的目的。图2示出了根据本公开的实施例的稳压器电路200的示意性框图。如图2所示，稳压器电路200可包括：偏置电路210以及稳压主体电路220。
偏置电路210可耦接稳压主体电路220、第一电压端V1、第二电压端V2和输出端Vref。偏置电路210被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点N1向输出端Vref提供所述静态电流，以及分别经由第二节点N2与第三节点N3向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压。
稳压主体电路220可耦接偏置电路210、第一电压端V1、第二电压端V2和输出端Vref。稳压主体电路220被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端Vref提供所述驱动电流。
根据本公开的实施例的稳压器电路，将偏置电路产生的静态电流提供至输出端以提供给负载电路，从而使得该稳压器电路在高压和低压输入时消耗的电流差别不大，节省了静态电流。
图3示出了根据本公开的实施例的稳压器电路200的示例性电路图。如图3所示，偏置电路210可包括：第一电阻器R1、第二电阻器R2、第三晶体管M3、第四晶体管M4和第五晶体管M5。其中，所述第一电阻器R1的第一端耦接第一电压端V1，所述第一电阻器R1的第二端耦接所述第二节点N2。所述第二电阻器R2的第一端耦接所述第二节点N2，所述第二电阻器R2的第二端耦接所述第四晶体管M4的第一极。所述第三晶体管M3的控制极耦接所述第三晶体管M3的第一极与所述第三节点N3，所述第三晶体管M3的第二极耦接第二电压端V2。所述第四晶体管M4的控制极耦接所述第四晶体管M4的第二极与所述第三节点N3。所述第五晶体管M5的控制极耦接所述第四晶体管M4的控制极，所述第五晶体管M5的第一极耦接所述第二节点N2，所述第五晶体管M5的第二极耦接所述第一节点N1。
稳压主体电路220可包括：第一晶体管M1、第二晶体管M2、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第三电阻器R3。其中，所述第一晶体管M1的控制极耦接所述第一晶体管M1的第一极，所述第一晶体管M1的第二极耦接第二电压端V2。所述第二晶体管M2的控制极耦接所述第一晶体管M1的控制极，所述第二晶体管M2的第一极耦接所述第六晶体管M6的第二极，所述第二晶体管M2的第二极耦接所述第二电压端V2。所述第六晶体管M6的控制极耦接所述第二节点N2，所述第六晶体管M6的第一极耦接所述第十一晶体管M11的第一极。所述第七晶体管M7的控制极耦接所述第二节点N2，所述第七晶体管M7的第一极耦接所述第十晶体管M10的控制极，所述第七晶体管M7的第二极耦接所述第三电阻器R3的第一端。所述第八晶体管M8的控制极耦接所述第三节点N3，所述第八晶体管M8的第一极耦接所述第三电阻器R3的第一端，所述第八晶体管M8的第二极耦接所述第一节点以及所述输出端Vref。所述第九晶体管M9的控制极耦接所述第三节点N3，所述第九晶体管M9的第一极耦接所述第一晶体管M1的第一极，所述第九晶体管M9的第二极耦接所述第一节点N1以及所述输出端Vref。所述第十晶体管M10的第一极耦接所述第一节点N1以及所述输出端Vref，所述第十晶体管M10的第二极耦接第一电压端V1。所述第十一晶体管M11的控制极耦接所述第十一晶体管M11的第一极，所述第十一晶体管M11的第二极耦接所述第一电压端V1。所述第十二晶体管M12的控制极耦接所述第十一晶体管M11的控制极，所述第十二晶体管M12的第一极耦接所述第十晶体管M10的控制极，所述第十二晶体管M12的第二极耦接所述第一电压端V1。所述第三电阻器R3的第二端耦接所述第二电压端V2。
在图3的示例中，从第一电压端V1输入电源电压VDD，第二电压端V2接地。输出端Vref向负载电路输出驱动电流以及偏置电流。所述第一晶体管M1至第三晶体管M3、第六晶体管M6和第七晶体管M7均为NMOS晶体管，所述第四晶体管M4、所述第五晶体管M5、第八晶体管M8至第十二晶体管M12均为PMOS晶体管。另外，所述第四晶体管M4的宽长比大于所述第五晶体管M5的宽长比。
在图3的示例中，第六晶体管M6和第七晶体管M7通过第二节点M2可以从偏置电路210接收到第一偏置电压，从而被第一偏置电压驱动，另外二者属于高压晶体管，可以当电源电压VDD为高电压时，第六晶体管M6和第七晶体管M7可以过滤掉高电压对下部分电路的影响。另外，第八晶体管M8和第九晶体管M9通过第三节点N3可从偏置电路210接收到第二偏置电压，从而被第二偏置电压驱动，而且二者组成电流镜电路。另外，第十晶体管M10作为输出管，在上述偏置电压的作用下，产生驱动电流，从而为与输出端Vref耦接的负载电路提供所述驱动电流。
在本公开的实施例提供的稳压器电路中，其输出端Vref提供的输出电压与图1的示例中相同，为两个栅源电压之和，在图3中为第八晶体管M8与第三晶体管M3的栅源电压之和，而本公开的实施例的稳压器电路相比于图1的示例，在第一电压端V1输入的电源电压VDD的范围较大时，其所消耗的静态电流差别不大。
其中，流过第三电阻器R3的电流(即流过第七晶体管M7和第八晶体管M8的电流之和)，如下公式(3)所示：
Figure BDA0004030616370000091
其中，Vgs3、Vgs5、Vgs7分别为第三晶体管M3、第五晶体管M5和第七晶体管M7的栅源电压。因此，可认为流过第三电阻器R3的电流IR3与电源电压VDD无关，其可近似为栅源电压与第三电阻器的阻值之比。也就是说，当电源电压VDD为高电压与低电压时，对于流过第三电阻器R3的电流IR3差别不大。
另外，由于第八晶体管M8和第九晶体管M9组成了电流镜电路，流过第九晶体管M9的电流与流过第八晶体管M8的电流成一定比例，因此也可认为流过第九晶体管M9的电流及流过第八晶体管M8的电流与电源电压VDD无关。同理，第一晶体管M1与第二晶体管M2组成电流镜电路，二者所在支路的电流也成一定比例，亦与电源电压VDD无关。从而，第一晶体管M1、第二晶体管M2以及第三电阻器R3所在的支路电流均与电源电压VDD无关。
在图3的示例中，流过第一电阻器R1的电流如下公式(4)所示：
Figure BDA0004030616370000092
由上述公式(4)可知，流过第一电阻器R1的电流与电源电压VDD有关，在电源电压VDD为高电压与低电压两种情况下，流过第一电阻器R1的电流相差较大，可能高达几十倍。因此，在本公开实施例中将第二电阻器R2、第四晶体管M4与第五晶体管M5组成的电流镜电路提供的电流利用起来。
当所述第一电压端V1输入的电源电压VDD为低电压时，流过第二电阻器R2的电流较小，第二电阻器R2上的压降较小，可近似认为第四晶体管M4的栅源电压Vgs4与第五晶体管M5的栅源电压Vgs5相等，通过将第四晶体管M4的宽长比大于第五晶体管M5的宽长比的设置，使得从第一电压端V1输入的电流大部分流向第四晶体管M4，并将其作为第三晶体管M3所在支路的偏置电流，则向所述输出端Vref提供的所述静态电流小于所述第四晶体管M4上的电流。
当所述第一电压端V1输入的电源电压VDD为高电压时(例如，该高电压可为低电压的几十倍)，流过第二电阻器R2的电流增大，第二电阻器R2上的压降变大，不再可以认为第四晶体管M4的栅源电压Vgs4与第五晶体管M5的栅源电压Vgs5相等，那么第五晶体管M5的栅源电压Vgs5将大于第四晶体管M4的栅源电压Vgs4，即向所述输出端Vref提供的所述静态电流大于所述第四晶体管M4上的电流，且随着电源电压VDD的增大两者的差值变大，则流过第五晶体管M5的电流将不断增大，可以近似认为随着电源电压VDD的增大，第一电阻器R1上流过的电流IR1增大的部分都通过第五晶体管M5流向输出端Vref，为负载电路提供静态电流。
本公开的实施例的稳压器电路，在第一电压端V1输入的电源电压VDD为低电压和高电压时，消耗的静态电流相差不大，相对于图1所示的电路，本公开的实施例的稳压器电路在电源电压VDD为高电压时消耗了更少的电流，可以应用于宽输入电源电压电路且微功耗的应用中。
本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的稳压器电路。该芯片例如是用于高压芯片、供电电源范围比较宽的芯片中。
本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是电源监测设备、电源管理设备、车载设备等。
附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本公开的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本公开的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种稳压器电路，其特征在于，包括：偏置电路以及稳压主体电路，
其中，所述偏置电路被配置为产生静态电流、第一偏置电压以及第二偏置电压，并经由第一节点向输出端提供所述静态电流，以及分别经由第二节点与第三节点向所述稳压主体电路提供所述第一偏置电压与所述第二偏置电压；
所述稳压主体电路被配置为根据所述第一偏置电压以及所述第二偏置电压，产生驱动电流，并向所述输出端提供所述驱动电流。
2.根据权利要求1所述的稳压器电路，其特征在于，所述偏置电路包括：第一电阻器、第二电阻器、第三晶体管、第四晶体管和第五晶体管，
其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第二节点；
所述第二电阻器的第一端耦接所述第二节点，所述第二电阻器的第二端耦接所述第四晶体管的第一极；
所述第三晶体管的控制极耦接所述第三晶体管的第一极与所述第三节点，所述第三晶体管的第二极耦接第二电压端；
所述第四晶体管的控制极耦接所述第四晶体管的第二极与所述第三节点；
所述第五晶体管的控制极耦接所述第四晶体管的控制极，所述第五晶体管的第一极耦接所述第二节点，所述第五晶体管的第二极耦接所述第一节点。
3.根据权利要求1所述的稳压器电路，其特征在于，所述稳压主体电路包括：第一晶体管、第二晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第三电阻器，
其中，所述第一晶体管的控制极耦接所述第一晶体管的第一极，所述第一晶体管的第二极耦接第二电压端；
所述第二晶体管的控制极耦接所述第一晶体管的控制极，所述第二晶体管的第一极耦接所述第六晶体管的第二极，所述第二晶体管的第二极耦接所述第二电压端；
所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第一极耦接所述第十一晶体管的第一极；
所述第七晶体管的控制极耦接所述第二节点，所述第七晶体管的第一极耦接所述第十晶体管的控制极，所述第七晶体管的第二极耦接所述第三电阻器的第一端；
所述第八晶体管的控制极耦接所述第三节点，所述第八晶体管的第一极耦接所述第三电阻器的第一端，所述第八晶体管的第二极耦接所述第一节点以及所述输出端；
所述第九晶体管的控制极耦接所述第三节点，所述第九晶体管的第一极耦接所述第一晶体管的第一极，所述第九晶体管的第二极耦接所述第一节点以及所述输出端；
所述第十晶体管的第一极耦接所述第一节点以及所述输出端，所述第十晶体管的第二极耦接第一电压端；
所述第十一晶体管的控制极耦接所述第十一晶体管的第一极，所述第十一晶体管的第二极耦接所述第一电压端；
所述第十二晶体管的控制极耦接所述第十一晶体管的控制极，所述第十二晶体管的第一极耦接所述第十晶体管的控制极，所述第十二晶体管的第二极耦接所述第一电压端；
所述第三电阻器的第二端耦接所述第二电压端。
4.根据权利要求2所述的稳压器电路，其特征在于，所述第四晶体管的宽长比大于所述第五晶体管的宽长比。
5.根据权利要求4所述的稳压器电路，其特征在于，当所述第一电压端输入电压为低电压时，向所述输出端提供的所述静态电流小于所述第四晶体管上的电流。
6.根据权利要求4所述的稳压器电路，其特征在于，当所述第一电压端输入电压为高电压时，向所述输出端提供的所述静态电流大于所述第四晶体管上的电流。
7.根据权利要求2所述的稳压器电路，其特征在于，所述第三晶体管为NMOS晶体管，所述第四晶体管与所述第五晶体管均为PMOS晶体管。
8.根据权利要求4所述的稳压器电路，其特征在于，所述第一晶体管、第二晶体管、第六晶体管和第七晶体管均为NMOS晶体管，所述第八晶体管至第十二晶体管均为PMOS晶体管。
9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的稳压器电路。
10.一种电子设备，其特征在于，包括根据权利要求9所述的芯片。
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