JPH05265578A - 切換可能な電圧ジェネレータ及び演算増幅器 - Google Patents
切換可能な電圧ジェネレータ及び演算増幅器Info
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- JPH05265578A JPH05265578A JP4140148A JP14014892A JPH05265578A JP H05265578 A JPH05265578 A JP H05265578A JP 4140148 A JP4140148 A JP 4140148A JP 14014892 A JP14014892 A JP 14014892A JP H05265578 A JPH05265578 A JP H05265578A
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45028—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are folded cascode coupled transistors
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45182—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more cascode current mirrors in the load
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- H03F2203/45244—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more explicit bias circuits, e.g. to bias the tail current sources, to bias the load transistors
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45478—Indexing scheme relating to differential amplifiers the CSC comprising a cascode mirror circuit
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- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 従来技術で必要とされた“オープンループ”
の演算増巾器を消去することにより、従来技術の欠点を
改良する電圧ジェネレータシステムを提供する。 【構成】 電流制御モードまたは電圧制御モードのいず
れかに於て動作し、電流制御モードに切替えられた時、
演算増幅器の電源を切るために演算増幅器に接続される
パワーダウン回路を有する電圧ジェネレータシステムで
達成する。
の演算増巾器を消去することにより、従来技術の欠点を
改良する電圧ジェネレータシステムを提供する。 【構成】 電流制御モードまたは電圧制御モードのいず
れかに於て動作し、電流制御モードに切替えられた時、
演算増幅器の電源を切るために演算増幅器に接続される
パワーダウン回路を有する電圧ジェネレータシステムで
達成する。
Description
【０００１】
【産業上の利用分野】本発明は電圧ジェネレータに関す
るものであり、特に制御モード切替え可能な電圧ジェネ
レータに関する。尚、本件出願と同日に、同一出願人に
より出願された米国特許第０７／６９１，７１１号及び
同第０７／６９１，７１２号を優先権主張の基礎とする
２件の出願を行なったが、これらの出願の特許明細書に
於ける記載を必要に応じて参照されたい。
るものであり、特に制御モード切替え可能な電圧ジェネ
レータに関する。尚、本件出願と同日に、同一出願人に
より出願された米国特許第０７／６９１，７１１号及び
同第０７／６９１，７１２号を優先権主張の基礎とする
２件の出願を行なったが、これらの出願の特許明細書に
於ける記載を必要に応じて参照されたい。
【０００２】
【従来の技術】米国特許第４，８１４，６８８号は、一
定の電流（電流制御モード）または事質上一定の電圧に
加圧電圧を保持する基準電圧（電圧制御モード）のいず
れかに応答する電圧ジェネレータを開示している。前記
米国特許のシステムは、電流制御モードの間、演算増幅
器１４を電流から絶縁し、ソース１２によって提供され
る基準電圧ＶREFが電圧ジェネレータ１０の動作に影響
を及ぼすことを妨げる。
定の電流（電流制御モード）または事質上一定の電圧に
加圧電圧を保持する基準電圧（電圧制御モード）のいず
れかに応答する電圧ジェネレータを開示している。前記
米国特許のシステムは、電流制御モードの間、演算増幅
器１４を電流から絶縁し、ソース１２によって提供され
る基準電圧ＶREFが電圧ジェネレータ１０の動作に影響
を及ぼすことを妨げる。
【０００３】このタイプの電圧ジェネレータの基本的な
模式図が、第１図に示されている。この電圧ジェネレー
タは演算増幅器２、スイッチ４及び６、抵抗８、電流源
１０、電圧源ＶCC、及びｐチャネルトランジスタ１２を
有する。電圧ＶBIASは、電流を発生するためにチップの
残りの部分によって使用される基準出力電圧である。
模式図が、第１図に示されている。この電圧ジェネレー
タは演算増幅器２、スイッチ４及び６、抵抗８、電流源
１０、電圧源ＶCC、及びｐチャネルトランジスタ１２を
有する。電圧ＶBIASは、電流を発生するためにチップの
残りの部分によって使用される基準出力電圧である。
【０００４】スイッチ４Ａ及び４Ｂがそれらの“オン”
（即ち閉）の位置にあり、スイッチ６Ａ及び６Ｂがそれ
らの“オフ”（即ち開）の位置にある時、図に示すよう
に、回路はその“電圧制御モード”にある。この構成に
於て、演算増幅器２の出力ＶBIASはトランジスタ１２の
ゲートに印加される。従って、トランジスタ１２のゲー
ト−ソース間の電圧ＶGSは次の方程式によって表現され
る。
（即ち閉）の位置にあり、スイッチ６Ａ及び６Ｂがそれ
らの“オフ”（即ち開）の位置にある時、図に示すよう
に、回路はその“電圧制御モード”にある。この構成に
於て、演算増幅器２の出力ＶBIASはトランジスタ１２の
ゲートに印加される。従って、トランジスタ１２のゲー
ト−ソース間の電圧ＶGSは次の方程式によって表現され
る。
【０００５】ＶGS＝ＶG−ＶS（１）
【０００６】ここでＶGはゲート電圧であり、ＶSはソー
ス電圧である。図示された回路から論理的に導かれる結
果として
ス電圧である。図示された回路から論理的に導かれる結
果として
【０００７】ＶGS＝ＶBIAS−ＶCC（２）
【０００８】という式が導かれる。ｐ型ＭＯＳＦＥＴト
ランジスタであるトランジスタ１２は、電圧ＶGSの絶対
値がトランジスタ１２の閾値電圧を越えた時に導通す
る。従って、電流が、電圧源ＶCC、トランジスタ１２、
抵抗８及びアースを含む電流のパス１４に沿って流れ
る。
ランジスタであるトランジスタ１２は、電圧ＶGSの絶対
値がトランジスタ１２の閾値電圧を越えた時に導通す
る。従って、電流が、電圧源ＶCC、トランジスタ１２、
抵抗８及びアースを含む電流のパス１４に沿って流れ
る。
【０００９】抵抗８の両端に発生する電圧は、演算増幅
器の正の入力に導かれ、結果として前記パス１４を通る
実質上一定な電流を保持するのに適切な出力電圧をもた
らす。パス１４を通して流れる電流は次の方程式によっ
て計算される。
器の正の入力に導かれ、結果として前記パス１４を通る
実質上一定な電流を保持するのに適切な出力電圧をもた
らす。パス１４を通して流れる電流は次の方程式によっ
て計算される。
【００１０】電流＝ＶBIAS／Ｒ8（３）
【００１１】ここでＲ8は抵抗８の抵抗値である。
【００１２】スイッチ４Ａ及び４Ｂがそれらの“オフ”
の位置にあり、スイッチ６Ａ及び６Ｂがそれらの“オ
ン”の位置にある時、回路はその“電流制御モード”に
ある。演算増幅器２の出力は、トランジスタ１２のゲー
トに接続されていないので、演算増幅器２はトランジス
タ１２に影響を及さない。代って、トランジスタ１２の
ゲートは、スイッチ６Ａによってトランジスタ１２のド
レインに接続され、次の式が導かれる。
の位置にあり、スイッチ６Ａ及び６Ｂがそれらの“オ
ン”の位置にある時、回路はその“電流制御モード”に
ある。演算増幅器２の出力は、トランジスタ１２のゲー
トに接続されていないので、演算増幅器２はトランジス
タ１２に影響を及さない。代って、トランジスタ１２の
ゲートは、スイッチ６Ａによってトランジスタ１２のド
レインに接続され、次の式が導かれる。
【００１３】ＶBIAS＝ＶCC−ＶSD（４）
【００１４】ここでＶSDはソース−ドレイン間の電圧を
表す。パス１４を流れる電流は、定電流源１０によって
保持される。
表す。パス１４を流れる電流は、定電流源１０によって
保持される。
【００１５】いずれの場合に於ても、電圧ＶBIASはトラ
ンジスタ１２のソース−ドレイン間の電流によって決定
される。
ンジスタ１２のソース−ドレイン間の電流によって決定
される。
【００１６】演算増幅器２の出力をスイッチングするこ
との１つの主な欠点は、スイッチ４Ａ及び４Ｂが“オ
フ”になり、演算増幅器２が“オープンループ”になる
ことである。演算増幅器は概ね高い電圧利得及び広い帯
域幅を持って設計されているので、このオープンループ
状態は悪影響を引起こす。例えば、オープンループ状態
は、出力が益々激しくなる方法で変動することの原因と
なる。この変動は、電源ラインまたは基板からの電流を
誘起する。このような方法によって誘起された電流は、
回路の他の部分に伝わる雑音を引き起すので、従って回
路の性能の予測可能性を減少させる。
との１つの主な欠点は、スイッチ４Ａ及び４Ｂが“オ
フ”になり、演算増幅器２が“オープンループ”になる
ことである。演算増幅器は概ね高い電圧利得及び広い帯
域幅を持って設計されているので、このオープンループ
状態は悪影響を引起こす。例えば、オープンループ状態
は、出力が益々激しくなる方法で変動することの原因と
なる。この変動は、電源ラインまたは基板からの電流を
誘起する。このような方法によって誘起された電流は、
回路の他の部分に伝わる雑音を引き起すので、従って回
路の性能の予測可能性を減少させる。
【００１７】
【発明が解決しようとする課題】本発明に基づけば、従
来技術に於て必要とされた“オープンループ”の演算増
幅器を消去することによって、従来技術に於ける確実な
欠点を改善する電圧ジェネレータシステムが提供され
る。
来技術に於て必要とされた“オープンループ”の演算増
幅器を消去することによって、従来技術に於ける確実な
欠点を改善する電圧ジェネレータシステムが提供され
る。
【００１８】
【課題を解決するための手段】本発明の１つの実施例の
基準電圧回路は、２つの入力端子を有する演算増幅器を
含む。入力端子の一方はＶＲＥＦノードに接続され、入
力端子の他方はＩＲＥＦターミナルに接続される。演算
増幅器の出力は、ＩＲＥＦ端子に沿って電流パスの部分
を形成するトランジスタの制御端子に接続される。トラ
ンジスタの制御端子はＶＢＩＡＳノードに接続される。
パワーダウン回路は、演算増幅器に接続される。電圧制
御モードの時、ＩＲＥＦノードは電圧を得るために抵抗
に接続され、ＶＲＥＦノードは基準電圧に接続される。
加えて、パワーダウン回路は、演算装置をパワーアップ
するべく、電圧制御モードを表わす、パワーダウン回路
の制御端子に於ける第１の状態に応答する。電流制御モ
ードに対し、ＩＲＥＦノードは電流源及びＶＢＩＡＳノ
ードに接続される。加えて、パワーダウン回路は、演算
増幅器をパワーダウンするべく、電流制御モードを表わ
す、パワーダウン回路の制御端子に於ける第２の状態に
応答する。この実施例の変形実施例に於いて、前記パワ
ーダウン回路の制御端子は前記電流制御モードでは浮上
がり、電圧制御モードではＶBIASに接続される。
基準電圧回路は、２つの入力端子を有する演算増幅器を
含む。入力端子の一方はＶＲＥＦノードに接続され、入
力端子の他方はＩＲＥＦターミナルに接続される。演算
増幅器の出力は、ＩＲＥＦ端子に沿って電流パスの部分
を形成するトランジスタの制御端子に接続される。トラ
ンジスタの制御端子はＶＢＩＡＳノードに接続される。
パワーダウン回路は、演算増幅器に接続される。電圧制
御モードの時、ＩＲＥＦノードは電圧を得るために抵抗
に接続され、ＶＲＥＦノードは基準電圧に接続される。
加えて、パワーダウン回路は、演算装置をパワーアップ
するべく、電圧制御モードを表わす、パワーダウン回路
の制御端子に於ける第１の状態に応答する。電流制御モ
ードに対し、ＩＲＥＦノードは電流源及びＶＢＩＡＳノ
ードに接続される。加えて、パワーダウン回路は、演算
増幅器をパワーダウンするべく、電流制御モードを表わ
す、パワーダウン回路の制御端子に於ける第２の状態に
応答する。この実施例の変形実施例に於いて、前記パワ
ーダウン回路の制御端子は前記電流制御モードでは浮上
がり、電圧制御モードではＶBIASに接続される。
【００１９】本発明は、以下の図を伴なう以下の詳細に
亘る記述と共に、より十分理解されるであろう。
亘る記述と共に、より十分理解されるであろう。
【００２０】
【実施例】第２図に示すように、基準電圧ＶREFは演算
増幅器２２の負の入力端子に接続されている。ノード２
７は演算増幅器２２の正の入力端子に接続されている。
演算増幅器２２の出力端子は、トランジスタ１２のゲー
トに接続されている。ノード２７は、スイッチ２４Ｂ及
び２６Ｂの共通なターミナル端子である。スイッチ２４
Ｂのもう一方の端子は、反対側の端子がアースに接続さ
れている抵抗８に接続されている。スイッチ２６Ｂのも
う一方の端子は、反対側の端子がアースに接続されてい
るて電流源１０に接続されている。トランジスタ１２の
ドレインは、ノード２７に接続されている。電圧Ｖ
CCは、トランジスタ１２のソースに接続されている。
増幅器２２の負の入力端子に接続されている。ノード２
７は演算増幅器２２の正の入力端子に接続されている。
演算増幅器２２の出力端子は、トランジスタ１２のゲー
トに接続されている。ノード２７は、スイッチ２４Ｂ及
び２６Ｂの共通なターミナル端子である。スイッチ２４
Ｂのもう一方の端子は、反対側の端子がアースに接続さ
れている抵抗８に接続されている。スイッチ２６Ｂのも
う一方の端子は、反対側の端子がアースに接続されてい
るて電流源１０に接続されている。トランジスタ１２の
ドレインは、ノード２７に接続されている。電圧Ｖ
CCは、トランジスタ１２のソースに接続されている。
【００２１】トランジスタ１２のゲートに誘起された電
圧はまた、ノード２８にも誘起される。ノード２７及び
２８は、スイッチ２６Ａを用いることによって制御可能
に接続または切断される。ノード２８は、スイッチ２４
Ａを用いてパワーダウン回路２０に制御可能に接続また
は切断される。パワーダウン回路２０は、パワーダウン
回路２０の出力を受信するように改造された演算増幅器
２２に接続されている。
圧はまた、ノード２８にも誘起される。ノード２７及び
２８は、スイッチ２６Ａを用いることによって制御可能
に接続または切断される。ノード２８は、スイッチ２４
Ａを用いてパワーダウン回路２０に制御可能に接続また
は切断される。パワーダウン回路２０は、パワーダウン
回路２０の出力を受信するように改造された演算増幅器
２２に接続されている。
【００２２】第２図に於て示された基本的な回路構成
は、第１図に示された回路に比較し、少なくとも２つの
観点に於て異なっている。第１に、前記トランジスタ１
２のゲートと前記演算増幅器２２の間にスイッチが存在
しない。第２に、スイッチ２６（即ち２６Ａ及び２６
Ｂ）が“オン”でスイッチ２４（即ち２４Ａ及び２４
Ｂ）が“オフ”である時、ノード２８は、前記演算増幅
器２２へパワーダウン信号を発生している前記パワーダ
ウン回路２０から切断されている。
は、第１図に示された回路に比較し、少なくとも２つの
観点に於て異なっている。第１に、前記トランジスタ１
２のゲートと前記演算増幅器２２の間にスイッチが存在
しない。第２に、スイッチ２６（即ち２６Ａ及び２６
Ｂ）が“オン”でスイッチ２４（即ち２４Ａ及び２４
Ｂ）が“オフ”である時、ノード２８は、前記演算増幅
器２２へパワーダウン信号を発生している前記パワーダ
ウン回路２０から切断されている。
【００２３】第３図は、パワーダウン回路２０の図を示
している。前記パワーダウン回路２０は比較器４０、プ
ルダウン抵抗４２及び基準電圧４４を有する。比較器４
０の負の入力はアースに接続された抵抗４２及びスイッ
チ２４Ａに接続されている。前記基準電圧４４は、比較
器４０の正の入力端子への入力を提供する。
している。前記パワーダウン回路２０は比較器４０、プ
ルダウン抵抗４２及び基準電圧４４を有する。比較器４
０の負の入力はアースに接続された抵抗４２及びスイッ
チ２４Ａに接続されている。前記基準電圧４４は、比較
器４０の正の入力端子への入力を提供する。
【００２４】スイッチ２４Ａが“オフ”の時、前記演算
増幅器４０の負の入力には電圧が存在せず、電源４４か
らの正の入力への電圧は、前記比較器４０の出力を電源
電圧まで上昇させる。スイッチ２４Ａが“オン”の時、
ＶBIASが前記比較器４０の前記負の入力に印加される。
基準電圧４４がアースとＶBIASの間にあるために、比較
器４０の出力電圧は低い。この出力電圧は、回路に誘起
されたノイズのレベルを減少させるために適切に制御可
能な方法に於て前記調節された演算増幅器２２をパワー
アップまたはパワーダウンするために前記調節された演
算増幅器２２に送られる前記パワーダウン信号“ＰＤ”
である。
増幅器４０の負の入力には電圧が存在せず、電源４４か
らの正の入力への電圧は、前記比較器４０の出力を電源
電圧まで上昇させる。スイッチ２４Ａが“オン”の時、
ＶBIASが前記比較器４０の前記負の入力に印加される。
基準電圧４４がアースとＶBIASの間にあるために、比較
器４０の出力電圧は低い。この出力電圧は、回路に誘起
されたノイズのレベルを減少させるために適切に制御可
能な方法に於て前記調節された演算増幅器２２をパワー
アップまたはパワーダウンするために前記調節された演
算増幅器２２に送られる前記パワーダウン信号“ＰＤ”
である。
【００２５】前記制御可能な電圧制御モード／電流制御
モードの電圧ジェネレータの実施例の部品レベルの図
が、第４図に示されている。この回路の動作は以下に示
す通りである。
モードの電圧ジェネレータの実施例の部品レベルの図
が、第４図に示されている。この回路の動作は以下に示
す通りである。
【００２６】第４図に示された前記演算増幅器２２は、
パワーダウン（“ＰＤ”）ノード１５０及び相補パワー
ダウン（“ＰＤＺ”）ノード１５２に於ける制御信号に
応答するように調節された概ね通常の演算増幅器であ
る。他の演算増幅器の設計も十分適切に行なわれる。Ｐ
チャネルＭＯＳＦＥＴ１０６及び１０８は差動の組合わ
せとして接続され、それらの共通に接続されたソースに
は、ＶDD及び縦続接続されたＰチャネルＭＯＳＦＥＴト
ランジスタ１０２及び１０４からなる電流パスからの一
定の電流が流れる。トランジスタ１０６の前記ゲート
は、例えばパッケージされた集積回路のピンを通してア
クセス可能にされたＩＲＥＦノード１１０に接続されて
いる。トランジスタ１０８の前記ゲートは例えばパッケ
ージされた集積回路のピンを通してアクセス可能にされ
たＶＲＥＦノード１０１に接続されている。電流制御モ
ードに於て、ＩＲＥＦノード１００は、第２図の電流源
１０のような定電流源に接続され、ＶＲＥＦノード１０
１は、浮いた状態にされるかまたは第２図における電圧
源７のような一定の基準電圧に接続される。電圧制御モ
ードに於てＶＲＥＦノード１０１は第２図に於ける電圧
源７のような一定の基準電圧に接続され、ＩＲＥＦノー
ド１００は第２図の抵抗８のような適切な抵抗の一方の
端子に接続され、その抵抗のもう一方の端子はアースに
接続される。
パワーダウン（“ＰＤ”）ノード１５０及び相補パワー
ダウン（“ＰＤＺ”）ノード１５２に於ける制御信号に
応答するように調節された概ね通常の演算増幅器であ
る。他の演算増幅器の設計も十分適切に行なわれる。Ｐ
チャネルＭＯＳＦＥＴ１０６及び１０８は差動の組合わ
せとして接続され、それらの共通に接続されたソースに
は、ＶDD及び縦続接続されたＰチャネルＭＯＳＦＥＴト
ランジスタ１０２及び１０４からなる電流パスからの一
定の電流が流れる。トランジスタ１０６の前記ゲート
は、例えばパッケージされた集積回路のピンを通してア
クセス可能にされたＩＲＥＦノード１１０に接続されて
いる。トランジスタ１０８の前記ゲートは例えばパッケ
ージされた集積回路のピンを通してアクセス可能にされ
たＶＲＥＦノード１０１に接続されている。電流制御モ
ードに於て、ＩＲＥＦノード１００は、第２図の電流源
１０のような定電流源に接続され、ＶＲＥＦノード１０
１は、浮いた状態にされるかまたは第２図における電圧
源７のような一定の基準電圧に接続される。電圧制御モ
ードに於てＶＲＥＦノード１０１は第２図に於ける電圧
源７のような一定の基準電圧に接続され、ＩＲＥＦノー
ド１００は第２図の抵抗８のような適切な抵抗の一方の
端子に接続され、その抵抗のもう一方の端子はアースに
接続される。
【００２７】前記トランジスタ１０６及び１０８の前記
ドレインは、それぞれ出力ブランチ回路１１０及び１２
０に接続される。ブランチ１１０は、ＶDD、カスケード
接続されたＰチャネルＭＯＳＦＥＴ１１２及び１１４、
縦続接続されたＮチャネルＭＯＳＦＥＴ１１６及び１１
８、及びアースを有する。ブランチ１２０は、ＶDD、縦
続接続されたＰチャネルＭＯＳＦＥＴ１２２及び１２
４、縦続接続されたＮチャネルＭＯＳＦＥＴ１２６及び
１２８、及びアースを有する。トランジスタ１０２、１
１２及び１２２の前記ゲートは共通に接続され、出力ブ
ランチ１２０に於てトランジスタ１２２の前記ドレイン
に接続され、トランジスタ１２４のソースに接続され
る。トランジスタ１０４、１１４及び１２４の前記ゲー
トは、共通に接続され、出力ブランチ１１０に於てトラ
ンジスタ１１４の前記ドレインに接続され、トランジス
タ１１６の前記ドレインに接続される。前記出力ブラン
チ１２０に於て、トランジスタ１２４の前記ドレイン及
びトランジスタ１２６の前記ドレインに共通なノード
は、ＶＢＩＡＳノード１７２である。ブランチ１１０に
於て、トランジスタ１１６の前記ソース及びトランジス
タ１１８の前記ドレインは、トランジスタ１０６の前記
ドレインに共通に接続されている。ブランチ１２０に於
て、トランジスタ１２６の前記ソース及びトランジスタ
１２８の前記ドレインは、トランジスタ１０８の前記ド
レインに共通に接続されている。
ドレインは、それぞれ出力ブランチ回路１１０及び１２
０に接続される。ブランチ１１０は、ＶDD、カスケード
接続されたＰチャネルＭＯＳＦＥＴ１１２及び１１４、
縦続接続されたＮチャネルＭＯＳＦＥＴ１１６及び１１
８、及びアースを有する。ブランチ１２０は、ＶDD、縦
続接続されたＰチャネルＭＯＳＦＥＴ１２２及び１２
４、縦続接続されたＮチャネルＭＯＳＦＥＴ１２６及び
１２８、及びアースを有する。トランジスタ１０２、１
１２及び１２２の前記ゲートは共通に接続され、出力ブ
ランチ１２０に於てトランジスタ１２２の前記ドレイン
に接続され、トランジスタ１２４のソースに接続され
る。トランジスタ１０４、１１４及び１２４の前記ゲー
トは、共通に接続され、出力ブランチ１１０に於てトラ
ンジスタ１１４の前記ドレインに接続され、トランジス
タ１１６の前記ドレインに接続される。前記出力ブラン
チ１２０に於て、トランジスタ１２４の前記ドレイン及
びトランジスタ１２６の前記ドレインに共通なノード
は、ＶＢＩＡＳノード１７２である。ブランチ１１０に
於て、トランジスタ１１６の前記ソース及びトランジス
タ１１８の前記ドレインは、トランジスタ１０６の前記
ドレインに共通に接続されている。ブランチ１２０に於
て、トランジスタ１２６の前記ソース及びトランジスタ
１２８の前記ドレインは、トランジスタ１０８の前記ド
レインに共通に接続されている。
【００２８】前記演算増幅器２２が、パワーアップ状態
またはパワーダウン状態のいずれにあるかは、トランジ
スタ１１６及び１２６の共通に接続された前記ゲートの
バイアス及びトランジスタ１１８及び１２８の共通に接
続された前記ゲートのバイアスに依存する。これらのバ
イアスは回路ブランチ１３０によって決定され、その回
路ブランチ１３０は、ＶDD、カスケード接続されたＰチ
ャネルＭＯＳＦＥＴ１３２及び１３４、カスケード接続
されたＮチャネルＭＯＳＦＥＴ１３６及び１３８、及び
アースを有する。トランジスタ１３２の前記ゲートは、
ＰＤ端子１５０に接続されている。トランジスタ１３４
及び１３６の前記ゲートは、トランジスタ１３４及び１
３６の前記ドレインと共通に接続され、更に出力回路１
１０及び１２０に於てトランジスタ１１６及び１２６の
前記ゲートに共通に接続されている。トランジスタ１３
８の前記ゲートは、トランジスタ１３６のソース及びト
ランジスタ１３８のドレインと共通に接続され、更に出
力回路１１０及び１２０に於てトランジスタ１１８及び
１２８の前記ゲートに共通に接続されている。
またはパワーダウン状態のいずれにあるかは、トランジ
スタ１１６及び１２６の共通に接続された前記ゲートの
バイアス及びトランジスタ１１８及び１２８の共通に接
続された前記ゲートのバイアスに依存する。これらのバ
イアスは回路ブランチ１３０によって決定され、その回
路ブランチ１３０は、ＶDD、カスケード接続されたＰチ
ャネルＭＯＳＦＥＴ１３２及び１３４、カスケード接続
されたＮチャネルＭＯＳＦＥＴ１３６及び１３８、及び
アースを有する。トランジスタ１３２の前記ゲートは、
ＰＤ端子１５０に接続されている。トランジスタ１３４
及び１３６の前記ゲートは、トランジスタ１３４及び１
３６の前記ドレインと共通に接続され、更に出力回路１
１０及び１２０に於てトランジスタ１１６及び１２６の
前記ゲートに共通に接続されている。トランジスタ１３
８の前記ゲートは、トランジスタ１３６のソース及びト
ランジスタ１３８のドレインと共通に接続され、更に出
力回路１１０及び１２０に於てトランジスタ１１８及び
１２８の前記ゲートに共通に接続されている。
【００２９】電流制御モードの間、もう１つの回路が、
ＶBIASノード１７２をプルアップするために提供され
る。電流制御モードの間、ノード１５２に於ける信号Ｐ
ＤＺは低い。そのソースがＶDDに接続され、そのドレイ
ンがＰチャネルＭＯＳＦＥＴ１４８に接続されているＰ
チャネルＭＯＳＦＥＴ１４６は“オン”する。そのゲー
ト及びドレインがＶBIASに接続されたトランジスタ１４
８もまた“オン”し、従ってノードＶBIASへ電流が流れ
る。電流パスは、そのソースがＶBIASノード１７２に接
続されたＰチャネルＭＯＳＦＥＴ１４２と、そのゲート
及びドレインがトランジスタ１４２の前記ゲート及びド
レインと共通に接続され、そのソースがアースに接続さ
れたＮチャネルＭＯＳＦＥＴ１４０を通して完成され
る。一旦ＶBIASノード１７２が十分にプルアップされた
ならば、トランジスタ１４２を流れる電流は減少し、そ
のソースがＶDDに接続され、そのゲート及びドレインが
それぞれトランジスタ１４２及び１４０の前記ゲート及
びドレインと共通に接続されたトランジスタ１４４を通
して電流が流れる。電圧制御モードの間、ノード１５２
の信号ＰＤＺが高いので、トランジスタ１４６及び１４
８は“オフ”であり、電流はトランジスタ１４２ではな
くトランジスタ１４４を通して流れる。
ＶBIASノード１７２をプルアップするために提供され
る。電流制御モードの間、ノード１５２に於ける信号Ｐ
ＤＺは低い。そのソースがＶDDに接続され、そのドレイ
ンがＰチャネルＭＯＳＦＥＴ１４８に接続されているＰ
チャネルＭＯＳＦＥＴ１４６は“オン”する。そのゲー
ト及びドレインがＶBIASに接続されたトランジスタ１４
８もまた“オン”し、従ってノードＶBIASへ電流が流れ
る。電流パスは、そのソースがＶBIASノード１７２に接
続されたＰチャネルＭＯＳＦＥＴ１４２と、そのゲート
及びドレインがトランジスタ１４２の前記ゲート及びド
レインと共通に接続され、そのソースがアースに接続さ
れたＮチャネルＭＯＳＦＥＴ１４０を通して完成され
る。一旦ＶBIASノード１７２が十分にプルアップされた
ならば、トランジスタ１４２を流れる電流は減少し、そ
のソースがＶDDに接続され、そのゲート及びドレインが
それぞれトランジスタ１４２及び１４０の前記ゲート及
びドレインと共通に接続されたトランジスタ１４４を通
して電流が流れる。電圧制御モードの間、ノード１５２
の信号ＰＤＺが高いので、トランジスタ１４６及び１４
８は“オフ”であり、電流はトランジスタ１４２ではな
くトランジスタ１４４を通して流れる。
【００３０】そのゲートがＶBIASノード１７２に接続さ
れ、そのソース及びドレインがＶDDに接続されたＰチャ
ネルＭＯＳＦＥＴ１４９は、一般にＶBIASノード１７２
のノイズを減らすための静電容量のように作用する。
れ、そのソース及びドレインがＶDDに接続されたＰチャ
ネルＭＯＳＦＥＴ１４９は、一般にＶBIASノード１７２
のノイズを減らすための静電容量のように作用する。
【００３１】ＩＲＥＦノード１００もまた、例えばパッ
ケージされた集積回路のピンを通して入手可能に作られ
たＶBIASノード１７２に短絡されている。
ケージされた集積回路のピンを通して入手可能に作られ
たＶBIASノード１７２に短絡されている。
【００３２】第５図に示された前記パワーダウン回路２
０は、次のように前記演算増幅器２２と共に動作する。
電流制御モードに於て、ＩＲＥＦ端子１００は、第２図
の電流源１０のような電流源に接続されており、更にＶ
BIASノード１７２に短絡され、例えばパッケージされた
集積回路のピンを通して入手可能な前記パワーダウン回
路２０に於けるＯＰＡノード１７０は浮いたままにされ
る。これらの接続は、第６図に於ける集積回路２００及
び機械的または電気的に実施されるスイッチ２０２の図
として表現される。ＮチャネルＭＯＳＦＥＴ１５８の前
記ゲートに於ける前記電圧は、トランジスタ１５８をオ
ンするために生み出される。第５図の実施例に於て、２
ボルトの電圧が、トランジスタ１５８をオンするのに十
分である。トランジスタ１５８が“オン”、即ち導通し
た時、ＯＰＡノード１７０はアースに接続される。イン
バータ１５４の出力に於ける電圧は、インバータ１５４
を有するＰ型及びＮ型トランジスタの寸法比によって決
定される。本発明に於て使用された寸法比の１つの例
は、Ｐ型トランジスタが２．５マイクロの幅及び２０マ
イクロの長さを有し、Ｎ型のトランジスタが２０マイク
ロの幅及び２．５マイクロの長さを有する。トランジス
タ１５６は、この最初の回路によって生み出されるノイ
ズを消去するための負荷要素として作用する。
０は、次のように前記演算増幅器２２と共に動作する。
電流制御モードに於て、ＩＲＥＦ端子１００は、第２図
の電流源１０のような電流源に接続されており、更にＶ
BIASノード１７２に短絡され、例えばパッケージされた
集積回路のピンを通して入手可能な前記パワーダウン回
路２０に於けるＯＰＡノード１７０は浮いたままにされ
る。これらの接続は、第６図に於ける集積回路２００及
び機械的または電気的に実施されるスイッチ２０２の図
として表現される。ＮチャネルＭＯＳＦＥＴ１５８の前
記ゲートに於ける前記電圧は、トランジスタ１５８をオ
ンするために生み出される。第５図の実施例に於て、２
ボルトの電圧が、トランジスタ１５８をオンするのに十
分である。トランジスタ１５８が“オン”、即ち導通し
た時、ＯＰＡノード１７０はアースに接続される。イン
バータ１５４の出力に於ける電圧は、インバータ１５４
を有するＰ型及びＮ型トランジスタの寸法比によって決
定される。本発明に於て使用された寸法比の１つの例
は、Ｐ型トランジスタが２．５マイクロの幅及び２０マ
イクロの長さを有し、Ｎ型のトランジスタが２０マイク
ロの幅及び２．５マイクロの長さを有する。トランジス
タ１５６は、この最初の回路によって生み出されるノイ
ズを消去するための負荷要素として作用する。
【００３３】ＯＰＡノード１７０がアースに接続された
時、論理０の信号がインバータ１６０の入力に於て存在
すると仮定される。インバータ１６０はその信号を論理
１に反転し、その信号は論理０を生み出すためにインバ
ータ１６２によって反転される。一方、ＰＤＺノード１
５２に伝えられた信号は論理０である。第５図に示すよ
うに、インバータ１６４は、論理０の信号を反転し論理
１の信号をＰＤノード１５０に出力する。
時、論理０の信号がインバータ１６０の入力に於て存在
すると仮定される。インバータ１６０はその信号を論理
１に反転し、その信号は論理０を生み出すためにインバ
ータ１６２によって反転される。一方、ＰＤＺノード１
５２に伝えられた信号は論理０である。第５図に示すよ
うに、インバータ１６４は、論理０の信号を反転し論理
１の信号をＰＤノード１５０に出力する。
【００３４】ＰＤノード１５０への論理１の信号は、演
算増幅器回路のブランチ１３０のトランジスタ１３２を
ターンオフする。従って回路ブランチ１３０を通って流
れる電流は存在しない。従って、トランジスタ１３４、
１３６、１３８、１１６、１２６、１１８及び１２８の
前記ゲートが浮くことになる。もしバイアスが存在しな
ければ、前記演算増幅器２２は前記トランジスタ１０
２、１０４、１０６、１０８、１１２、１１４、１１
６、１１８、１２２、１２４、１２６及び１２８がター
ンオフしたパワーダウン状態に入る。
算増幅器回路のブランチ１３０のトランジスタ１３２を
ターンオフする。従って回路ブランチ１３０を通って流
れる電流は存在しない。従って、トランジスタ１３４、
１３６、１３８、１１６、１２６、１１８及び１２８の
前記ゲートが浮くことになる。もしバイアスが存在しな
ければ、前記演算増幅器２２は前記トランジスタ１０
２、１０４、１０６、１０８、１１２、１１４、１１
６、１１８、１２２、１２４、１２６及び１２８がター
ンオフしたパワーダウン状態に入る。
【００３５】電流制御モードに於てノード１５２は論理
０の信号であるので、トランジスタ１４６及び１４８は
“オン”する。トランジスタ１４９は、回路を安定させ
るために機能し、カスタム化されるべき回路の要素とし
て作用する。ＶBIASノード１７２は電圧ＶDD−２ＶTDを
持ち、ここでＶDDは電源の電圧であり、ＶTDはトランジ
スタ１４６及び１４８の閾値電圧降下である。概ね、Ｖ
DDは５ボルトであり、ＶTDの電圧値は約１ボルトであ
る。ＶBIASノード１７２に於ける電圧は、そのソースが
ＶDDに接続され、そのドレインがＩＲＥＦノード１００
に接続されたＰチャネルＭＯＳＥＦＴ１７４のゲートに
印加される。ＶBIASの値は、トランジスタ１７４がその
線形領域で動作するように適切に選択される。
０の信号であるので、トランジスタ１４６及び１４８は
“オン”する。トランジスタ１４９は、回路を安定させ
るために機能し、カスタム化されるべき回路の要素とし
て作用する。ＶBIASノード１７２は電圧ＶDD−２ＶTDを
持ち、ここでＶDDは電源の電圧であり、ＶTDはトランジ
スタ１４６及び１４８の閾値電圧降下である。概ね、Ｖ
DDは５ボルトであり、ＶTDの電圧値は約１ボルトであ
る。ＶBIASノード１７２に於ける電圧は、そのソースが
ＶDDに接続され、そのドレインがＩＲＥＦノード１００
に接続されたＰチャネルＭＯＳＥＦＴ１７４のゲートに
印加される。ＶBIASの値は、トランジスタ１７４がその
線形領域で動作するように適切に選択される。
【００３６】電圧制御モードに於て、ＩＲＥＦ端子１０
０は、適切な例えば１４７オームの抵抗８（第２図）に
接続され、例えばパッケージされた集積回路のピンを通
して入手可能な前記ＶＲＥＦ端子１０２は、例えば１．
２３５ボルトの適切な基準電圧源７（第２図）に接続さ
れ、パワーダウン回路２０のＯＰＡノード１７０は、Ｖ
BIASノード１７２に短絡される。これらの接続は、図に
描かれた集積回路パッケージ２００及びスイッチ２０２
のための第７図に於て示される。一方、ＶBIASノード１
７２に於ける電圧は、ＯＰＡノード１７０に誘起され、
もし所望されるならば分離した基準電圧が使用される。
ＯＰＡノード１７０に印加される電圧は概ね３ボルトで
ある。トランジスタ１５８はＶBIASをプルダウンする効
果を持たない。３ボルトは“高い”電圧とみなされる。
従って、電圧制御モードに於て論理１の信号は、インバ
ータ１６０によって反転される。結果として得られる論
理０の信号は、インバータ１６２によって続いて論理１
の信号に反転され、ノードＰＤＺに印加される電圧とな
る。インバータ１６４は、論理１の信号をＰＤノード１
５０に印加される論理０の信号に反転する。
０は、適切な例えば１４７オームの抵抗８（第２図）に
接続され、例えばパッケージされた集積回路のピンを通
して入手可能な前記ＶＲＥＦ端子１０２は、例えば１．
２３５ボルトの適切な基準電圧源７（第２図）に接続さ
れ、パワーダウン回路２０のＯＰＡノード１７０は、Ｖ
BIASノード１７２に短絡される。これらの接続は、図に
描かれた集積回路パッケージ２００及びスイッチ２０２
のための第７図に於て示される。一方、ＶBIASノード１
７２に於ける電圧は、ＯＰＡノード１７０に誘起され、
もし所望されるならば分離した基準電圧が使用される。
ＯＰＡノード１７０に印加される電圧は概ね３ボルトで
ある。トランジスタ１５８はＶBIASをプルダウンする効
果を持たない。３ボルトは“高い”電圧とみなされる。
従って、電圧制御モードに於て論理１の信号は、インバ
ータ１６０によって反転される。結果として得られる論
理０の信号は、インバータ１６２によって続いて論理１
の信号に反転され、ノードＰＤＺに印加される電圧とな
る。インバータ１６４は、論理１の信号をＰＤノード１
５０に印加される論理０の信号に反転する。
【００３７】ＰＤＺノード１５２に於ける論理１の信号
は、トランジスタ１４６及び１４８をターンオフさせ
る。ＰＤノード１５０に於ける論理０の信号は、トラン
ジスタ１１６及び１２６の共通に接続されたゲート及び
トランジスタ１１８及び１２８の共通に接続されたゲー
トに於ける適切なバイアス電位を生み出すめに必要とさ
れる前記演算増幅器２２に於けるその他の全てのトラン
ジスタをターンオンさせる。一方、電圧制御モードはＩ
ＲＥＦが８．４ミリアンペア（１．２３５／１４７アン
ペア）となることによって確立される。
は、トランジスタ１４６及び１４８をターンオフさせ
る。ＰＤノード１５０に於ける論理０の信号は、トラン
ジスタ１１６及び１２６の共通に接続されたゲート及び
トランジスタ１１８及び１２８の共通に接続されたゲー
トに於ける適切なバイアス電位を生み出すめに必要とさ
れる前記演算増幅器２２に於けるその他の全てのトラン
ジスタをターンオンさせる。一方、電圧制御モードはＩ
ＲＥＦが８．４ミリアンペア（１．２３５／１４７アン
ペア）となることによって確立される。
【００３８】第４図及び第５図に於けるトランジスタの
幅及び長さは表１に記述された値で、表１に於て第１番
目の数字はミクロンで表されたチャネルの幅であり、第
２番目の数字はミクロンで表されたチャネルの長さであ
る。
幅及び長さは表１に記述された値で、表１に於て第１番
目の数字はミクロンで表されたチャネルの幅であり、第
２番目の数字はミクロンで表されたチャネルの長さであ
る。
【００３９】
【表１】
【００４０】本発明は或る実施例に関して記述された
が、本発明の範囲は、添付の請求項によって定義され、
単に説明のために記述された実施例に限定されるもので
はない。例えば、組立て技術、特定の電圧レベル及び通
常の回路の特定の配置が単なる例示として与えられたも
のである。従ってここでは記述されなかった他の実施例
及び変形実施例も、添付の請求項によって定義されるよ
うに、本発明の範囲に含まれるものであることを了解さ
れたい。。
が、本発明の範囲は、添付の請求項によって定義され、
単に説明のために記述された実施例に限定されるもので
はない。例えば、組立て技術、特定の電圧レベル及び通
常の回路の特定の配置が単なる例示として与えられたも
のである。従ってここでは記述されなかった他の実施例
及び変形実施例も、添付の請求項によって定義されるよ
うに、本発明の範囲に含まれるものであることを了解さ
れたい。。
【００４１】
【発明の効果】上述したように、本発明によれば、演算
増幅器の“オープンループ”状態を除去することによ
り、演算増幅器の出力の変動を抑えることができる。
増幅器の“オープンループ”状態を除去することによ
り、演算増幅器の出力の変動を抑えることができる。
【図１】第１図は、従来技術に基づく選択可能な“電圧
制御モード”または“電流制御モード”の回路の模式図
である。
制御モード”または“電流制御モード”の回路の模式図
である。
【図２】第２図は、本発明に基づく選択可能な“電圧制
御モード”または“電流制御モード”の回路の模式図で
ある。
御モード”または“電流制御モード”の回路の模式図で
ある。
【図３】第３図はパワーダウン回路の模式図である。
【図４】第４図は電圧制御モード及び電流制御モードを
制御可能な電圧ジェネレータの部品レベルの模式図であ
る。
制御可能な電圧ジェネレータの部品レベルの模式図であ
る。
【図５】第５図は、第４図に示した電圧ジェネレータの
模式図である。
模式図である。
【図６】第６図は電流制御モードに於ける集積回路及び
スイッチの模式図である。
スイッチの模式図である。
【図７】第７図は電圧制御モードに於ける集積回路及び
スイッチの模式図である。
スイッチの模式図である。
２ 演算増幅器 ４Ａ スイッチ ４Ｂ スイッチ ６Ａ スイッチ ６Ｂ スイッチ ７ 定電圧源 ８ 抵抗 １０ 定電流源 １２ Ｐ型ＭＯＳＦＥＴ１４電流パス ２０ パワーダウン回路 ２２ 演算増幅器 ２４Ａ スイッチ ２４Ｂ スイッチ ２６Ａ スイッチ ２６Ｂ スイッチ ２７ ノード ２８ ノード ４０ 比較器 ４２ プルダウン抵抗 ４４ 基準電圧 １００ ＩＲＥＦノード １０１ ＶＲＥＦノード １０２ Ｐ型ＭＯＳＦＥＴ １０４ Ｐ型ＭＯＳＦＥＴ １０６ Ｐ型ＭＯＳＦＥＴ １０８ Ｐ型ＭＯＳＦＥＴ １１０ 出力ブランチ回路 １１２ Ｐ型ＭＯＳＦＥＴ １１４ Ｐ型ＭＯＳＦＥＴ １１６ Ｎ型ＭＯＳＦＥＴ １１８ Ｎ型ＭＯＳＦＥＴ １２０ 出力ブランチ回路 １２２ Ｐ型ＭＯＳＦＥＴ １２４ Ｐ型ＭＯＳＦＥＴ １２６ Ｎ型ＭＯＳＦＥＴ １２８ Ｎ型ＭＯＳＦＥＴ １３０ ブランチ回路 １３２ Ｐ型ＭＯＳＦＥＴ １３４ Ｐ型ＭＯＳＦＥＴ １３６ Ｎ型ＭＯＳＦＥＴ １３８ Ｎ型ＭＯＳＦＥＴ １４０ Ｎ型ＭＯＳＦＥＴ １４２ Ｐ型ＭＯＳＦＥＴ １４４ Ｐ型ＭＯＳＦＥＴ １４６ Ｐ型ＭＯＳＦＥＴ １４８ Ｐ型ＭＯＳＦＥＴ １４９ Ｐ型ＭＯＳＦＥＴ １５０ ＰＤノード １５２ ＰＤＺノード １５４ インバータ １５６ Ｎ型ＭＯＳＦＥＴ １５８ Ｎ型ＭＯＳＦＥＴ １６０ インバータ １６２ インバータ １６４ インバータ １７２ ＶBIASノード １７４ Ｐ型ＭＯＳＦＥＴ ２００ 集積回路パッケージ ２０２ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ−チャン・スー アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ファーングローブドラ イブ 867 (72)発明者 チン・ディー・グエン アメリカ合衆国カリフォルニア州95148・ サンノゼ・クラインロード 2721 (72)発明者 フレッド・トゥン−ジェン・チェング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ホーランデリープレイ ス 7584
Claims (8)
- 【請求項１】 第１及び２の入力端子を有する演算増幅
器と、 前記演算増幅器の第１の入力端子に接続されたＶREFノ
ードと、 前記演算増幅器の出力に接続された制御端子を有するト
ランジスタ及び前記演算増幅器の第２の入力端子に接続
されたＩREFノードを有する電流パスと、 前記トランジスタの前記制御端子に接続されたＶBIASノ
ードと、 前記演算増幅器に接続されたパワーダウン回路とを有
し、 電圧制御モードに於ては、前記ＩREFノードが、電圧を
得るための抵抗に接続され、前記ＶREFノードが基準電
圧に接続され、前記パワーダウン回路が、前記演算増幅
器をパワーアップするべく、前記電圧制御モードを表
す、前記パワーダウン回路の制御端子に於ける第１の状
態に応答し、 電流制御モードに於ては、前記ＩREFノードが電流源及
び前記ＶBIASノードに接続され、前記パワーダウン回路
が、前記演算増幅器をパワーダウンするべく、前記電流
制御モードを表す、前記パワーダウン回路の制御端子に
於ける第２の状態に応答することを特徴とする電圧ジェ
ネレータ。 - 【請求項２】 前記パワーダウン回路の制御端子がＯ
ＰＡノードをなし、 前記ＯＰＡノードの前記第１の状態は、前記ＶBIASのノ
ードと接続された状態であり、 前記ＯＰＡノードの前記第２の状態は、非接続状態であ
ることを特徴とする請求項１に記載の電圧ジェネレー
タ。 - 【請求項３】 前記演算増幅器が、前記演算増幅器に
於けるバイアス点に接続されたバイアス回路を有し、前
記バイアス回路は、前記電圧制御モードの間、前記バイ
アス点にバイアス電圧を供給するため、及び前記電流制
御モードの間、前記バイアス点を浮せるために、それぞ
れ前記パワーダウン回路に応答することを特徴とする請
求項１に記載の電圧ジェネレータ。 - 【請求項４】 電源に接続されているソースを有す
る第１のトランジスタと、 前記第１のトランジスタのドレインに接続されるソース
を有する第２のトランジスタと、 電流制御モードに於ては基準電流源に接続され、電圧制
御モードに於ては抵抗に接続されるゲート、及び前記第
２のトランジスタのドレインに接続されるソースとを有
する第３のトランジスタと、 基準電圧源に接続されるゲート、及び前記第２のトラン
ジスタの前記ドレインに接続されるソースとを有する第
４のトランジスタと、 前記電源に接続されるソースを有する第５のトランジス
タと、 前記電圧に接続されるソースを有する第６のトランジス
タと、 前記第５のトランジスタのドレインに接続されるソース
を有する第７のトランジスタと、 前記第６のトランジスタのドレインに接続されるソース
を有する第８のトランジスタと、 前記第７のトランジスタのドレインに接続されるドレイ
ンを有する第９のトランジスタと、 前記第８のトランジスタのドレインに接続されるドレイ
ンを有する第１０のトランジスタと、 前記第９のトランジスタのソースに接続されるドレイン
と、アースに接続されるソースとを有する第１１のトラ
ンジスタと、 前記第１０のトランジスタのソースに接続されるドレイ
ンと、アースに接続されるソースとを有する第１２のト
ランジスタと、 前記電源に接続されるソースを有する第１３のトランジ
スタと、 前記第１３のトランジスタのドレインに接続されるソー
スを有する第１４のトランジスタと、 前記第１４のトランジスタのドレインに接続されるドレ
インを有する第１５のトランジスタと、 前記第１５のトランジスタのソースに接続されるドレイ
ンと、前記アースに接続されるソースとを有する第１６
のトランジスタとを有し、 ここで前記第１、第５及び第６のトランジスタのゲート
が、前記第８のトランジスタのソースに接続され、前記
第２、第７及び第８のトランジスタのゲートが、前記第
９のトランジスタの前記ドレインに接続され、前記第３
及び第４のトランジスタのドレインが、前記第１１のト
ランジスタの前記ドレイン及び前記第１２のトランジス
タの前記ドレインにそれぞれ接続され、 ここで前記第９、第１０、第１４及び第１５のトランジ
スタのゲートが、前記第１５のトランジスタのドレイン
に接続され、前記第１１、第１２及び第１６のトランジ
スタのゲートが、前記第１５のトランジスタの前記ソー
スに接続され、 更にここで前記第１３のトランジスタのゲートに印加さ
れる論理１の信号が、前記演算増幅器をパワーダウンさ
せることを特徴とする演算増幅器。 - 【請求項５】 前記電源と接続されるソースを有する
第１７のトランジスタと、 前記第１７のトランジスタのドレインに接続されるソー
スと、前記第８のトランジスタの前記ドレインに接続さ
れるゲート及びドレインとを有する第１８のトランジス
タとを更に有し、 ここに於て前記第１７のトランジスタのゲートへの論理
的０の信号が、前記演算増幅器をパワーアップすること
を特徴とする請求項４に記載の演算増幅器。 - 【請求項６】 第１９のトランジスタを有するパワー
ダウン回路と、前記第１９の回路のソースが、前記アー
スに接続され、前記第１９のトランジスタのドレイン
が、前記演算増幅器が電圧制御モードにあるとき、前記
第１８のトランジスタの前記ゲートに接続され、前記演
算増幅器が電流制御モードにあるとき浮いたままにさ
れ、 前記第１９のトランジスタのゲートに接続される入力及
び出力を有する第１のインバータと、 前記第１９のトランジスタの前記ドレインに接続される
入力を有する第２のインバータと、 前記第２のインバータの出力に接続される入力を有する
第３のインバータと、 前記第３のインバータの出力に接続される入力を有する
第４のインバータとを有し、 ここで前記第４のインバータの出力が、前記第１３のト
ランジスタの前記ゲートに印加され、 ここで前記第３のインバータの出力が、前記第１７のト
ランジスタの前記ゲートに印加されることを特徴とする
請求項５に記載の演算増幅器。 - 【請求項７】 電圧モードまたは電流モードに於て制
御可能に使用できる電圧ジェネレータであって、 基準電流パスを提供するための手段と、 一方が、前記基準電流パスを提供する手段に接続されて
いる２つの電圧入力手段と、 前記入力手段の間の電位差を高い利得及び帯域幅をもっ
て増幅し、前記基準電流パス提供手段に接続された出力
を有する増幅手段と、 前記増幅手段に於いて選択的に電流の流れを禁止するた
めの、電圧モード動作から電流モード動作への変化、及
び前記増幅手段に於いて選択的に電流の流れを許可する
ための、電流モード動作から電圧モード動作への変化
に、それぞれ応答する、前記増幅手段をパワーダウンす
るための手段とを有することを特徴とする前記電圧ジェ
ネレータ。 - 【請求項８】 前記基準電流パス提供手段が、前記増
幅手段の前記出力に結合されたバイアス電圧を表示する
ための手段を有し、そこで電流モードに於ける前記バイ
アス電圧表示手段が電流源に接続されていて、 更にそこで電圧モードに於ける前記バイアス電圧表示手
段が抵抗に接続されていることを特徴とする請求項７に
記載のジェネレータ。
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