KR100205506B1 - 스위치가능한 전류-기준전압 발생기 - Google Patents

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딩 얀 양
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Abstract

전류제어모드나 전압제어모드에서 동작가능하고, 기준발생기(reference gene rator)가 전류제어모드로 스위치될 때 연산증폭기를 파워다운 시키기 위해 연산증폭기에 연결되는 파워다운 회로를 포함하는 기준발생기 시스템.

Description

스위치가능한 전류-기준전압 발생기
제1도는 종래기술에 따른, 선택가능한 "전압제어모드" 또는 "전류제어모드" 회로의 개략도.
제2도는 본 발명에 따른, 선택가능한 "전압제어모드" 또는 "전류제어모드" 회로의 개략도.
제3도는 예시적 파워다운(power down)회로의 개략도.
제4도는 제어가능한 전압제어모드/전류제어모드 기준발생기의 구성요소를 구체적으로 보여주는 도면.
제5 및 6도는 집적회로 그리고 전류제어모드와 전압제어모드에서의 스위치 상태를 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : P 채널 트랜지스터 8 : 저항기
10 : 전류원 24A, B : 26A, B : 스위치
본 발명은 기준발생기(reference generator), 특히 스위치 가능한 전류-기준 전압발생기에 관한 것이다.
이하 계류중인 동일자 제출된 특허출원(Chinh D. Nguyen et al., "DAC Current Source with Stabilizing Bias, "M-1562 ; Wei-chan Hsu et al., " Dual Sense Amplifier Stucture For Video RAMDACS, " M-1563)은 그 전체가 그대로 본 명세서에 참고로 삽입되었다.
미합중국 특허 제4,814,688호에는 사tlf상 일정한 값으로 동작전압(energizing voltage)을 유지하면서 일정전류 C 전류제어모드)나 기준전압(전압제어모드)에 반응하는 기준발생기가 공개되어 있다. 상기 특허의 시스템은 전류제어모드 동안에 연산증폭기(14)를 회로로부터 분리하고, 소오스(12)에 의해 제공되는 기준전압 VREF이 기준 발생기(1)의 동작에 영향을 미치는 것을 방지한다.
이러한 타입의 기준발생기의 기본적 회로도가 제1도에 도시되어 있다. 이 기준발생기는 연산증폭기(2), 스위치(4,6), 저항기(8), 전류원(10), 전압원(Vcc) 및 P 채널 트랜지스터(12)를 포함한다. 전압 VBIAS는 전류를 발생시키기 위한 칩의 나머지에 의해 이용되는 기준 출력전압이다.
스위치(4A,4B)가 "온"(즉, 폐쇄)위치에 있고, 스위치(6A,6B)가 "오프"(즉, 개방)위치에 있을 때(도면에 도시된 바와 같음), 회로는 전압제어모드 상태에 있게 된다. 이러한 구조에서, 연산증폭기(2)의 출력 VBIAS는 트랜지스터(12)의 게이트에 공급된다. 따라서, 트랜지스터(12)의 게이트 대 소오스 전압은 다음과 같이 나타내진다.
VGS=VG-VS(1)
여기서, VG는 게이트 전압이고, VS는 소오스 전압이다. 따라서 예시된 회로로부터 다음의 식이 얻어진다.
VGS=VBIAS-VCC(2)
트레지스터(12), P 타입 MOSFET 트랜지스터는 ｜VGS｜가 트랜지스터(12)의 임계 전압을 초과할 때 도통한다. 따라서, 전류가 전압원(Vcc), 트랜지스터(12), 저항기(8) 및 접지를 포함하는 전류통로(14)를 따라 흐른다.
저항기(8) 양단에서 발생되는 전압은 상기 전류통로(14)를 통해 사실상 일정한 전류를 유지하기에 적당한 출력 전압을 초래하는 연산증폭기(2)의 정의 입력으로 유도된다. 상기 통로(14)를 통해 흐르는 전류는 다음의 방정식에 의해 계산된다 :
전류=VBIAS/R8(3)
여기서, R8는 저항기(8)의 저항이다.
스위치(4A,4B)가 "오프" 위치에 있고, 스위치(6A,6B)가 "0" 위치에 있을 때는 회로가 "전류제어모드"에 있게 된다. 연산 증폭기(2)의 출력이 트랜지스터(12)의 게이트에 전달되지 못하기 때문에, 연산증폭기(2)는 트랜지스터(12)에 영향을 미치지 않는다. 대신에, 트랜지스터(12)의 게이트가 스위치(6A)에 의해 트랜지스터(12)의 드레인에 연결된다. 따라서
VBIAS=VCC-R8D(4)
여기서, VSD는 소오스 대 드레인 전압이다. 통로(14)를 통한 전류는 정wjs류원(10)에 의해 유지된다.
상기 양쪽의 경우에, 전압 VBIAS는 트랜지스터(12)의 소오스-드레인 전류에 의해 결정된다.
연산증폭기(2)의 출력을 스위칭 하는 것과 관련한 한가지 중대한 결점은 스위치(4A,4B)가 "오프"일 때 연산중폭기(2)가 "오픈 루우프(open loop)"이라는 것이다. 연산증폭기는 통상 높은 전압이득 및 대역폭으로 디자인 되기 때문에, 상기 오픈 루우프 상태는 역효과를 일으키게 된다. 예컨대, 상기 오픈 루우프 상태는 출력의 지나친 파동을 유발시킨다. 이러한 파동으로 인해 전원라인 또는 기판으로부터 전류가 유도된다. 이렇게 유도된 전류는 노이즈를 일으키고, 그 노이즈는 회로의 다른 부분으로 전파됨으로써 회로의 동작 예측이 저감된다.
본 발명에 따라, 앞서 선행 기술에서 요구되었던 "오픈 루우프" 연산증폭기를 제거하여 선행기술의 몇가지 결점을 극복하는 기준발생기 시스템이 제공된다. 본 발명의 한 실시예인 전압기준회로는 2 입력단자를 갖는 연산증폭기를 포함한다. 하나의 입력단자는 VREF 노드에 연결되고, 다른 하나의 입력단자는 IREF 단자에 연결된다. 연산증폭기의 출력은 IREF 단자와 함께 전류통로의 일부를 형성하는 트랜지스터의 제어단자에 연결된다. 트랜지스터의 제어단자는 VBIAS 노드에 연결된다. 파워다운회로가 상기 연산증폭기에 연결된다. 전압제어모드의 경우에, IREF 노드는 전압을 얻기 위해 저항기에 연결되고, VREF 노드는 기준전압에 연결된다. 아울러, 파워다운회로는 연산증폭기를 파워 업(power-up)하기 위한 전압제어모드를 나타내는 그것의 제어단자상의 제1의 상태에 반응한다. 전류제어모드의 경우에, IREF 노드는 전류원과 VBIAS 노드에 연결된다. 아울러, 파워다운회로는 연산증폭기를 파워다운하기 위한 전류제어모드를 나타내는 그것의 제어단자상의 제2의 상태에 반응한다. 이 실시예의 변경으로서, 파워다운회로 제어단자는 전류제어모드를 위해 부동적이고, 전압제어모드를 위해 VBIAS에 연결된다.
이제 본 발명은 첨부도면을 참고로 이하에서 상세히 설명될 것이다.
제2도에 도시되어 있는 바와 같이, 기준전압 VREF은 연산증폭기(22)의 부의 단자에 연결된다. 노드(27)는 연산증폭기(22)의 정의 입력에 연결된다. 연산증폭기(22)의 출력은 트랜지스터(12)의 게이트에 연결된다. 노드(27)는 스위치(24B,26B)에 대한 공통 단자이다. 스위치(24B)의 나머지 단자는 접지에 연결된 저항기(8)에 연결된다. 스위치(26B)의 나머지 단자는 접지에 연결된 전류원(10)에 연결된다. 트랜지스터(12)의 드레인은 노드(27)에 연결된다. 전원 Vcc는 트랜지스터(12)의 소오스에 연결된다.
트랜지스터(12)의 게이트에 유도되는 전압은 노드(28)에도 유도된다. 노드(27)과 (28)은 스위치(26A)에 의해 제어 가능하게 연결 및 차단된다. 노드(28)는 스위치(24A)에 의해 파워다운회로(20)에 제어 가능하게 연결 및 차단된다. 파워다운회로(20)는 연산증폭기에 연결되고, 상기 연산증폭기는 파워다운회로(20)의 출력을 수신하도록 변경된다.
제2도에 도시된 기본 회로구조는 적어도 2가지점에서 제1도에 도시된 회로와 다르다. 먼저, 트랜지스터(12)의 게이트와 연산증폭기(22)사이에 스위치가 없다. 둘째, 스위치(26) (즉, 26A 및 26B)가 "온"이고, 스위치(24)(즉, 24A 및 24B)가 "오프"일 때, 노드(28)가 파워다운회로(20)로부터 차단되고, 그때 파워다운회로(20)는 연산증폭기(22)에 파워다운신호를 발생시킨다.
제3도는 예시적인 파워다운회로(20)를 보여준다. 이 파워다운회로(20)는 비교기(40), 풀다운(pull down)저항기(42), 기준전압(44)을 포함한다. 비교기(40)의 부의 입력은 접지된 저항기(42)와 스위치(24A)에 연결된다. 기준전압(44)은 비교기(40)의 정의 입력단자에 입력을 제공한다.
스위치(24A)가 "오프"일 때, 연산증폭기(40)의 부의 입력에는 어떠한 전압도 존재하지 않고, 소오스(44)로부터의 정의 입력상의 전압으로 인해 비교기의 출력이 공급전압으로 상승하게 된다. 스위치(24A)가 "온"일 때, VBIAS가 비교기(40)의 부의 입력에 가해진다. 기준전압(44)이 접지와 VBIAS 사이에 있기 때문에, 비교기(40)의 출력은 로우(low)이다. 이 출력은 파워다운신호 "PD"이고 이 신호는 회로에 유도되는 노이즈의 레벨을 감소시키기 위해 제어가능한 방법으로 적당히 파워업 또는 파워다운 되도록 상기 변경된 연산증폭기(22)로 보내진다.
제4도에는 제어가능한 전압제어모드/전류제어모드 기준발생기의 구체적 실시예가 도시되어 있다. 이 회로의 동작이 이하에서 설명된다.
제4a도에 도시되어 있는 연산증폭기(22)는 파워다운("PD" : power-down)노드(150)와 파워다운 보충("PDZ" : power-down complement)노드(152)에 있는 제어신호에 반응하도록 변경된 종래의 연산증폭기이다. 다른 연산증폭기 디자인도 또한 적당할 것이다. P 채널 MOSFET(106,108)는 VDD와 직렬 P-채널 MOSFET 트랜지스터(102,104)를 포함하는 전류통로로 부터의 일정 전류를 그들의 공통 연결된 소오스에서 수신하는 디퍼런셜 페어(differential pair)로서 연결된다. 트랜지스터(106)의 게이트는 예컨대 실장된 집적회로의 핀을 통해 입출 가능한 IREF 노드(100)에 연결된다. 트랜지스터(108)의 게이트는 실장된 집적회로의 핀을 통해 입출 가능한 VREF 노드(101)에 연결된다. 전류제어모드에서, IREF 노드(100)는 제2도의 전류원(10)과 같은 일정 전류원에 연결되고, VREF 노드(101)는 부동상태로 남겨지거나 제2도의 소오스(7)와 같은 일정한 기준전압에 연결된다. 전압제어모드에서, VREF 노드(101)는 제2도의 소오스(7)와 같은 일정한 기준전압에 연결되고, IREF 노드(100)는 제2도의 저항기(8)와 같은 적당한 저항기의 한 단자에 연결되고, 상기 저항기의 다른 단자는 접지에 연결된다.
트랜지스터(106,108)의 드레인은 각각의 출력 분기(branch)회로(110,120)에 연결된다. 분기(110)는 VDD, 직렬 P 채널 MOSFET(112,114), 직렬 n 채널 MOS FET(116,118), 및 접지를 포함한다. 분기(120)는 VDD, 직렬 P 채널 MOSFET (122,124), 직렬 n 채널 MOSFET(126,128), 그리고 및 접지를 포함한다. 트랜지스터(102,112 및 122)의 게이트는 공통으로 연결되고, 출력분기(120)의 트랜지스터의 드레인과 트랜지스터(124)의 소오스에 연결된다. 트랜지스터(104,114 및 124)의 게이트는 공통으로 연결되고, 출력분기(110)의 트랜지스터(114)의 드레인과 트랜지스터(116)의 드레인에 연결된다. 출력분기(120)의 트랜지스터(124)의 드레인과 트랜지스터(126)의 드레인에 공통인 노드는 VBIAS 노드(172)이다. 분기(110)에서, 트랜지스터(116)의 소오스 및 트랜지스터(118)의 드레인은 트랜지스터(106)의 드레인과 공통으로 연결된다. 분기(120)에서, 트랜지스터(126)의 소오스와 트랜지스터(128)의 드레인은 트랜지스터(108)의 드레인과 공통으로 연결된다.
연산증폭기(22)가 파워업 상태 또는 파워다운 상태 중 어느 것에 있느냐 하는 것은 트랜지스터(116,126)의 공통 연결된 게이트상의 바이어스, 그리고 트랜지스터(118,128)의 공통 연결된 게이트상의 바이어스에 의존한다. 이들 바이어스는 VDD, 직렬 P 채널 MOSFET(132,134), 직렬 n 채널 MOSFET(136, 138) 및 접지를 포함하는 회로분기(130)에 의해 결정된다. 트랜지스터(132)의 게이트는 PD 단자(150)에 연결된다. 트랜지스터(134,136)의 케이트는 트랜지스터(134,136)의 드레인, 그리고 출력회로(110,120)의 트랜지스터(116, 126)의 게이트와 공통으로 연결된다. 트랜지스터(138)의 게이트는 공통 연결된 트랜지스터(136)의 소오스 및 트랜지스터(136)의 드레인에 연결되고, 아울러 출력회로(110,120)의 트랜지스터(118,128)의 게이트에 연결된다.
전류제어모드 동안 VBIAS 노드(172)를 정지시키는 것을 돕기 위해 다른 회로가 제공된다. 전류제어모드 동안, 노드(152)에서의 신호 PDZ는 로우(low)이다. 소오스가 VDD에 연결되고, 드레인이 P 채널 MOSFET(148)에 연결되어 있는 P 채널 MOSFET(146)가 턴온된다. 게이트 및 드레인이 VBIAS에 연결되어 있는 트랜지스터(148)가 또한 턴온되고, 이에 의해 노드 VBIAS에 전류를 공급한다. 전류통로는 소오스가 VBIAS 노드(172)에 연결되어 있는 P 채널 MOSFET(142)와, 게이트와 드레인이 트랜지스터(142)의 게이트와 드레인에 공통으로 연결되고 소오스가 접지되어 있는 n 채널 MOSFET(140)을 통해 완성된다. VBIAS노드(72)가 충분히 정지되면, 트랜지스터(142)를 통과한 전류는 감소하고, 트랜지스터(144)를 통해 흐르게 된다. 상기 트랜지스터(144)의 소오스는 VDD에 연결되고, 그것의 게이트 및 드레인은 트랜지스터(142, 140)의 각각의 게이트 및 드레인에 공통으로 연결된다. 전압제어모드 동안, 노드(152)에서의 신호(PDZ)가 하이(high)이기 때문에 트랜지스터(146,148)는 "오프"이고, 전류는 트랜지스터(142)보다는 트랜지스터(144)쪽으로 흐르게 된다.
게이트 VBIAS 노드(172)에 연결되고 소오스 및 드레인이 VDD에 연결되어 있는 P 채널 MOSFET(149)는 VBIAS 노드(172)쌍의 노이즈를 감소시키도록 일반적으로 캐패시터 처럼 작용한다. IREF 노드(100)도 또한 실장된 집적회로의 핀을 통해 입출 가능한 VBIAS 노드(172)로 단락된다.
제4b도에 도시된 파워다운회로(20)는 연산증폭기(22)와 관련해 다음과 같이 동작한다. 전류제어모드에서, IREF 단자(100)는 제2도의 소오스(110)와 같은 전류원에 연결되고, 또한 VBIAS 노드(172)에 단락되고, 그리고 예컨대 실장된 집적회로의 핀을 통해 입출 가능한 파워다운회로(20)의 OPA 노드(17)는 부동 상태로 남게 된다. 이러한 연결은 예시적 집적회로(200)와 스위치(202)에 대한 제5도의 도면에 도시되어 있으며, 기계적 또는 전기적으로 실행될 수 있다. n 채널 MOSFET(158)의 게이트 전압 트랜지스터(158)를 턴온하도록 설정된다. 제4b도의 실시예에서, 트랜지스터(158)를 턴온하기 위해서 2V면 충분하다. 트랜지스터(148)가 "온"일 때 , OPA 노드(170)는 접지된다. 인버터(154)의 출력 전압은 인버터(154)를 포함하는 P 타입 및 n 타입 트랜지스터의 비로 결정된다. 본 발명에서 사용되는 비의 일예로, P 타입 트랜지스터는 20μ의 폭과 20μ의 길이를 갖고 n 타입 트랜지스터는 20μ의 폭과 2.5μ의 길이를 갖는다. 트랜지스터(156)는 노이즈를 제거하기 위한 부하 엘레멘트로서 작용하는데, 그렇지 않을 경우에는 상기 고속회로에 의해 노이즈가 발생되게 될 것이다.
OPA 노드(170)가 접지된 경우, 인버터(160)의 입력에 논리 0(zero) 신호가 유도된다. 인버터(160)는 이 신호를 논리 1신호로 변환하고, 이것은 인버터(162)에 의해 논리 0으로 변환된다. 따라서, PDZ 노드(152)에 유도되는 신호는 0이다. 제4도를 통해 잘 알 수 있는 바와 같이, 인버터(164)는 논리 0신호를 변환하고, PD 노드(150)에 논리 1신호를 출력한다.
PD 노드(150)에서의 논리 1신호는 연산증폭기 회로 분기(130)의 트랜지스터(132)를 턴오프 시킨다. 따라서, 회로 분기(130)를 통해서는 전류가 흐르지 않는다. 그 결과, 트랜지스터(134, 136, 138, 116, 126, 118 및 128)는 부동상태로 된다. 바이어스가 없다면, 연산증폭기(22)는 파워다운 상태로 되고, 이 상태에서 트랜지스터(102, 104, 106, 108, 112, 114, 116, 118, 122, 124, 126 및 128)는 턴오프 된다.
노드(152)는 전류제어모드에서 논리 0신호이기 때문에, 트랜지스터(146, 148)는 "온"이다. 트랜지스터(149)는 회로를 안정화시키기 위해 작용하고, 회로의 커스톰(custom)엘레멘트로서 이용된다. VBIAS 노드(172)는 VDD-2VTD의 전압을 갖고, 여기서 VDD는 소오스 전압이고 VTD는 트랜지스터(146, 148)의 임계 전압 강하이다. 통상, VDD는 5V이고, 전압 VTD는 약 1V이다. VBIAS 노드(172)에서의 전압은 P 채널 MOSFET(174)의 게이트에 가해지는 바, 상기 MOSFET(147)의 소오스는 VDD에 연결되고, 그것의 드레인을 IREF 노드(100)에 연결되어 있다. VBIAS의 값은 트랜지스터(174)가 그것의 선형구역에서 동작하도록 적당히 선택된다.
전압제어모드에서, IREF 터미널(100)은 예컨대 147Ω의 적당한 저항기(8)(제2도)에 연결되고; 예컨대 실장된 집적회로의 핀을 통해 입출 가능한 VREF 터미널(102)은 예컨대 1.235V의 적당한 기준전압원(7)(제2도)에 연결되고; 그리고 파워다운회로(20)의 OPA 노드(170)는 VBIAS 노드(172)에 단락된다. 이러한 연결이 집적회로 패키지(200)와 스위치(202)로 제6도에 도시되어 있다. 따라서, VBIAS 노드(172)에서의 전압은, 요구될 경우 별도의 기준전압이 사용될 수 있을지라도, OPA 노드(170)로 유도된다. 통상, OPA 노드(170)에 가해지는 전압은 3V이다. 트랜지스터(158)는 VBIAS를 풀 다운함에 있어 비효과적이다. 3V가 "하이"전압으로서 고려된다. 따라서, 전압제어모드에서, 논리 1신호가 인버터(160)에 의해 변환된다. 얻어진 논리 0신호는 계속해서 인버터(164)에 의해 논리 1신호로 변환되어 노드 PDZ에 가해지는 전압이 된다. 인버터(164)는 논리 1신호를 PD 노드(150)에 가해지는 0으로 변환한다.
PDZ 노드(152)에서의 논리 1은 트랜지스터(146,148)가 턴 오프되게 한다. PD 노드(150)에서의 논리 1은 트랜지스터(146, 148)가 턴 오프되게 한다. PD 노드(150)에서의 논리 0신호는 공통 연결된 트랜지스터(116,126)의 게이트와 공통 연결된 트랜지스터(118, 128)의 게이트의 적당한 비아어스 전위를 형성하는데 요구되는 연산증폭기(22)의 모든 나머지 트랜지스터를 턴온할 것이다. 따라서, 전압제어모드는 8.4mA(1.235/147A)와 동등한 IREF로 실행된다.
제 4a, 4b도에서의 트랜지스터의 폭 및 길이는 표 1에서 설명된다. 거기서, 첫 번째 부호는 미크론 단위의 채널폭이고, 두 번째 부호는 미크론 단위의 채널 길이이다.
본 발명이 어떤 정해진 실시예로 설명되었지만. 본 발명의 범위는 청구범위에 의해 한정되고, 단순히 예로서 설명된 상기 실시예에 한정되어서는 않된다. 예컨대, 제조기술, 특정한 전압레벨, 그리고 특정한 종래회로의 배열은 실예이다. 따라서, 본 명에서 설명되지 않은 다른 실시예 및 변경이 청구범위에서 정의된 바와 같이 본 발명의 범위내에서 가능하다.

Claims (8)

  1. 제1 및 제2의 입력단자를 갖는 연산증폭기; 상기 연산증폭기의 제1의 입력단자에 연결되는 VREF 노드; 상기 연산증폭기의 출력에 연결되는 제어 단자를 갖는 트랜지스터와 상기 연산증폭기의 제2의 입력단자에 연결되어 있는 IREF 노드를 포함하는 저류통로; 상기 트랜지스터의 제어단자에 연결되는 VBIAS 노드; 그리고 상기 연산증폭기에 연결되는 파워다운회로를 포함하고, 전압제어모드를 위해. 상기 IREF 노드는 전압을 얻기 위해 저항기에 연결되고, 상기 VREF 노드는 기준압에 연결되고, 그리고 상기 파워다운 회로는 상기 연산증폭기를 파워업 시키기 위해 상기 전압제어모드를 나타내는 그것의 제어단자상의 제1의 상태에 반응하고; 그리고 전류제어모드를 위해, 상기 IREF 노드는 전류원과 VBIAS 노드에 연결되고, 그리고 상기 파워다운회로는 상기 연산증폭기를 파워다운시키기 위해 상기 전류제어모드를 나타내는 그것의 제어단자상의 제2의 상태에 반응하는 것을 특징으로 하는 스위치 가능한 전류-기준 전압발생기.
  2. 제1항에 있어서, 상기 파워다운회로의 제어단자는 OPA 노드이고; 상기 OPA 노드의 제1의 상태는 상기 VBIAS 노드에의 연결이고; 그리고 상기 OPA 노드의 제2의 상태는 부동상태인 것을 특징으로 하는 스위치 가능한 전류-기준 전압발생기.
  3. 제1항에 있어서, 상기 연산증폭기는 상기 연산증폭기의 비아어싱 점에 연결되는 바이어스 회로를 포함하고, 상기 바이어스회로는 상기 전압제어모드 동안 상기 바이어싱 점에 바이어스 전위를 공급하기 위해, 그리고 상기 전류제어모드 동안 상기 바이어싱 점을 부동시키그 위해 상기 파워다운회로에 반응하는 것을 특징으로 하는 스위치 가능한 전류-기준 전압발생기.
  4. 소오스가 전압원에 연결되어 있는 제1의 트랜지스터; 소오스가 상기 제1의 트랜지스터의 드레인에 연결되어 있는 제2의 트랜지스터; 게이트가 전류제어모드에서는 기준전류원에, 그리고 전압제어모드에서는 저항기에 연결되어 있고, 소오스가 상기 제2의 트랜지스터의 드레인에 연결되어 있는 제3의 트랜지스터; 게이트가 기준전압원에 연결되어 있고, 소오스가 상기 제2의 트랜지스터의 드레인에 연결되어 있는 제4의 트랜지스터; 소오스가 상기 전압원에 연결되어 있는 제5의 트랜지스터; 소오스가 상기 전압원에 연결되어 있는 제6의 트랜지스터; 소오스가 상기 제5의 트랜지스터의 드레인에 연결되어 있는 제7의 트랜지스터; 소오스가 상기 제6의 트랜지스터의 드레인에 연결되어 있는 제8의 트랜지스터; 드레인이 상기 제7의 트랜지스터의 드레인에 연결되어 있는 제9의 트랜지스터; 드레인이 상기 제8의 트랜지스터의 드레인에 연결되어 있는 제10의 트랜지스터; 드레인이 상기 제9의 트랜지스터의 소오스에 연결되어 있고, 소오스가 접지에 연결되어 있는 제11의 트랜지스터; 드레인이 상기 제10의 트랜지스터의 소오스에 연결되어 있고, 소오스가 상기 접지에 연결되어 있는 제12의 트랜지스터; 소오스가 상기 전압원에 연결되어 있는 제13의 트랜지스터; 소오스가 상기 제13의 트랜지스터의 드레인에 연결되어 있는 제14의 트랜지스터; 드레인이 상기 제14의 트랜지스터의 드레인에 연결되어 있는 제15의 트랜지스터; 그리고 드레인이 상기 제15의 트랜지스터의 소오스에 연결되어 있고, 소오스가 상기 접지에 연결되어 있는 제 16의 트랜지스터를 포함하고, 상기 제1, 제5 및 제6의 트랜지스터의 게이트는 상기 제8의 트랜지스터의 소오스에 연결되고, 상기 제2, 제7 및 제8의 트랜지스터의 게이트는 상기 제9의 트랜지스터의 드레인에 연결되고, 상기 제3 및 제4의 트랜지스터의 드레인은 각각 상기 제11의 트랜지스터의 드레인과 상기 제12의 트랜지스터의 드레인에 연결되고; 상기 제9, 제10, 제14 및 제15의 트랜지스터의 게이트는 상기 제15트랜지스터의 드레인에 연결되고, 그리고 상기 제11, 제12 및 제16의 트랜지스터의 게이트는 상기 제15의 트랜지스터의 소오스에 연결되고, 상기 제13의 트랜지스터의 게이트에 가해지는 논리 1신호는 상기 연산 증폭기를 파워다운 시키는 것을 특징으로 하는 연산증폭기,
  5. 제4항에 있어서, 소오스가 상기 전압원에 연결되어 있는 제17의 트랜지스터; 그리고 소오스가 상기 제17의 트랜지스터의 드레인에 연결되고, 드래인 및 게이트가 상기 제8의 트랜지스터의 드레인에 연결되어 있는 제18의 트랜지스터를 포함하고, 상기 제17의 트랜지스터의 게이트에의 논리 1신호는 상기 연산증폭기를 파워업시키는 것을 특징으로 하는 연산증폭기.
  6. 제5항에 있어서, 연산증폭기가 전압제어모드에 있을 때는 소오스가 상기 접지에 연결되고 드레인이 상기 제18의 트랜지스터의 게이트에 연결되고, 제19의 트렌지스터를 가지고, 전류제어모드에 있을 때는 부동상태로 남게 되는 파워다운회로; 입력 및 출력이 상기 제19의 트랜지스터의 게이트에 연결되어 있는 제1의 인버터; 입력이 상기 제19의 트랜지스터의 드레인에 연결되어 있는 제2의 인버터; 입력이 상기 제2의 인버터의 출력인 제3의 인버터; 그리고 입력이 상기 제3의 인버터의 출력인 제4의 인버터를 포함하고, 상기 제4의 인버터의 출력이 상기 제13의 트랜지스터의 게이트에 가해지고, 상기 제3의 인버터의 출력이 상기 제17의 트랜지스터의 게이트에 가해지는 것을 특징으로 하는 연산증폭기.
  7. 기준전류통로를 제공하기 위한 수단; 그중 하나가 상기 기준전류통로 제공수단에 접속되어 있는 2개의 전압입력수단; 상기 기준전류통로 제공수단에 접속되는 출력을 갖는, 상기 입력수단간의 전압차를 높은 이득 및 대역폭으로 증폭하기 위한 수단; 그리고 상기 증폭수단에서의 전류흐름을 선택적으로 차단하기 위해 전압모드 동작으로부터 전류모드동작으로의 전이에 반응하고 상기 증폭수단에서의 전류흐름을 선택적으로 가능하게 하기 위해 전류모드 동작으로부터 전압모드 동작으로의 전이에 반응하는, 상기 증폭수단을 파워다운 시키기 위한 수단을 포함하는 것을 특징으로 하는 스위치 가능한 전류-기준전압 발생기.
  8. 제7항에 있어서, 상기 기준전류통로 제공수단은 상기 중폭수단의 출력에 접속된 바이어스 전압을 나타내기 위한 수단을 포함하고, 전류모드에서 상기 바이어스 전압 표시수단은 전류원에 연결되고, 그리고, 전압모드에서 상기 바이어스 전압 표시수단은 저항에 연결되는 것을 특징으로 하는 스위치 가능 전류-기준전압 발생기.
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