KR960704393A - 하이 스윙 인터페이스 단(high swing interface stage) - Google Patents

하이 스윙 인터페이스 단(high swing interface stage)

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Abstract

상이한, 특히 고전압원에 의해 작동하는 디바이스를 포함할 수 있는 다른 디바이스로부터 데이타를 수신하거나 데이타를 전송할 수 있는 집적 CMOS 하이 스윙 인터페이스 출력단. 이 인터페이스는 기판상의 별개의 공통 웰의 각각의 디바이스 세트로 3개의 p-채널 디바이스(P10, P11, P15)와 N-채널 디바이스(N12, N13, N14)를 이용한다. 2개의 P-채널 디바이스(P10, P11)는 포지티브 전원 단자(VCC)와 출력 사이에 직렬로 접속되고 2개의 N-채널 디바이스(N12, N13)는 출력과 네거티브 전원 단자(GND) 사이에 직렬로 접속된다. 제3P-채널 디바이스(P15)는 모든 3개의 P-채널 디바이스와 국부 기판의 공통 접속부와 VCC에 접속된 P-채널 디바이스의 게이트 사이에서 접속된다. 제3N-채널 디바이스(N14)는 마찬가지로 모든 3개의 N-채널 디바이스와 각각의 국부기판의 공통 접속부와 GND에 접속된 N-채널 디바이스(N13)의 게이트 사이에 접속된다. 모든 6개 디바이스에 대한 적절한 제어는 인터페이스가 액티브일 때 출력에 대한 구동을 제공하는 반면에, 전력이 공급되지 않았을 때 그리고 전력이 공급되었지만 액티브가 아닐 때 전원 범위를 넘는 출력에 대한 프리 스윙을 제공한다.

Description

하이 스윙 인터페이스 단(HIGH SWING INTERFACE STAGE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 하이 레벨 및 로루 레벨 출력이 전력원 레일에 매우 근접하게 이루어질 수 있는 하이 스윙 인터페이스 출력단을 예시하는 본 발명의 회로도.

Claims (10)

  1. 기판의 공통 P-채널 웰에 형성된 제1, 제2 및 제3 P-채널 디바이스; 와 기판의 또 다른 공통 N-채널 웰에 형성된 제1, 제2 및 제3 N-채널 디바이스; 와 인터페이스에 전력이 공급되고 액티브가 아닐 때 인터페이스에 제3 P-채널 및 제3 N-채널 디바이스를 유지하고, 그리고 제2 P-채널 및 제1 N-채널 디바이스는 출력 단자의 하이 및 로우상태를 결정하기 위해 제어될 수 있도록 인터페이스에 전력이 공급되고 액티브일 때 인터페이스에 제1 P-채널 및 제2 N-채널 디바이스를 유지하는 회로로 이루어지며, 제1, 제2 및 제3 P-채널 디바이스의 각각은 디바이스를 턴 온 및 턴 오프시키는 게이트를 가지고, 제1, 제2 및 제3 P-채널 디바이스의 각각은 N채널 웰을 관통하는 전도를 제어하는 게이트를 가지고, 제1 및 제2 P-채널 디바이스는 각각 포지티브 전원 단자와 출력 단자 사이에서 직렬로 접속되고, 재3 P-채널 디바이스는 제1 및 제2 P-채널 디바이스의 공통 접속부와 제1 P-채널 디바이스의 게이트 사이에서 접속되고, 제1, 제2 및 제3 P-채널 디바이스의 공통 접속부는 각각의 공통 웰에 접속되고, 제1 및 제2 N-채널 디바이스는 각각 네거티브 전원 단자와 출력 단자 사이에서 직렬로 접속되고, 제3 N-채널 디바이스는 제1 및 제2 N-채널 디바이스의 공통 접속부와 제2 N-채널 디바이스의 게이트 사이에서 접속되고, 제1, 제2 및 제3 N-채널 디바이스의 공통 접속부는 공통의 N-채널 웰에 접속되는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  2. 제1항에 있어서, 인터페이스에 전력이 공급되고 액티브가 아닐 때 인터페이스에 제3 P-채널 및 제 3 N-채널 디바이스를 유지하고, 인터페이스에 전력이 공급되고 액티브일 때 제1 P-채널 및 제2 N-채널 디바이스를 유지하는 회로는, 제4 P-채널 디바이스 및 제4 N-채널 디바이스; 와 (a) 제3 P-채널 및 제3 N-채널 디바이스를 제어가능하게 턴 온시키고 제4 P-채널 및 제4 N-채널 디바이스를 제어가능하게 턴 오프시키기 위해 그리고 (b) 제3P-채널 및 제3 N-채널 디바이스를 제어가능하게 턴 오프시키고 제4 P-채널 및 제4 N-채널 디바이스를 제어가능하게 턴 온시키기 위해, 제3 및 제4 P-채널 디바이스의 게이트와 제3 및 제4 N-채널 디바이스의 게이트를 제어하는 회로로 이루어지고, 제4 P-채널 디바이스 및 제4 N-채널 디바이스 각각은 디바이스를 턴 온 및 턴 오프시키는 게이트를 가지며, 제4 P-채널 디바이스는 포지티브 전원 단자와 제2 N-채널 디바이스의 게이트 사이에 접속되며, 제4 N-채널 디바이스는 제1 P-채널 디바이스의 게이트와 네거티브 전원 단자 사이에 접속되는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  3. 제2항에 있어서, 제3 및 제4 P-채널 디바이스의 게이트와 제3 및 제4 N-채널 디바이스의 게이트를 제어하는 회로는, 제4 N-채널 및 제3 P-채널 디바이스의 게이트에 접속된 제1 제어라인 및 제4 P-채널 및 제3 N-채널 디바이스의 게이트에 접속된 제2 제어라인; 과 제1 및 제2 전압상태에 대한 전압을 제1 제어라인에 제공하고, 제1 제어라인상의 전압의 역전압을 제2 제어라인상에 제공하는 회로로 이루어지는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  4. 제3항에 있어서, 제1 제어라인상의 전압의 역전압을 제2 제어라인상에 제공하는 회로는 제1 제어라인으로부터 제2 제어라인으로 결합된 인버터인 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 집적회로의 하나 또는 하나 이상의 기생 다이오드는 전력이 포지티브 전원 단자에 공급되지 않았을 때 네거티브 전원 단자의 전압 근방으로 제3 P-채널 및 N-채널 트랜지스터의 게이트를 유지함으로써, 인터페이스 단 출력 단자는 인터페이스 단 출력 단자가 전원 단자상의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 고 임피던스를 나타내는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  6. 상이하고 고 전압원으로 작동할 수 있는 다른 장치와 인터페이싱하는 하이 스윙 성능을 갖는 집적 CMOS 인터페이스 단에 있어서, 제1, 제2 및 제3 P-채널 트랜지스터; 와 (a) 전력이 포지티브 전원 단자에 공급되었을 때 제2 P-채널 및 N-채널 트랜지스터를 턴 온시킴으로써, 제1 P-채널 또는 제1 N-채널 트랜지스터가 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하기 위해 턴 온될 수 있고, (b) 전력이 포지티브 전원 단자에 공급되고 인터페이스 단이 디스에이블되었을 때 제2 P-채널 및 N-채널 트랜지스터를 턴 오프시키고 제3 P-채널 및 N-채널 트랜지스터를 턴 온시킴으로써, 인터페이스 단 출력 단자가 전원 단자상의 포지티브 및 네거티브 전압보다 큰 전압으로 구동되는 경우에도 인터페이스 단 출력 단자는 고 임피던스를 나타내도록 하기 위한 회로로 이루어지며, 제1, 제2 및 제3 P-채널 트랜지스터의 각각은 제1 및 제2 P-형 확산 영역과 이들 사이에 게이트를 갖는 N-형 보디 영역을 가지며, 제1, 제2 및 제3 N-채널 트랜지스터의 각각은 제1 및 제2 N-형 확산 영역과 이들 사이에 게이트를 갖는 P-형 보디 영역을 가지며, 제1, 제2 및 제3 P-채널 트랜지스터의 N-형 보디 영역은 공통으로 접속되고, 제1, 제2 및 제3P-채널 트랜지스터의 제1 P-형 확산 영역에 접속되고, 제1, 제2 및 제3 N-채널 트랜지스터의 P-형 보디 영역은 공통으로 접속되고, 제1, 제2 및 제3 N-채널 트랜지스터의 제1 N-형 확산 영역에 접속되고, 제1 P-채널 트랜지스터의 제2 P-형 확산 영역은 제1 N-채널 트랜지스터의 제2 N-형 확산 영역과 인터페이스 단 출력 단자에 접속되고, 제2 P-채널 트랜지스터의 제2 P-형 확산 영역은 포지티브 전원 단자에 접속되고, 제2 N-채널 트랜지스터의 제2 N-형 확산 영역은 네거티브 전원 단자에 접속되고, 제3 P-채널 트랜지스터의 제2 P-형 확산 영역은 제2 P-채널 트랜지스터의 게이트에 접속되고, 제3 N-채널 트랜지스터의 제2 N-형 확산 영역은 제2 N-채널 트랜지스터의 게이트에 접속되고, 제1 P-채널 및 제1 N-채널 트랜지스터의 게이트는 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하도록 제1 P-채널 및 N-채널 트랜지스터를 작동시키기 위한 입력을 제공하는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  7. 제6항에 있어서, 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3 P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지함으로써, 인터페이스 단 출력 단자가 전원 단자상에서의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 인터페이스 단 출력 단자가 고 임피던스를 나타내는 회로를 더 포함하는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  8. 제7항에 있어서, 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3 P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 회로는, 집적 회로의 하나 또는 하나 이상의 기생 다이오드로 이루어지는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  9. 상이하고 고 전압원으로 작동할 수 있는 다른 장치와 인터페이싱하는 하이 스윙 성능을 갖는 집적 CMOS 인터페이스단을 제공하는 방법에 있어서, (a) 제1, 제2 및 제3 P-채널 트랜지스터와, 제1, 제2 및 제3 N-채널 트랜지스터를 제공하는 단계와 (b) 전력이 포지티브 전원 단자에 공급되었을 때 제2 P-채널 및 N-채널 트랜지스터를 턴 온시키는 단계; 와 (c) 전력이 포지티브 전원 단자에 공급되고 인터페이스 단이 디스에이블되었을 때 제2 P-채널 및 N-채널 트랜지스터를 턴 오프시키고 제3 P-채널 및 N-채널 트랜지스터를 턴 온 시키는 단계; 와 (d) 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3 P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 단계로 이루어지며, 제1, 제2 및 제3 P-채널 트랜지스터의 각각은 제1 및 제2 P-형 확산 영역과 이들 사이에 게이트를 갖는 공통의 N-형 보디 영역을 가지며, 제1, 제2 및 제3 N-채널 트랜지스터의 각각은 제1 및 제2 N-형 확산 영역과 이들 사이에 게이트를 갖는 공통의 P-형 보디 영역을 가지며, 제1, 제2 및 제3 P-채널 트랜지스터의 N-형 보디 영역은 제1, 제2 및 제3 P-채널 트랜지스터의 제1 P-형 확산 영역 접속되고, 제1, 제2 및 제3 N-채널 트랜지스터의 P-형 보디 영역은 제1, 제2 및 제3 N-채널 트랜지스터의 제1 N-형 확산 영역에 접속되고, 재1 P-채널 트랜지스터의 제2 P-형 확산 영역은 제1 N-채널 트랜지스터의 제2 N-형 확산 영역과 인터페이스 단 출력 단자에 접속되고, 제2 P-채널 트랜지스터의 제2 P-형 확산 영역은 포지티브 전원 단자에 접속되고, 제2 N-채널 트랜지스터의 제2 N-형 확산 영역은 네거티브 전원 단자에 접속되고, 제3 P-채널 트랜지스터의 제2 P-형 확산 영역은 제2 P-채널 트랜지스터의 게이트에 접속되고, 제3 N-채널 트랜지스터의 제2 N-형 확산 영역은 제2 N-채널 트랜지스터의 게이트에 접속되고, 제1 P-채널 및 제1 N-채널 트랜지스터의 게이트는 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하도록 제1 P-채널 및 N-채널 트랜지스터를 작동시키기 위한 입력을 제공하고, 상기 (b) 단계에 의해, 제1 P-채널 또는 제1 N-채널 트랜지스터가 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하기 위해 턴 온될 수 있고, 상기 (c) 단계에 의해, 인터페이스 단 출력 단자가 전원 단자상의 포지티브 및 네거티브 전압보다 큰 전압으로 구동되는 경우에도 인터페이스 단 출력 단자는 고 임피던스를 나타내고, 상기 (d) 단계에 의해, 인터페이스 단 출력 단자가 전원 단자상에서의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 인터페이스 단 출력 단자가 고 임피던스를 나타내는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  10. 제9항에 있어서, 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3 P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 회로는, 집적 회로의 하나 또는 하나 이상의 기생 다이오드로 이루어지는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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