JPH09283756A - アナログスイッチ - Google Patents
アナログスイッチInfo
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- JPH09283756A JPH09283756A JP8096598A JP9659896A JPH09283756A JP H09283756 A JPH09283756 A JP H09283756A JP 8096598 A JP8096598 A JP 8096598A JP 9659896 A JP9659896 A JP 9659896A JP H09283756 A JPH09283756 A JP H09283756A
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- power mos
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- drain
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Abstract
(57)【要約】
【課題】オン抵抗を低減するとともに、全体の大きさを
小さくすることができるアナログスイッチを提供する。 【解決手段】アナログスイッチ１を構成するパワーＭＯ
Ｓトランジスタ２のソース−ボディ間とドレイン−ボデ
ィ間にそれぞれＮＭＯＳトランジスタ７，８を接続し
た。制御回路３は、入出力端子５，６にかかる電圧とパ
ワーＭＯＳトランジスタ２のオン又はオフの状態に基づ
いてＮＭＯＳトランジスタ７，８をオン又はオフに制御
し、パワーＭＯＳトランジスタ２のボディをソース又は
ドレインに接続して入出力端子５，６間に双方向に電流
を流す。
小さくすることができるアナログスイッチを提供する。 【解決手段】アナログスイッチ１を構成するパワーＭＯ
Ｓトランジスタ２のソース−ボディ間とドレイン−ボデ
ィ間にそれぞれＮＭＯＳトランジスタ７，８を接続し
た。制御回路３は、入出力端子５，６にかかる電圧とパ
ワーＭＯＳトランジスタ２のオン又はオフの状態に基づ
いてＮＭＯＳトランジスタ７，８をオン又はオフに制御
し、パワーＭＯＳトランジスタ２のボディをソース又は
ドレインに接続して入出力端子５，６間に双方向に電流
を流す。
Description
【０００１】
【発明の属する技術分野】本発明はアナログスイッチに
係り、詳しくはパワーＭＯＳトランジスタを用いて双方
向に電流を流すアナログスイッチに関するものである。
係り、詳しくはパワーＭＯＳトランジスタを用いて双方
向に電流を流すアナログスイッチに関するものである。
【０００２】
【従来の技術】図４は、従来のアナログスイッチ５１の
回路図である。アナログスイッチ５１は、ＮチャネルＭ
ＯＳトランジスタよりなるパワーＭＯＳトランジスタ５
２，５３と、制御回路５４とから構成されている。
回路図である。アナログスイッチ５１は、ＮチャネルＭ
ＯＳトランジスタよりなるパワーＭＯＳトランジスタ５
２，５３と、制御回路５４とから構成されている。
【０００３】両パワーＭＯＳトランジスタ５２，５３の
ドレインを共通にして直列に接続され、各パワーＭＯＳ
トランジスタ５２，５３のソースを入出力端子５７，５
８にそれぞれ接続されている。
ドレインを共通にして直列に接続され、各パワーＭＯＳ
トランジスタ５２，５３のソースを入出力端子５７，５
８にそれぞれ接続されている。
【０００４】図５に示すように、パワーＭＯＳトランジ
スタ５２（５３）は、縦型の二重拡散ＭＯＳ（ＤＭＯ
Ｓ）ＦＥＴであって、高抵抗のＮ型シリコンよりなる半
導体基板６１に、同じ窓から２種類の不純物を拡散する
ことによってボディとなるボディ領域６２と、ソースと
なるソース領域６３が形成されている。パワーＭＯＳト
ランジスタ５２（５３）は、半導体基板６１をドレイン
（Ｄ）、ボディ領域６２とソース領域６３とを共通接続
したソース（Ｓ）、及び、図示しない絶縁膜を挟んで半
導体基板６１とボディ領域６２の表面に形成したゲート
電極６４よりなるゲート（Ｇ）の３端子構造となってい
る。
スタ５２（５３）は、縦型の二重拡散ＭＯＳ（ＤＭＯ
Ｓ）ＦＥＴであって、高抵抗のＮ型シリコンよりなる半
導体基板６１に、同じ窓から２種類の不純物を拡散する
ことによってボディとなるボディ領域６２と、ソースと
なるソース領域６３が形成されている。パワーＭＯＳト
ランジスタ５２（５３）は、半導体基板６１をドレイン
（Ｄ）、ボディ領域６２とソース領域６３とを共通接続
したソース（Ｓ）、及び、図示しない絶縁膜を挟んで半
導体基板６１とボディ領域６２の表面に形成したゲート
電極６４よりなるゲート（Ｇ）の３端子構造となってい
る。
【０００５】そして、ソースとボディとを共通接続する
ことによって、図４に示すように、パワーＭＯＳトラン
ジスタ５２（５３）には、ソース−ドレイン間に逆方向
の寄生ダイオード５５，５６が形成される。そのため、
パワーＭＯＳトランジスタ５５，５６は、ドレインから
ソースに向かって導通状態となるため、寄生ダイオード
５５，５６のカソードを互いに接続した構成としてアナ
ログスイッチ５１を構成するようになっている。
ことによって、図４に示すように、パワーＭＯＳトラン
ジスタ５２（５３）には、ソース−ドレイン間に逆方向
の寄生ダイオード５５，５６が形成される。そのため、
パワーＭＯＳトランジスタ５５，５６は、ドレインから
ソースに向かって導通状態となるため、寄生ダイオード
５５，５６のカソードを互いに接続した構成としてアナ
ログスイッチ５１を構成するようになっている。
【０００６】そして、両パワーＭＯＳトランジスタ５
２，５３のゲートには、制御回路５４からの信号が入力
され、その信号によってパワーＭＯＳトランジスタ５
２，５３を同時にオン又はオフに制御することによっ
て、一方の入出力端子５７から他方の入出力端子５８
へ、又は、他方の入出力端子５８から一方の入出力端子
６７へ信号を通過させるアナログスイッチとなる。
２，５３のゲートには、制御回路５４からの信号が入力
され、その信号によってパワーＭＯＳトランジスタ５
２，５３を同時にオン又はオフに制御することによっ
て、一方の入出力端子５７から他方の入出力端子５８
へ、又は、他方の入出力端子５８から一方の入出力端子
６７へ信号を通過させるアナログスイッチとなる。
【０００７】
【発明が解決しようとする課題】ところが、上記のアナ
ログスイッチ５１は、２つのパワーＭＯＳトランジスタ
５２，５３を直列に接続しているので、アナログスイッ
チ５１自体のオン抵抗は、それぞれのＭＯＳトランジス
タ５２，５３のオン抵抗の２倍となり、両入出力端子５
７，５８間の抵抗を低減することができないという問題
がある。
ログスイッチ５１は、２つのパワーＭＯＳトランジスタ
５２，５３を直列に接続しているので、アナログスイッ
チ５１自体のオン抵抗は、それぞれのＭＯＳトランジス
タ５２，５３のオン抵抗の２倍となり、両入出力端子５
７，５８間の抵抗を低減することができないという問題
がある。
【０００８】また、２つのＭＯＳトランジスタ５２，５
３を必要とするので、全体の大きさが大きくなるという
問題がある。本発明の目的はオン抵抗を低減するととも
に、全体の大きさを小さくすることができるアナログス
イッチを提供することにある。
３を必要とするので、全体の大きさが大きくなるという
問題がある。本発明の目的はオン抵抗を低減するととも
に、全体の大きさを小さくすることができるアナログス
イッチを提供することにある。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１に記載の発明は、ドレインとなる半導体基
板にボディとなるボディ領域と、ソースとなる領域とを
形成するとともに、半導体基板表面にゲートとなるゲー
ト電極を備えたパワーＭＯＳトランジスタと、前記パワ
ーＭＯＳトランジスタのボディ−ソース間、ボディ−ド
レイン間をそれぞれオン又はオフする外部スイッチと、
前記パワーＭＯＳトランジスタをオン又はオフに制御す
るとともに、前記外部スイッチを制御してボディをソー
ス又はドレインに接続する制御手段とを備え、前記パワ
ーＭＯＳトランジスタを介して双方向に電流を流すよう
にしたことを要旨とする。
めに請求項１に記載の発明は、ドレインとなる半導体基
板にボディとなるボディ領域と、ソースとなる領域とを
形成するとともに、半導体基板表面にゲートとなるゲー
ト電極を備えたパワーＭＯＳトランジスタと、前記パワ
ーＭＯＳトランジスタのボディ−ソース間、ボディ−ド
レイン間をそれぞれオン又はオフする外部スイッチと、
前記パワーＭＯＳトランジスタをオン又はオフに制御す
るとともに、前記外部スイッチを制御してボディをソー
ス又はドレインに接続する制御手段とを備え、前記パワ
ーＭＯＳトランジスタを介して双方向に電流を流すよう
にしたことを要旨とする。
【００１０】請求項２に記載の発明は、請求項１に記載
のアナログスイッチにおいて、前記外部スイッチは、前
記パワーＭＯＳトランジスタのボディ−ソース間に並列
に接続された第１のＭＯＳトランジスタと、前記パワー
ＭＯＳトランジスタのボディ−ドレイン間に並列に接続
された第２のＭＯＳトランジスタとから構成され、前記
制御手段は、前記第１，第２のＭＯＳトランジスタをそ
れぞれオン又はオフに制御して前記パワーＭＯＳトラン
ジスタのボディをソース又はドレインに接続するように
したことを要旨とする。
のアナログスイッチにおいて、前記外部スイッチは、前
記パワーＭＯＳトランジスタのボディ−ソース間に並列
に接続された第１のＭＯＳトランジスタと、前記パワー
ＭＯＳトランジスタのボディ−ドレイン間に並列に接続
された第２のＭＯＳトランジスタとから構成され、前記
制御手段は、前記第１，第２のＭＯＳトランジスタをそ
れぞれオン又はオフに制御して前記パワーＭＯＳトラン
ジスタのボディをソース又はドレインに接続するように
したことを要旨とする。
【００１１】請求項３に記載の発明は、請求項１又は２
に記載のアナログスイッチにおいて、前記制御手段は、
前記パワーＭＯＳトランジスタをオフに制御する場合
に、そのトランジスタのソースとドレインにかかる電圧
に基づいて、電圧が低い側にボディを接続するようにし
たことを要旨とする。
に記載のアナログスイッチにおいて、前記制御手段は、
前記パワーＭＯＳトランジスタをオフに制御する場合
に、そのトランジスタのソースとドレインにかかる電圧
に基づいて、電圧が低い側にボディを接続するようにし
たことを要旨とする。
【００１２】請求項４に記載の発明は、請求項３に記載
のアナログスイッチにおいて、前記制御手段は、前記パ
ワーＭＯＳトランジスタをオンに制御する場合に、その
トランジスタのソースとドレインにかかる電圧に基づい
て、電圧が高い側にボディを接続するようにしたことを
要旨とする。
のアナログスイッチにおいて、前記制御手段は、前記パ
ワーＭＯＳトランジスタをオンに制御する場合に、その
トランジスタのソースとドレインにかかる電圧に基づい
て、電圧が高い側にボディを接続するようにしたことを
要旨とする。
【００１３】従って、請求項１に記載の発明によれば、
パワーＭＯＳトランジスタには、ドレインとなる半導体
基板にボディとなるボディ領域と、ソースとなる領域と
を形成するとともに、半導体基板表面にゲートとなるゲ
ート電極が備えられる。そのパワーＭＯＳトランジスタ
は、外部スイッチによってボディ−ソース間、ボディ−
ドレイン間をそれぞれオン又はオフされる。制御手段
は、パワーＭＯＳトランジスタをオン又はオフに制御す
るとともに、外部スイッチを制御してパワーＭＯＳトラ
ンジスタのボディをソース又はドレインに接続され、そ
のパワーＭＯＳトランジスタを介して双方向に電流が流
せられる。
パワーＭＯＳトランジスタには、ドレインとなる半導体
基板にボディとなるボディ領域と、ソースとなる領域と
を形成するとともに、半導体基板表面にゲートとなるゲ
ート電極が備えられる。そのパワーＭＯＳトランジスタ
は、外部スイッチによってボディ−ソース間、ボディ−
ドレイン間をそれぞれオン又はオフされる。制御手段
は、パワーＭＯＳトランジスタをオン又はオフに制御す
るとともに、外部スイッチを制御してパワーＭＯＳトラ
ンジスタのボディをソース又はドレインに接続され、そ
のパワーＭＯＳトランジスタを介して双方向に電流が流
せられる。
【００１４】請求項２に記載の発明によれば、外部スイ
ッチは、第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとから構成される。第１のＭＯＳトランジスタ
はパワーＭＯＳトランジスタのボディ−ソース間に並列
に接続され、第２のＭＯＳトランジスタはパワーＭＯＳ
トランジスタのボディ−ドレイン間に並列に接続され
る。そして、第１，第２のＭＯＳトランジスタは、それ
ぞれ制御手段によってオン又はオフに制御され、パワー
ＭＯＳトランジスタのボディがソース又はドレインに接
続される。
ッチは、第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとから構成される。第１のＭＯＳトランジスタ
はパワーＭＯＳトランジスタのボディ−ソース間に並列
に接続され、第２のＭＯＳトランジスタはパワーＭＯＳ
トランジスタのボディ−ドレイン間に並列に接続され
る。そして、第１，第２のＭＯＳトランジスタは、それ
ぞれ制御手段によってオン又はオフに制御され、パワー
ＭＯＳトランジスタのボディがソース又はドレインに接
続される。
【００１５】請求項３に記載の発明によれば、パワーＭ
ＯＳトランジスタがオフに制御される場合に、そのトラ
ンジスタのソースとドレインにかかる電圧に基づいて、
電圧が低い側にボディが接続され、逆方向の寄生ダイオ
ードが形成される。
ＯＳトランジスタがオフに制御される場合に、そのトラ
ンジスタのソースとドレインにかかる電圧に基づいて、
電圧が低い側にボディが接続され、逆方向の寄生ダイオ
ードが形成される。
【００１６】請求項４に記載の発明によれば、パワーＭ
ＯＳトランジスタがオンに制御される場合に、そのトラ
ンジスタのソースとドレインにかかる電圧に基づいて、
電圧が高い側にボディが接続されて順方向の寄生ダイオ
ードが形成される。
ＯＳトランジスタがオンに制御される場合に、そのトラ
ンジスタのソースとドレインにかかる電圧に基づいて、
電圧が高い側にボディが接続されて順方向の寄生ダイオ
ードが形成される。
【００１７】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図３に従って説明する。図１に示すよう
に、アナログスイッチ１は、パワーＭＯＳトランジスタ
２、制御回路３、及び、外部スイッチ４とから構成され
ている。
の形態を図１〜図３に従って説明する。図１に示すよう
に、アナログスイッチ１は、パワーＭＯＳトランジスタ
２、制御回路３、及び、外部スイッチ４とから構成され
ている。
【００１８】図２に示すように、パワーＭＯＳトランジ
スタ２は、従来と同様の縦型の二重拡散ＭＯＳ（ＤＭＯ
Ｓ）ＦＥＴであって、高抵抗のＮ型シリコンよりなる半
導体基板１１に、同じ窓から２種類の不純物を拡散する
ことによってボディ領域１２とソース領域１３が形成さ
れている。半導体基板１１とソース領域１２の表面に
は、図示しない絶縁膜を介してゲート電極１４が形成さ
れている。そして、パワーＭＯＳトランジスタ２は、Ｎ
型基板１１をドレイン（Ｄ）、ソース領域１２をソース
（Ｓ）、ボディ領域１３をボディ（Ｂ）、及び、ゲート
電極１４をゲート（Ｇ）とする４端子構造となってい
る。
スタ２は、従来と同様の縦型の二重拡散ＭＯＳ（ＤＭＯ
Ｓ）ＦＥＴであって、高抵抗のＮ型シリコンよりなる半
導体基板１１に、同じ窓から２種類の不純物を拡散する
ことによってボディ領域１２とソース領域１３が形成さ
れている。半導体基板１１とソース領域１２の表面に
は、図示しない絶縁膜を介してゲート電極１４が形成さ
れている。そして、パワーＭＯＳトランジスタ２は、Ｎ
型基板１１をドレイン（Ｄ）、ソース領域１２をソース
（Ｓ）、ボディ領域１３をボディ（Ｂ）、及び、ゲート
電極１４をゲート（Ｇ）とする４端子構造となってい
る。
【００１９】パワーＭＯＳトランジスタ２のソースとド
レインはそれぞれ入出力端子５，６に接続されている。
パワーＭＯＳトランジスタ２のゲートは制御回路３に接
続されている。制御回路３には電源Ｖccが供給され、パ
ワーＭＯＳトランジスタ２のゲートに制御信号を出力
し、パワーＭＯＳトランジスタ２はその制御信号に基づ
いてオン又はオフに制御される。
レインはそれぞれ入出力端子５，６に接続されている。
パワーＭＯＳトランジスタ２のゲートは制御回路３に接
続されている。制御回路３には電源Ｖccが供給され、パ
ワーＭＯＳトランジスタ２のゲートに制御信号を出力
し、パワーＭＯＳトランジスタ２はその制御信号に基づ
いてオン又はオフに制御される。
【００２０】パワーＭＯＳトランジスタ２のソース、ド
レイン、及び、ボディはそれぞれ外部スイッチ４に接続
されている。外部スイッチ４は、制御回路３に接続さ
れ、その制御回路３からの信号に基づいてパワーＭＯＳ
トランジスタ２のボディをソース又はドレインに接続す
るために設けられている。
レイン、及び、ボディはそれぞれ外部スイッチ４に接続
されている。外部スイッチ４は、制御回路３に接続さ
れ、その制御回路３からの信号に基づいてパワーＭＯＳ
トランジスタ２のボディをソース又はドレインに接続す
るために設けられている。
【００２１】外部スイッチ４は、例えば、スイッチ素子
としての２つのＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）７，８により構成されて
いる。ＮＭＯＳトランジスタ７，８は、その大きさがパ
ワーＭＯＳトランジスタ２に比べて小さく、２つのＮＭ
ＯＳトランジスタ７，８を合わせても１つのパワーＭＯ
Ｓトランジスタ２よりも小さくなっている。従って、パ
ワーＭＯＳトランジスタ２と２つのＮＭＯＳトランジス
タ７，８を備えたアナログスイッチ１は、従来の２つの
パワーＭＯＳトランジスタ５２，５３を備えたアナログ
スイッチ５１に比べて全体の大きさが小さくなる。
としての２つのＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳトランジスタという）７，８により構成されて
いる。ＮＭＯＳトランジスタ７，８は、その大きさがパ
ワーＭＯＳトランジスタ２に比べて小さく、２つのＮＭ
ＯＳトランジスタ７，８を合わせても１つのパワーＭＯ
Ｓトランジスタ２よりも小さくなっている。従って、パ
ワーＭＯＳトランジスタ２と２つのＮＭＯＳトランジス
タ７，８を備えたアナログスイッチ１は、従来の２つの
パワーＭＯＳトランジスタ５２，５３を備えたアナログ
スイッチ５１に比べて全体の大きさが小さくなる。
【００２２】ＮＭＯＳトランジスタ７，８は直列に接続
され、パワーＭＯＳトランジスタ２と並列に接続されて
いる。即ち、ＮＭＯＳトランジスタ７はパワーＭＯＳト
ランジスタ２のソース−ボディ間に接続され、ＮＭＯＳ
トランジスタ８はパワーＭＯＳトランジスタ２のドレイ
ン−ボディ間に接続されている。
され、パワーＭＯＳトランジスタ２と並列に接続されて
いる。即ち、ＮＭＯＳトランジスタ７はパワーＭＯＳト
ランジスタ２のソース−ボディ間に接続され、ＮＭＯＳ
トランジスタ８はパワーＭＯＳトランジスタ２のドレイ
ン−ボディ間に接続されている。
【００２３】両ＮＭＯＳトランジスタ７，８のゲートは
制御回路３にそれぞれ接続されている。制御回路３は、
パワーＭＯＳトランジスタ２のオン又はオフの状態と、
両入出力端子５，６にかかる電圧とに基づいてＮＭＯＳ
トランジスタ７，８をそれぞれオン又はオフに制御す
る。パワーＭＯＳトランジスタ２は、ＮＭＯＳトランジ
スタ７がオンに制御されるとソース−ボディ間が短絡
（ショート）され、ＮＭＯＳトランジスタ８がオンに制
御されるとドレイン−ボディ間がショートされる。
制御回路３にそれぞれ接続されている。制御回路３は、
パワーＭＯＳトランジスタ２のオン又はオフの状態と、
両入出力端子５，６にかかる電圧とに基づいてＮＭＯＳ
トランジスタ７，８をそれぞれオン又はオフに制御す
る。パワーＭＯＳトランジスタ２は、ＮＭＯＳトランジ
スタ７がオンに制御されるとソース−ボディ間が短絡
（ショート）され、ＮＭＯＳトランジスタ８がオンに制
御されるとドレイン−ボディ間がショートされる。
【００２４】制御回路３は、パワーＭＯＳトランジスタ
２をオフに制御する場合、そのパワーＭＯＳトランジス
タ２のソースとドレインにかかる電圧に基づいて、電圧
が高い側のＮＭＯＳトランジスタをオフに制御し、電圧
が低い側のＮＭＯＳトランジスタをオンに制御する。
２をオフに制御する場合、そのパワーＭＯＳトランジス
タ２のソースとドレインにかかる電圧に基づいて、電圧
が高い側のＮＭＯＳトランジスタをオフに制御し、電圧
が低い側のＮＭＯＳトランジスタをオンに制御する。
【００２５】例えば、ドレイン側の電圧、即ち、入出力
端子６に高い電圧がかかる場合、制御回路３はＮＭＯＳ
トランジスタ８をオフ、ＮＭＯＳトランジスタ７をオン
に制御する。すると、パワーＭＯＳトランジスタ２のボ
ディとソースとがショートされ、図３（ａ）に示すよう
に、ドレイン側をカソードとする寄生ダイオードＤ１が
形成される。この寄生ダイオードＤ１は、入出力端子
５，６にかかる電圧とは逆方向となるので、アナログス
イッチ１に電流は流れない。
端子６に高い電圧がかかる場合、制御回路３はＮＭＯＳ
トランジスタ８をオフ、ＮＭＯＳトランジスタ７をオン
に制御する。すると、パワーＭＯＳトランジスタ２のボ
ディとソースとがショートされ、図３（ａ）に示すよう
に、ドレイン側をカソードとする寄生ダイオードＤ１が
形成される。この寄生ダイオードＤ１は、入出力端子
５，６にかかる電圧とは逆方向となるので、アナログス
イッチ１に電流は流れない。
【００２６】一方、ソース側の電圧、即ち、入出力端子
５に高い電圧がかかる場合、制御回路３はＮＭＯＳトラ
ンジスタ７をオフ、ＮＭＯＳトランジスタ８をオンに制
御する。すると、パワーＭＯＳトランジスタ２のボディ
とドレインとがショートされ、図３（ｂ）に示すよう
に、ソース側をカソードとする寄生ダイオードＤ２が形
成される。この寄生ダイオードＤ２は、入出力端子５，
６にかかる電圧とは逆方向となるので、アナログスイッ
チ１に電流は流れない。
５に高い電圧がかかる場合、制御回路３はＮＭＯＳトラ
ンジスタ７をオフ、ＮＭＯＳトランジスタ８をオンに制
御する。すると、パワーＭＯＳトランジスタ２のボディ
とドレインとがショートされ、図３（ｂ）に示すよう
に、ソース側をカソードとする寄生ダイオードＤ２が形
成される。この寄生ダイオードＤ２は、入出力端子５，
６にかかる電圧とは逆方向となるので、アナログスイッ
チ１に電流は流れない。
【００２７】尚、本実施の形態では、制御回路３は、パ
ワーＭＯＳトランジスタ２をオンに制御する場合、入出
力端子５，６にかかる電圧にかかわらず、ＮＭＯＳトラ
ンジスタ８をオフ、ＮＭＯＳトランジスタ７をオンに制
御する。すると、パワーＭＯＳトランジスタ２のボディ
とソースとがショートされ、図３（ａ）に示すように、
ドレイン側をカソードとする寄生ダイオードＤ１が形成
される。そして、パワーＭＯＳトランジスタ２をオンに
制御すると、ソース（又はドレイン）からドレイン（又
はソース）に向かって電流が流れ、アナログスイッチ１
はオンとなる。
ワーＭＯＳトランジスタ２をオンに制御する場合、入出
力端子５，６にかかる電圧にかかわらず、ＮＭＯＳトラ
ンジスタ８をオフ、ＮＭＯＳトランジスタ７をオンに制
御する。すると、パワーＭＯＳトランジスタ２のボディ
とソースとがショートされ、図３（ａ）に示すように、
ドレイン側をカソードとする寄生ダイオードＤ１が形成
される。そして、パワーＭＯＳトランジスタ２をオンに
制御すると、ソース（又はドレイン）からドレイン（又
はソース）に向かって電流が流れ、アナログスイッチ１
はオンとなる。
【００２８】このとき、ソースの電位がドレインの電位
よりも高い、即ち、入出力端子５にかかる電圧が入出力
端子６にかかる電圧よりも高い場合、寄生ダイオードＤ
１はその電位差に対して順方向になるので、入出力端子
５からパワーＭＯＳトランジスタ２と寄生ダイオードＤ
１を介して入出力端子６に電流が流れることになる。一
方、ドレインの電位がソースの電位よりも高い場合、寄
生ダイオードＤ１はその電位差に対して逆方向になるの
で入出力端子６からパワーＭＯＳトランジスタ２のみを
介して入出力端子５に電流が流れることになる。
よりも高い、即ち、入出力端子５にかかる電圧が入出力
端子６にかかる電圧よりも高い場合、寄生ダイオードＤ
１はその電位差に対して順方向になるので、入出力端子
５からパワーＭＯＳトランジスタ２と寄生ダイオードＤ
１を介して入出力端子６に電流が流れることになる。一
方、ドレインの電位がソースの電位よりも高い場合、寄
生ダイオードＤ１はその電位差に対して逆方向になるの
で入出力端子６からパワーＭＯＳトランジスタ２のみを
介して入出力端子５に電流が流れることになる。
【００２９】次に、上記のように構成されたアナログス
イッチ１の作用を説明する。先ず、入出力端子６にかか
る電圧が入出力端子５にかかる電圧よりも高い、即ち、
パワーＭＯＳトランジスタ２のドレインの電位がソース
の電位よりも高い場合について説明する。このとき、制
御回路３は、パワーＭＯＳトランジスタ２のオン・オフ
に係わらず、ＮＭＯＳトランジスタ７をオンに、ＮＭＯ
Ｓトランジスタ８をオフに制御する。すると、図３
（ａ）に示すように、パワーＭＯＳトランジスタ２のボ
ディはソースに接続され、ソース側をアノード、ドレイ
ン側をカソードとする寄生ダイオードＤ１が形成され
る。
イッチ１の作用を説明する。先ず、入出力端子６にかか
る電圧が入出力端子５にかかる電圧よりも高い、即ち、
パワーＭＯＳトランジスタ２のドレインの電位がソース
の電位よりも高い場合について説明する。このとき、制
御回路３は、パワーＭＯＳトランジスタ２のオン・オフ
に係わらず、ＮＭＯＳトランジスタ７をオンに、ＮＭＯ
Ｓトランジスタ８をオフに制御する。すると、図３
（ａ）に示すように、パワーＭＯＳトランジスタ２のボ
ディはソースに接続され、ソース側をアノード、ドレイ
ン側をカソードとする寄生ダイオードＤ１が形成され
る。
【００３０】そして、パワーＭＯＳトランジスタ２がオ
ンに制御されると、入出力端子６からパワーＭＯＳトラ
ンジスタ２を介して入出力端子５に向かって電流が流れ
る。即ち、アナログスイッチ１は、入出力端子５，６間
がオンとなる。
ンに制御されると、入出力端子６からパワーＭＯＳトラ
ンジスタ２を介して入出力端子５に向かって電流が流れ
る。即ち、アナログスイッチ１は、入出力端子５，６間
がオンとなる。
【００３１】一方、パワーＭＯＳトランジスタ２がオフ
に制御された場合、寄生ダイオードＤ１は、入出力端子
５，６にかかる電圧に対して逆方向となるので、電流は
流れない。即ち、アナログスイッチ１は、入出力端子
５，６間がオフとなる。
に制御された場合、寄生ダイオードＤ１は、入出力端子
５，６にかかる電圧に対して逆方向となるので、電流は
流れない。即ち、アナログスイッチ１は、入出力端子
５，６間がオフとなる。
【００３２】次に、入出力端子５にかかる電圧が入出力
端子６にかかる電圧よりも高い、即ち、パワーＭＯＳト
ランジスタ２のソースの電位がドレインの電位よりも高
い場合について説明する。このとき、制御回路３は、パ
ワーＭＯＳトランジスタ２をオンに制御する場合に、Ｎ
ＭＯＳトランジスタ７をオンに、ＮＭＯＳトランジスタ
８をオフに制御する。すると、図３（ａ）に示すよう
に、パワーＭＯＳトランジスタ２のボディはソースに接
続され、ソース側をアノード、ドレイン側をカソードと
して並列接続された寄生ダイオードＤ１が形成される。
端子６にかかる電圧よりも高い、即ち、パワーＭＯＳト
ランジスタ２のソースの電位がドレインの電位よりも高
い場合について説明する。このとき、制御回路３は、パ
ワーＭＯＳトランジスタ２をオンに制御する場合に、Ｎ
ＭＯＳトランジスタ７をオンに、ＮＭＯＳトランジスタ
８をオフに制御する。すると、図３（ａ）に示すよう
に、パワーＭＯＳトランジスタ２のボディはソースに接
続され、ソース側をアノード、ドレイン側をカソードと
して並列接続された寄生ダイオードＤ１が形成される。
【００３３】そして、パワーＭＯＳトランジスタ２がオ
ンに制御されると、入出力端子５からパワーＭＯＳトラ
ンジスタ２を介して入出力端子６に向かって電流が流れ
る。即ち、アナログスイッチ１は、入出力端子５，６間
がオンとなる。
ンに制御されると、入出力端子５からパワーＭＯＳトラ
ンジスタ２を介して入出力端子６に向かって電流が流れ
る。即ち、アナログスイッチ１は、入出力端子５，６間
がオンとなる。
【００３４】このとき、寄生ダイオードＤ１は、入出力
端子５，６にかかる電圧に対して順方向となるので、入
出力端子５から寄生ダイオードＤ１を介して入出力端子
６に向かって電流が流れる。従って、入出力端子５から
パワーＭＯＳトランジスタ２及び寄生ダイオードＤ１を
介して入出力端子６に電流が流れることになる。このよ
うに、寄生ダイオードＤ１を積極的に利用することで、
入出力端子５，６間に容易に電流を流すことができる。
端子５，６にかかる電圧に対して順方向となるので、入
出力端子５から寄生ダイオードＤ１を介して入出力端子
６に向かって電流が流れる。従って、入出力端子５から
パワーＭＯＳトランジスタ２及び寄生ダイオードＤ１を
介して入出力端子６に電流が流れることになる。このよ
うに、寄生ダイオードＤ１を積極的に利用することで、
入出力端子５，６間に容易に電流を流すことができる。
【００３５】一方、パワーＭＯＳトランジスタ２をオフ
に制御する場合、制御回路３は、ＮＭＯＳトランジスタ
７をオフに、ＮＭＯＳトランジスタ８をオンに制御す
る。すると、図３（ｂ）に示すように、パワーＭＯＳト
ランジスタ２のボディはドレインに接続され、ドレイン
側をアノード、ソース側をカソードとして並列接続され
た寄生ダイオードＤ２が形成される。
に制御する場合、制御回路３は、ＮＭＯＳトランジスタ
７をオフに、ＮＭＯＳトランジスタ８をオンに制御す
る。すると、図３（ｂ）に示すように、パワーＭＯＳト
ランジスタ２のボディはドレインに接続され、ドレイン
側をアノード、ソース側をカソードとして並列接続され
た寄生ダイオードＤ２が形成される。
【００３６】すると、パワーＭＯＳトランジスタ２はオ
フであり、且つ、寄生ダイオードＤ２は入出力端子５，
６にかかる電圧に対して逆方向となるので、入出力端子
５，６間には電流は流れない。即ち、アナログスイッチ
１は入出力端子５，６間がオフとなる。
フであり、且つ、寄生ダイオードＤ２は入出力端子５，
６にかかる電圧に対して逆方向となるので、入出力端子
５，６間には電流は流れない。即ち、アナログスイッチ
１は入出力端子５，６間がオフとなる。
【００３７】尚、入出力端子５にかかる電圧が入出力端
子６にかかる電圧よりも高い場合に、寄生ダイオードＤ
１を利用し、入出力端子６にかかる電圧が入出力端子５
にかかる電圧よりも高い場合に寄生ダイオードＤ２を利
用しないのは、パワーＭＯＳトランジスタ２に形成され
るチャネルのみで入出力端子６から入出力端子５に電流
を流すのに十分であるからである。
子６にかかる電圧よりも高い場合に、寄生ダイオードＤ
１を利用し、入出力端子６にかかる電圧が入出力端子５
にかかる電圧よりも高い場合に寄生ダイオードＤ２を利
用しないのは、パワーＭＯＳトランジスタ２に形成され
るチャネルのみで入出力端子６から入出力端子５に電流
を流すのに十分であるからである。
【００３８】上記したように本実施の形態においては、
以下の効果を奏する。 （１）パワーＭＯＳトランジスタ２のソース−ボディ間
とドレイン−ボディ間にそれぞれＮＭＯＳトランジスタ
７，８を接続した。制御回路３は、入出力端子５，６に
かかる電圧とパワーＭＯＳトランジスタ２のオン又はオ
フの状態に基づいてＮＭＯＳトランジスタ７，８をオン
又はオフに制御し、パワーＭＯＳトランジスタ２のボデ
ィをソース又はドレインに接続して入出力端子５，６間
に双方向に電流を流すようにした。その結果、ＮＭＯＳ
トランジスタ７，８はパワーＭＯＳトランジスタ２に比
べて小さく形成されるので、アナログスイッチ１の全体
の大きさを従来に比べて小さくすることができるととも
に、入出力端子５，６間にはパワーＭＯＳトランジスタ
２が１つだけであるので、従来に比べてオン抵抗を減ら
すことができる。
以下の効果を奏する。 （１）パワーＭＯＳトランジスタ２のソース−ボディ間
とドレイン−ボディ間にそれぞれＮＭＯＳトランジスタ
７，８を接続した。制御回路３は、入出力端子５，６に
かかる電圧とパワーＭＯＳトランジスタ２のオン又はオ
フの状態に基づいてＮＭＯＳトランジスタ７，８をオン
又はオフに制御し、パワーＭＯＳトランジスタ２のボデ
ィをソース又はドレインに接続して入出力端子５，６間
に双方向に電流を流すようにした。その結果、ＮＭＯＳ
トランジスタ７，８はパワーＭＯＳトランジスタ２に比
べて小さく形成されるので、アナログスイッチ１の全体
の大きさを従来に比べて小さくすることができるととも
に、入出力端子５，６間にはパワーＭＯＳトランジスタ
２が１つだけであるので、従来に比べてオン抵抗を減ら
すことができる。
【００３９】（２）入出力端子５にかかる電圧が入出力
端子６にかかる電圧よりも高い、即ち、パワーＭＯＳト
ランジスタ２のソースの電位がドレインの電位よりも高
い場合に、ボディをソースに接続して順方向の寄生ダイ
オードＤ１を形成するようにした。その結果、入出力端
子５，６間に流れる電流はパワーＭＯＳトランジスタ２
及び寄生ダイオードＤ１を介して流れるので、電流を容
易に流すことができる。
端子６にかかる電圧よりも高い、即ち、パワーＭＯＳト
ランジスタ２のソースの電位がドレインの電位よりも高
い場合に、ボディをソースに接続して順方向の寄生ダイ
オードＤ１を形成するようにした。その結果、入出力端
子５，６間に流れる電流はパワーＭＯＳトランジスタ２
及び寄生ダイオードＤ１を介して流れるので、電流を容
易に流すことができる。
【００４０】なお、本発明は上記実施の形態の他、以下
のように実施してもよい。 （１）上記実施の形態では、パワーＭＯＳトランジスタ
２のボディをソース又はドレインに接続するのにＮチャ
ネルＭＯＳトランジスタ７，８を用いたが、Ｐチャネル
ＭＯＳトランジスタを用いて実施してもよい。また、リ
ードリレー等の機械式スイッチを用いて実施してもよ
い。
のように実施してもよい。 （１）上記実施の形態では、パワーＭＯＳトランジスタ
２のボディをソース又はドレインに接続するのにＮチャ
ネルＭＯＳトランジスタ７，８を用いたが、Ｐチャネル
ＭＯＳトランジスタを用いて実施してもよい。また、リ
ードリレー等の機械式スイッチを用いて実施してもよ
い。
【００４１】（２）上記実施の形態では、ＮチャネルＭ
ＯＳトランジスタよりなるパワーＭＯＳトランジスタ２
を用いてアナログスイッチを構成したが、ＰチャネルＭ
ＯＳトランジスタよりなるパワーＭＯＳトランジスタを
用いて実施してもよい。
ＯＳトランジスタよりなるパワーＭＯＳトランジスタ２
を用いてアナログスイッチを構成したが、ＰチャネルＭ
ＯＳトランジスタよりなるパワーＭＯＳトランジスタを
用いて実施してもよい。
【００４２】（３）上記実施の形態において、制御回路
３は、入出力端子６にかかる電圧が入出力端子５にかか
る電圧よりも高い場合に、パワーＭＯＳトランジスタ２
をオンに制御する場合にＮＭＯＳトランジスタ７をオ
フ、ＮＭＯＳトランジスタ８をオンに制御してパワーＭ
ＯＳトランジスタ２のボディをドレインに接続して図３
（ｂ）の寄生ダイオードＤ２を形成し、その寄生ダイオ
ードＤ２とパワーＭＯＳトランジスタ２を介して電流を
流すようにしてもよい。
３は、入出力端子６にかかる電圧が入出力端子５にかか
る電圧よりも高い場合に、パワーＭＯＳトランジスタ２
をオンに制御する場合にＮＭＯＳトランジスタ７をオ
フ、ＮＭＯＳトランジスタ８をオンに制御してパワーＭ
ＯＳトランジスタ２のボディをドレインに接続して図３
（ｂ）の寄生ダイオードＤ２を形成し、その寄生ダイオ
ードＤ２とパワーＭＯＳトランジスタ２を介して電流を
流すようにしてもよい。
【００４３】以上、本発明の各実施の形態について説明
したが、上記各形態から把握できる請求項以外の技術思
想について、以下にそれらの効果とともに記載する。 （イ）請求項３に記載のアナログスイッチにおいて、前
記制御手段は、前記パワーＭＯＳトランジスタをオンに
制御する場合に、そのソースの電位がドレインの電位よ
りも高い場合に、前記ボディを電位が高いソース側に接
続したアナログスイッチ。この構成により、ソースとド
レインにかかる電圧と順方向に寄生ダイオードが形成さ
れ、その寄生ダイオードとパワーＭＯＳトランジスタを
介して容易に電流を流すことが可能となる。
したが、上記各形態から把握できる請求項以外の技術思
想について、以下にそれらの効果とともに記載する。 （イ）請求項３に記載のアナログスイッチにおいて、前
記制御手段は、前記パワーＭＯＳトランジスタをオンに
制御する場合に、そのソースの電位がドレインの電位よ
りも高い場合に、前記ボディを電位が高いソース側に接
続したアナログスイッチ。この構成により、ソースとド
レインにかかる電圧と順方向に寄生ダイオードが形成さ
れ、その寄生ダイオードとパワーＭＯＳトランジスタを
介して容易に電流を流すことが可能となる。
【００４４】
【発明の効果】以上詳述したように請求項１〜４に記載
の発明によれば、１個のパワーＭＯＳトランジスタによ
りアナログスイッチが構成されるので、オン抵抗を低減
するとともに、全体の大きさを小さくすることができる
アナログスイッチを提供することができる。
の発明によれば、１個のパワーＭＯＳトランジスタによ
りアナログスイッチが構成されるので、オン抵抗を低減
するとともに、全体の大きさを小さくすることができる
アナログスイッチを提供することができる。
【図１】 一実施の形態のアナログスイッチの回路図。
【図２】 アナログスイッチに用いられるパワーＭＯＳ
トランジスタの構造を示す概略断面図。
トランジスタの構造を示す概略断面図。
【図３】 （ａ）（ｂ）は、アナログスイッチの動作を
示す説明図。
示す説明図。
【図４】 従来のアナログスイッチの回路図。
【図５】 従来のアナログスイッチに用いられるパワー
ＭＯＳトランジスタの構造を示す概略断面図。
ＭＯＳトランジスタの構造を示す概略断面図。
２…パワーＭＯＳトランジスタ、３…制御手段としての
制御回路、４…外部スイッチ、５，６…スイッチ素子と
してのＮチャネルＭＯＳトランジスタ
制御回路、４…外部スイッチ、５，６…スイッチ素子と
してのＮチャネルＭＯＳトランジスタ
Claims (4)
- 【請求項１】 ドレインとなる半導体基板にボディとな
るボディ領域と、ソースとなる領域とを形成するととも
に、半導体基板表面にゲートとなるゲート電極を備えた
パワーＭＯＳトランジスタと、 前記パワーＭＯＳトランジスタのボディ−ソース間、ボ
ディ−ドレイン間をそれぞれオン又はオフする外部スイ
ッチと、 前記パワーＭＯＳトランジスタをオン又はオフに制御す
るとともに、前記外部スイッチを制御してボディをソー
ス又はドレインに接続する制御手段とを備え、前記パワ
ーＭＯＳトランジスタを介して双方向に電流を流すよう
にしたアナログスイッチ。 - 【請求項２】 請求項１に記載のアナログスイッチにお
いて、 前記外部スイッチは、 前記パワーＭＯＳトランジスタのボディ−ソース間に並
列に接続された第１のＭＯＳトランジスタと、 前記パワーＭＯＳトランジスタのボディ−ドレイン間に
並列に接続された第２のＭＯＳトランジスタとから構成
され、 前記制御手段は、前記第１，第２のＭＯＳトランジスタ
をそれぞれオン又はオフに制御して前記パワーＭＯＳト
ランジスタのボディをソース又はドレインに接続するよ
うにしたアナログスイッチ。 - 【請求項３】 請求項１又は２に記載のアナログスイッ
チにおいて、 前記制御手段は、前記パワーＭＯＳトランジスタをオフ
に制御する場合に、そのトランジスタのソースとドレイ
ンにかかる電圧に基づいて、電圧が低い側にボディを接
続するようにしたアナログスイッチ。 - 【請求項４】 請求項３に記載のアナログスイッチにお
いて、 前記制御手段は、前記パワーＭＯＳトランジスタをオン
に制御する場合に、そのトランジスタのソースとドレイ
ンにかかる電圧に基づいて、電圧が高い側にボディを接
続するようにしたアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096598A JPH09283756A (ja) | 1996-04-18 | 1996-04-18 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096598A JPH09283756A (ja) | 1996-04-18 | 1996-04-18 | アナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283756A true JPH09283756A (ja) | 1997-10-31 |
Family
ID=14169328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096598A Pending JPH09283756A (ja) | 1996-04-18 | 1996-04-18 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283756A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014877A3 (en) * | 1998-09-08 | 2000-06-08 | Maxim Integrated Products | Constant gate drive mos analog switch |
| JP2007181084A (ja) * | 2005-12-28 | 2007-07-12 | Matsushita Electric Ind Co Ltd | スイッチ回路、ダイオード |
| JP2008053378A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2008131305A (ja) * | 2006-11-20 | 2008-06-05 | Matsushita Electric Ind Co Ltd | 半導体スイッチ回路 |
| JP2009512999A (ja) * | 2005-09-21 | 2009-03-26 | インターナショナル レクティファイアー コーポレイション | 半導体パッケージ |
| JP2010097059A (ja) * | 2008-10-17 | 2010-04-30 | Hitachi Displays Ltd | 表示装置 |
| WO2017006842A1 (ja) * | 2015-07-08 | 2017-01-12 | アルプス電気株式会社 | スイッチ回路 |
| US10312906B2 (en) | 2016-09-16 | 2019-06-04 | Asahi Kasei Microdevices Corporation | Switch apparatus |
| WO2021153170A1 (ja) * | 2020-01-27 | 2021-08-05 | パナソニックＩｐマネジメント株式会社 | 基板電位安定化回路及び双方向スイッチシステム |
-
1996
- 1996-04-18 JP JP8096598A patent/JPH09283756A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6154085A (en) * | 1998-09-08 | 2000-11-28 | Maxim Integrated Products, Inc. | Constant gate drive MOS analog switch |
| JP2009512999A (ja) * | 2005-09-21 | 2009-03-26 | インターナショナル レクティファイアー コーポレイション | 半導体パッケージ |
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| WO2017006842A1 (ja) * | 2015-07-08 | 2017-01-12 | アルプス電気株式会社 | スイッチ回路 |
| US10312906B2 (en) | 2016-09-16 | 2019-06-04 | Asahi Kasei Microdevices Corporation | Switch apparatus |
| WO2021153170A1 (ja) * | 2020-01-27 | 2021-08-05 | パナソニックＩｐマネジメント株式会社 | 基板電位安定化回路及び双方向スイッチシステム |
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