JP2007181084A - スイッチ回路、ダイオード - Google Patents

Abstract

【課題】 従来の双方向導通可能なスイッチ回路において、スイッチ機能を担うトランジスタに含まれる寄生サイリスタで、ラッチアップが生じるという問題がある。そこで、本発明は、寄生サイリスタによるラッチアップの発生を抑制し、双方向に導通可能なスイッチ回路を提供することを目的とする。
【解決手段】本発明は、スイッチ機能を担うＭＯＳトランジスタと、ＭＯＳトランジスタのソース及びドレインに存在する寄生ダイオード、それぞれと並列に接続されたダイオードを含むスイッチ回路である。
【選択図】図１

Description

本発明は、寄生素子によるラッチアップを抑制することができるスイッチ回路に関する。

特許文献１〜３には、従来の双方向に導通可能なスイッチ回路について、それぞれ、開示されている。
また、特許文献４は、トランジスタと、前記トランジスタのドレイン電極とカソード電極を接続し、前記トランジスタのソース電極とアノード電極を接続したショットキーバリアダイオードとを同一チップ上に備えた半導体装置について開示されている。この半導体装置は、前記ショットキーバリアダイオードを備えることにより、前記トランジスタのドレイン拡散層とＮウェル領域間のＰＮ接合面の少数キャリアの発生を抑制し、当該半導体装置の形成されている基板上に存在する寄生トランジスタの動作を防止することができる。
特開2003-224244号公報 特開2000-224298号公報 特開2004-350127号公報 特開2003-163589号公報

しかしながら、特許文献１〜３に開示されているスイッチ回路を構成するトランジスタは、ドレイン又はソースとして機能する拡散層とこれらの拡散層が形成されているウェル領域との間に、それぞれ、ＰＮ接合面を有し、これらのＰＮ接合面に、順バイアス電圧がかかると、少数キャリアの注入が発生する。少数キャリアの注入が発生すると、当該スイッチ回路を形成している基板上に存在する寄生サイリスタに、ラッチアップが生じる恐れがある。

また、特許文献４に開示されている半導体装置では、ドレイン側のＰＮ接合面に生じる順バイアス電流を緩和し、少数キャリアの発生を抑制することができるが、ソース・ドレイン間の電流の向きを逆にした場合、ソース側のＰＮ接合面での少数キャリアの発生を抑制することはできない。
本発明は、これらの問題を解決するために、寄生素子によるラッチアップの発生を抑制する、双方向に導通可能なスイッチ回路、ダイオード、トランジスタを提供することを目的とする。

上記の目的を達成するために、本発明は、第１及び第２入出力端子と、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＭＯＳトランジスタと、前記第１入出力端子と前記ＭＯＳトランジスタのバックゲートとの間に設けられた第１整流手段と、前記第２入出力端子と前記ＭＯＳトランジスタのバックゲートとの間に設けられた第２整流手段と、制御信号に基づいて前記ＭＯＳトランジスタのオン・オフを制御する制御手段とを備えることを特徴とするスイッチ回路である。

前記第１整流手段は、前記ＭＯＳトランジスタのソースとバックゲートとの間に寄生する寄生ダイオードと同一の方向に並列に接続され、前記第２整流手段は、前記ＭＯＳトランジスタのドレインとバックゲートとの間に寄生する寄生ダイオードと同一の方向に並列に接続されることを特徴とする。

上記の構成によると、第１整流手段は、前記ＭＯＳトランジスタのソース側の寄生ダイオードと同一の方向に並列に接続されており、ソース側の寄生ダイオードに流れる電流を減少させる。また、第２整流手段は、前記ＭＯＳトランジスタのドレイン側の寄生ダイオードと同一の方向に並列に接続されている。そのため２つの寄生ダイオードに流れる順バイアス電流を減少させ、ソース側寄生ダイオードを含む寄生素子、ドレイン側の寄生ダイオードを含む寄生素子双方において、ラッチアップの発生を抑制することができる。従って、第１入出力端子から第２入出力端子へ電流を流す場合でも、その逆の場合でも、ラッチアップの発生を抑制できるという優れた効果を奏する。

また、前記スイッチ回路を構成する前記ＭＯＳトランジスタは、Ｐチャネル型であり、前記第１整流手段及び第２整流手段は、それぞれ、電流の入力を受け付けるアノード端子及び電流を出力するカソード端子を備え、前記第１整流手段のアノード端子は、前記第１入出力端子に接続され、カソード端子は、前記ＭＯＳトランジスタのバックゲートに接続されており、前記第２整流手段のアノード端子は、前記第２入出力端子に接続され、カソード端子は、前記ＭＯＳトランジスタのバックゲートに接続されていることを特徴とする。

前記スイッチ回路は、さらに、アノード端子を電源電位に接続し、カソード端子を前記ＭＯＳトランジスタのバックゲートに接続した第３整流手段を備え、前記制御手段は、動作電位を前記ＭＯＳトランジスタのバックゲートから取得することを特徴とする。
この構成によると、前記制御手段は、動作電位を前記ＭＯＳトランジスタのバックゲートから取得するため、個別の電源を必要としない。

また、上記の構成により、前記第３整流手段を介して、前記ＭＯＳトランジスタのバックゲートには、常に、電源電位が供給されている。そのため、第１及び第２整流手段を介して、前記ＭＯＳトランジスタのバックゲートに供給される第１及び第２入出力端子の電位が、前記制御手段の動作に必要な電位に達しない場合であっても、前記制御手段は、常に正常に動作することができる。

前記スイッチ回路は、さらに、Ｎチャネル型のＭＯＳトランジスタであって、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続され、バックゲートが接地電位に接続された補助トランジスタを備え、前記制御手段は、さらに、前記ＭＯＳトランジスタのオン・オフに同期して前記補助トランジスタのオン・オフを制御することを特徴とする路。

この構成によると、前記スイッチ回路は、前記ＭＯＳトランジスタに同期して、オン・オフを切り替えるＮ型の補助トランジスタを備えるので、入出力端子間を伝達することができる電位の範囲を拡張することができる。
前記スイッチ回路は、さらに、Ｐチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第１入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２入出力端子に接続された第１調整トランジスタと、Ｐチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第２入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１入出力端子に接続された第２調整トランジスタとを備えることを特徴とする。

この構成により、第１入出力端子の電位が、第２入出力端子の電位より高い場合には、前記第１調整トランジスタは、オン状態になり、前記第２調整トランジスタは、オフ状態になる。オン状態になると、前記第１調整トランジスタは、前記第１整流手段と並行して、前記第１入出力端子から、前記ＭＯＳトランジスタのバックゲートへ電流を流し、前記ＭＯＳトランジスタのソース側の寄生ダイオードに流れる電流をさらに軽減することができる。逆に第２入出力端子の電位が、第１入出力端子の電位より高い場合には、前記第２調整トランジスタが、オン状態になり、前記ＭＯＳトランジスタのドレイン側の寄生ダイオードに流れる電流を軽減する。

また、前記第１及び第２入出力端子に高電位を印加すると、前記ＭＯＳトランジスタのバックゲートの電位も高電位になる。続いて、前記第１及び第２入出力端子に、低電位を印加した場合、前記第１及び第２調整トランジスタは、現在の第１及び第２入出力端子の電位の大小関係によらず、共にオン状態になり、前記ＭＯＳトランジスタのバックゲートの電位を、前記第１及び第２入出力端子の電位のうち、高い方の電位と同電位まで引き下げる。そのため、前記ＭＯＳトランジスタの基板バイアス効果による、電流能力の低下を防止することができる。

また、前記スイッチ回路を構成する前記ＭＯＳトランジスタはＮチャネル型であり、前記第１整流手段及び第２整流手段は、それぞれ、電流の入力を受け付けるアノード端子及び電流を出力するカソード端子を備え、前記第１整流手段のアノード端子は、前記ＭＯＳトランジスタのバックゲートに接続され、カソード端子は、前記第１入出力端子に接続され、前記第２整流手段のアノード端子は、前記ＭＯＳトランジスタのバックゲートに接続され、カソード端子は、前記第２入出力端子に接続されていることを特徴とする。

また、前記スイッチ回路は、さらに、アノード端子を前記ＭＯＳトランジスタのバックゲートに接続し、カソード端子を接地電位に接続した第３整流手段を備え、前記制御手段は、前記ＭＯＳトランジスタのバックゲートから、動作電位を取得することを特徴とする。
この構成によると、前記制御手段は、所定の閾値以下の動作電位を前記ＭＯＳトランジスタのバックゲートから取得するため、個別の電源を必要としない。

また、上記の構成では、前記第３整流手段のため、前記ＭＯＳトランジスタのバックゲートには、常に、接地電位以下の電位に保たれている。そのため、第１及び第２整流手段を介して、前記ＭＯＳトランジスタのバックゲートに供給される第１及び第２入出力端子の電位が、前記制御手段の閾値を超える場合であっても、前記制御手段は、常に正常に動作することができる。

前記スイッチ回路は、さらに、Ｐチャネル型のＭＯＳトランジスタであって、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続され、バックゲートが電源電位に接続された補助トランジスタを備え、前記制御手段は、さらに、前記ＭＯＳトランジスタのオン・オフに同期して前記補助トランジスタのオン・オフを制御することを特徴とする。

この構成によると、前記スイッチ回路は、前記ＭＯＳトランジスタと同期してオン・オフを切り替え、Ｐ型の前記補助トランジスタをそなえているため、前記入出力端子間を伝達可能な電位の範囲を拡張することができる。
また、前記スイッチ回路は、さらに、Ｎチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第１入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２入出力端子に接続された第１調整トランジスタと、Ｎチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第２入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１入出力端子に接続された第２調整トランジスタとを備えることを特徴とする。

この構成によると、前記第１入出力端子の電位が、前記第２入出力端子よりも低い場合、前記第１調整トランジスタは、オン状態に、前記第２調整トランジスタはオフ状態になる。オン状態になると、前記第１調整トランジスタは、前記第１整流手段と並行して、前記ＭＯＳトランジスタのバックゲートから、前記第１入出力端子へ電流を流し、前記ＭＯＳトランジスタのソース側の寄生ダイオードを流れる電流をさらに減少させることができる。従って、ソース側のＰＮ接合を含む寄生素子でのラッチアップの危険性を、さらに低下させることができる。

前記第２入出力端子の電位が、前記第１入出力端子よりも低い場合は、逆に、前記第２調整トランジスタがオン状態になり、前記ＭＯＳトランジスタのドレイン側の寄生ダイオードに流れる電流を、さらに減少させることができる。
また、前記第１及び第２入出力端子に、低電位を印加すると、前記ＭＯＳトランジスタのバックゲートの電位も低電位になる。続いて、前記第１及び第２入出力端子に高電位を印加する場合、第１及び第２入出力端子の電位の大小に関係なく、第１及び第２調整トランジスタは、共にオン状態になり、前記ＭＯＳトランジスタのバックゲートの電位を引き上げる。そのため、前記ＭＯＳトランジスタの基板バイアス効果による電流能力の低下を防止することができる。

また、前記スイッチ回路を構成する前記第１及び第２整流手段のうち少なくとも１つは、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第１拡散層と、前記第１半導体領域内に形成された第１導電型の第２半導体領域と、前記第２半導体領域内に形成された第１導電型の第２拡散層と第２導電型の第３拡散層とから構成され、前記第１拡散層と前記第２拡散層とが接続された第１端子と、前記第３拡散層が接続された第２端子とを有するダイオードであることを特徴とする。

前記第１及び第２整流手段は、前記ＭＯＳトランジスタの寄生ダイオードに流れる電流を軽減するために、より多くの電流を流す必要があるが、そのためには、前記第１及び第２整流手段自体が、ラッチアップを起こさない構成であることが望ましい。
この構成によると、前記ダイオードには、寄生サイリスタが存在するが、前記第１拡散層と前記第２拡散層とが接続されているため、隣接する第１半導体領域と第２半導体領域とは同電位である。そのため、前記第１第２半導体領域間は、電流が流れず、他のＰＮ接合面で、少数キャリアの注入が発生しても、寄生サイリスタでラッチアップを起こすことはない。

また、前記スイッチ回路において、前記第１、第２整流手段のうち少なくとも一つは、
第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第１拡散層と、前記第１半導体領域内に形成された第１導電型の第２半導体領域と、前記第２半導体領域内に形成された第１導電型の第２拡散層と、前記第２半導体領域内に形成された第２導電型の内部ＭＯＳトランジスタとから構成され、前記第１拡散層と前記第２拡散層と前記内部ＭＯＳトランジスタのソース又はドレインの一方とゲートとが接続された第１端子と、前記内部ＭＯＳトランジスタのソース又はドレインの他方が接続された第２端子とを有することを特徴とするダイオードであることを特徴とする。

前記第１及び第２整流手段は、前記ＭＯＳトランジスタの寄生ダイオードに流れる電流を軽減するために、より多くの電流を流す必要があるが、そのためには、前記第１及び第２整流手段自体が、ラッチアップを起こさない構成であることが望ましい。
この構成によると、前記第１又は第２整流手段において、前記第１拡散層と前記第２拡散層とは接続されているため、隣接する前記第１半導体領域と前記第２半導体領域とは同電位であるので、前記第１半導体領域と前記第２半導体領域との間では、電流は流れない。従って、前記第１半導体領域、前記第２半導体領域を含む寄生サイリスタではラッチアップは起こらない。

さらに、上記の構成の整流手段は、前記内部ＭＯＳトランジスタ内に形成されるチャネル領域を介して、電流を流すため、前記内部ＭＯＳトランジス内のＰＮ接合面での少数キャリアの注入を軽減できる。従って、内部ＭＯＳトランジスタ内のＰＮ接合面を含む寄生サイリスタにおいても、ラッチアップは、起こらない。
また、前記スイッチ回路において、前記内部ＭＯＳトランジスタの閾値電圧は、前記寄生ダイオードのビルトイン電位よりも低いことを特徴とする。

上記ように、前記内部ＭＯＳトランジスタの閾値電圧を低くすると、前記内部ＭＯＳトランジスタ内で、チャネル領域を通過する電流が増加し、内部ＭＯＳトランジスタのソース又はドレインとバックゲート間の寄生ダイオードを通過する電流を減少する。従って、内部ＭＯＳトランジスタ内のＰＮ接合面を含む寄生サイリスタにおいて、ラッチアップが発生する危険性をより小さくすることができる。

前記スイッチ回路は、さらに、前記ＭＯＳトランジスタのソースと前記第１入出力端子との間及び前記ＭＯＳトランジスタのドレインと前記第２入出力端子との間のうち少なくとも一方に、所定の電圧降下を生じさせる分圧手段を備えることを特徴とする。
上記の構成によると、前記スイッチ回路は、前記分圧手段により、前記ＭＯＳトランジスタのソース側に存在する寄生ダイオード及びドレイン側に存在する寄生ダイオードのうち、少なくとも一方に印加される電圧を減少させることができる。寄生ダイオードに流れる電流は、寄生ダイオードに印加される電圧に応じて増加する。従って、寄生ダイオードに印加される電圧を減少させることで、寄生ダイオードに流れる電流を減少させることができる。

本発明は、第１及び第２入出力端子と、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＰチャネル型ＭＯＳトランジスタと、電流が入力されるアノード端子が前記第１入出力端子に接続され、電流を出力するカソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第１整流手段と、アノード端子が前記第２入出力端子に接続され、カソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第２整流手段と、アノード端子が電源電位に接続され、カソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第３整流手段と、前記Ｐチャネル型ＭＯＳトランジスタのバックゲートから、動作電位を取得し、制御信号に基づいて前記Ｐチャネル型ＭＯＳトランジスタのオン・オフを制御する第１制御手段と、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＮチャネル型ＭＯＳトランジスタと、アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が前記第１入出力端子に接続された第４整流手段と、アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が前記第２入出力端子に接続された第５整流手段と、アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が接地電位に接続された第６整流手段と、前記Ｎチャネル型ＭＯＳトランジスタのバックゲートから動作電位を取得し、前記制御信号に基づいて前記Ｎチャネル型ＭＯＳトランジスタのオン・オフを制御する第２制御手段とを備えることを特徴とするスイッチ回路である。

上記のスイッチ回路を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタは、構造上、バックゲートとバックゲート上に形成されるソース及びドレインとの間のＰＮ接合によって構成される寄生ダイオードを含む。
前記第１整流手段は、前記Ｐチャネル型ＭＯＳトランジスタのソース側の寄生ダイオードと並列に接続されており、ソース側の寄生ダイオードに流れる電流を減少させる。また、第２整流手段は、前記Ｐチャネル型ＭＯＳトランジスタのドレイン側の寄生ダイオードと並列に接続されており、ドレイン側の寄生ダイオードと並列に接続されている。そのため、ソース側寄生ダイオードを含む寄生サイリスタ、ドレイン側の寄生ダイオードを含む寄生サイリスタ双方において、ラッチアップの発生を抑制することができる。従って、第１入出力端子から第２入出力端子へ電流を流す場合でも、その逆の場合でも、ラッチアップの発生を抑制できるという優れた効果を奏する。

また、前記第４整流手段及び第５整流手段は、それぞれ、前記Ｎチャネル型ＭＯＳトランジスタのソースとバックゲート間の寄生ダイオード及びドレインとバックゲート間の寄生ダイオードに流れる電流を軽減し、ラッチアップの発生を抑制する。
さらに、上記の構成の前記Ｐチャネル型ＭＯＳトランジスタは、正の電位を伝達可能であり、前記Ｎチャネル型ＭＯＳトランジスタは、負の電位を伝達可能である。よって、導電型のことなる２つのＭＯＳトランジスタを並列に接続することで、広範囲の電位を伝達することができる。

これに加えて、第１制御手段は、前記Ｐチャネル型ＭＯＳトランジスタのバックゲートから動作電位を取得するため、特別に外部からの電源を必要としない。また、第３整流手段を介して、前記Ｐチャネル型ＭＯＳトランジスタのバックゲートは、電源電位に接続されている。第１及び第２整流手段を介して、Ｐチャネル型ＭＯＳトランジスタのバックゲートに伝達される第１及び第２入出力端子の電位が、前記第１制御手段の動作に必要な電位に達しない場合であっても、前記第１制御手段は正常に動作できる。

同様に、第２制御手段は、所定の閾値以下の動作電位を前記ＭＯＳトランジスタのバックゲートから取得するため、特別に外部からの電源を必要としない。また、前記第６整流手段のため、前記ＭＯＳトランジスタのバックゲートには、常に、接地電位以下の電位に保たれている。そのため、第４及び第５整流手段を介して、前記ＭＯＳトランジスタのバックゲートに供給される第１及び第２入出力端子の電位が、前記第２制御手段の閾値を超える場合であっても、前記第２制御手段は、常に正常に動作することができる。

また、本発明は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第１拡散層と、前記第１半導体領域内に形成された第１導電型の第２半導体領域と、前記第２半導体領域内に形成された第１導電型の第２拡散層と第２導電型の第３拡散層とから構成され、前記第１拡散層と前記第２拡散層とが接続された第１端子と、前記第３拡散層が接続された第２端子とを有することを特徴とするダイオードである。

この構成によると、本発明のダイオードには、寄生サイリスタが存在するが、前記第１拡散層と前記第２拡散層とが接続されているため、隣接する第１半導体領域と第２半導体領域とは同電位である。そのため、前記第１第２半導体領域間は、電流が流れず、他のＰＮ接合面で、少数キャリアの注入が発生しても、寄生サイリスタでラッチアップを起こすことはない。

また、本発明は、第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第２導電型の第１拡散層と、前記第１半導体領域内に形成された第１導電型の第２半導体領域と、前記第２半導体領域内に形成された第１導電型の第２拡散層と、前記第２半導体領域内に形成された第２導電型の内部ＭＯＳトランジスタとから構成され、前記第１拡散層と前記第２拡散層と前記内部ＭＯＳトランジスタのソース又はドレインの一方とゲートとが接続された第１端子と、前記内部ＭＯＳトランジスタのソース又はドレインの他方が接続された第２端子を有することを特徴とするダイオードである。

この構成によると、第１拡散層と前記第２拡散層とは接続されているため、隣接する前記第１半導体領域と前記第２半導体領域とは同電位であるので、前記第１半導体領域と前記第２半導体領域との間では、電流は流れない。従って、本発明のダイオードにおいて、前記第１半導体領域、前記第２半導体領域を含む寄生サイリスタではラッチアップは起こらない。

さらに、上記の構成のダイオードは、前記内部ＭＯＳトランジスタ内に形成されるチャネル領域を介して、電流を流すため、前記内部ＭＯＳトランジスタ内のＰＮ接合面での少数キャリアの注入は軽減される。従って、内部ＭＯＳトランジスタ内のＰＮ接合面を含む寄生サイリスタにおいても、ラッチアップは、起こりにくい。

１．実施の形態１
以下に、本発明の実施の形態１のスイッチ回路１について、図を用いて説明する。
１．１ スイッチ回路１の概要
スイッチ回路１は、ＰＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１１３のドレイン及びソースとバックゲートとの間のＰＮ接合面に、それぞれ並列に接続された２つのダイオードを備えている。これらのダイオードにより、ドレイン又はソースとバックゲート間の寄生ダイオードに流入する順バイアス電流を緩和し、当該スイッチ回路１の形成された基板上に存在する寄生サイリスタでのラッチアップを防止する。

本明細書中で、ＭＯＳトランジスタの絶縁酸化膜を挟んで、ゲート電極と向かい合う半導体層をバックゲートと呼ぶ。
１．２ スイッチ回路１の構成
図１は、スイッチ回路１の構成を示す回路図である。図１に示すように、スイッチ回路１は、ＰＭＯＳトランジスタ１１３、ダイオード１１５、ダイオード１１６、レベルシフト回路１１４、入出力端子１１１及び入出力端子１１２から構成される。ＰＭＯＳトランジスタ１１３は、ソース及びドレインの一方を入出力端子１１１と接続されており、他方を入出力端子１１２に接続されている。レベルシフト回路１１４の入力端子は、制御信号を出力する外部回路と接続されており、出力端子は、ＰＭＯＳトランジスタ１１３のゲート電極に接続されている。レベルシフト回路１１４の正側の高電圧の電源端子は、ＰＭＯＳトランジスタ１１３のバックゲートと接続されている。ダイオード１１５のアノード端子は入出力端子１１１と、カソード端子はＰＭＯＳトランジスタ１１３のバックゲートと接続されている。ダイオード１１６のアノード端子は入出力端子１１２と、カソード端子はＰＭＯＳトランジスタ１１３のバックゲートと接続されている。

また、図１中の寄生ダイオード１１７及び寄生ダイオード１１８は、ＰＭＯＳトランジスタ１１３に含まれる寄生ダイオードである。
また、図２は、図１に示すスイッチ回路１を形成した半導体基板の断面構造を示している。なお、図２では、図１に記載されているレベルシフト回路１１４は、省略している。
（１）ＰＭＯＳトランジスタ１１３
ＰＭＯＳトランジスタ１１３は、図２に示すように、Ｐ型基板１１００上に形成されたＮウェル領域１１３０、Ｎウェル領域１１３０上に形成されたＰ＋拡散層１１３２及びＰ＋拡散層１１３３、ゲート電極１１６０から構成される。ゲート電極１１６０とＮウェル領域１１３０との間には、図示していないが、絶縁酸化膜が形成されている。Ｐ型基板１１００は、接地電位に接続されている。

Ｐ＋拡散層１１３２とＮウェル領域１１３０との間のＰＮ接合が、寄生ダイオード１１７を形成し、Ｐ＋拡散層１１３３とＮウェル領域１１３０との間のＰＮ接合が、寄生ダイオード１１８を形成している。
ＰＭＯＳトランジスタ１１３は、双方向に電位を伝達し、入出力端子１１１の電位が入出力端子１１２の電位よりも高い場合、Ｐ＋拡散層１１３２がソース、Ｐ＋拡散層１１３３がドレインとして機能する。逆に、入出力端子１１２の電位が入出力端子１１１の電位よりも高い場合、Ｐ＋拡散層１１３２がドレイン、Ｐ＋拡散層１１３３がソースとして機能する。

図１及び図２に示すように、ＰＭＯＳトランジスタ１１３のＰ＋拡散層１１３２は、入出力端子１１１と接続されており、Ｐ＋拡散層１１３３は、入出力端子１１２と接続されている。また、ＰＭＯＳトランジスタ１１３は、Ｎウェル領域１１３０（バックゲート）上に形成されたＮ＋拡散層１１３１及びＮ＋拡散層１１３４を介して、ダイオード１１５及びダイオード１１６のカソード端子と接続されている。そのため、Ｎウェル領域１１３０（バックゲート）の電位は、入出力端子１１１及び１１２の電位のうち、高い方の電位と等しくなる。ゲート電極１１６０は、レベルシフト回路１１４の出力端子と接続されている。

ＰＭＯＳトランジスタ１１３は、レベルシフト回路１１４からゲート電極に、接地電位と同電位の信号、又は、ＰＭＯＳトランジスタ１１３のバックゲートの電位と同電位の信号を入力される。入力された信号に従って、オン・オフを切り替え、入出力端子１１１及び入出力端子１１２の間を導通又は遮断する。具体的には、バックゲートと同電位の信号を入力されると、オフ状態になり、接地電位を入力されると、オン状態になる。

上記の構成上、ＰＭＯＳトランジスタ１１３のゲート電極の電位が接地電位（本明細書では、０Ｖとする）であっても、ＰＭＯＳトランジスタ１１３のソース又はドレイン（つまり、Ｐ＋拡散層１１３２及び１１３３のいずれか）とゲート電極との電位差が、ＰＭＯＳトランジスタ１１３の閾値電圧以上でなければ、ＰＭＯＳトランジスタ１１３は、オン状態にならない。そのため、スイッチ回路1が伝達可能な電位は、接地電位にＰＭＯＳトランジスタ１１３の閾値電圧を加算した値以上に制限され、負の電位は伝達できない。
（２）ダイオード１１５、ダイオード１１６
ダイオード１１５は、図２に示すように、Ｐ型基板１１００上に、形成されたＮウェル領域１１１０、Ｎウェル領域１１１０上に形成されたＰウェル領域１１２０及びＮ＋拡散層１１１１、Ｐウェル領域１１２０上に形成されたＰ＋拡散層１１２１及びＮ＋拡散層１１２２から構成される。Ｎ＋拡散層１１１１とＰ＋拡散層１１２１とは共に入出力端子１１１に接続されており、Ｎウェル領域１１１０とＰウェル領域１１２０は、入出力端子１１１と同電位である。ダイオード１１５において、Ｎ＋拡散層１１１１及びＰ＋拡散層１１２１を接続した端子がアノード端子であり、Ｎ＋拡散層１１２２と接続されている端子がカソード端子である。

ダイオード１１５のアノード端子は入出力端子１１１と接続されており、カソード端子は、Ｎ＋拡散層１１３１を介して、ＰＭＯＳトランジスタ１１３のバックゲートに接続されている。入出力端子１１１の電位が、ＰＭＯＳトランジスタ１１３のバックゲートの電位よりも高い場合に導通状態になり、入出力端子１１１の電位をＰＭＯＳトランジスタ１１３のバックゲートへ伝達する。ＰＭＯＳトランジスタ１１３のバックゲートの電位が、入出力端子１１１の電位よりも高い場合、遮断状態になり、入出力端子１１１及びＰＭＯＳトランジスタ１１３のバックゲート間の電位の伝達を遮断する。

ダイオード１１６は、図２に示すように、Ｐ型基板１１００上に、形成されたＮウェル領域１１４０、Ｎウェル領域１１４０上に形成されたＰウェル領域１１５０及びＮ＋拡散層１１４１、Ｐウェル領域１１５０上に形成されたＰ＋拡散層１１５１及びＮ＋拡散層１１５２から構成される。Ｎ＋拡散層１１４１とＰ＋拡散層１１５１とは共に入出力端子１１２に接続されており、Ｎウェル領域１１４０とＰウェル領域１１５０は、入出力端子１１２と同電位である。

Ｎ＋拡散層１１４１とＰ＋拡散層１１５１とを接続した端子が、ダイオード１１６のアノード端子であり、Ｎ＋拡散層１１５２と接続されている端子がカソード端子である。
ダイオード１１６のアノード端子は入出力端子１１２と接続されており、カソード端子は、Ｎ＋拡散層１１３４を介して、ＰＭＯＳトランジスタ１１３のバックゲートに接続されている。ダイオード１１６は、入出力端子１１２の電位が、ＰＭＯＳトランジスタ１１３のバックゲートの電位よりも高い場合に導通状態になり、入出力端子１１２の電位をＰＭＯＳトランジスタ１１３のバックゲートへ伝達する。ＰＭＯＳトランジスタ１１３のバックゲートの電位が、入出力端子１１２の電位よりも高い場合、遮断状態になり、入出力端子１１２からＰＭＯＳトランジスタ１１３のバックゲートへの電位の伝達を遮断する。
（３）レベルシフト回路１１４
レベルシフト回路１１４の正側の高電圧の電源端子は、ＰＭＯＳトランジスタ１１３のバックゲートと接続されており、出力端子は、ＰＭＯＳトランジスタ１１３のゲートに接続されている。

レベルシフト回路１１４は、動作閾値以上の動作電位の供給を受け、正常に動作することができる回路であり、正側の高電圧の電源端子を介して、ＰＭＯＳトランジスタ１１３のバックゲートから、動作電位を取得する。ここで、動作閾値は、電源電位であるとする。
レベルシフト回路１１４は、外部回路からＨレベル又はＬレベルの制御信号ＮＣＮＴを受け取る。本明細書では、Ｈレベルとは、電源電位であり、Ｌレベルとは、接地電位であるとする。

受け取った制御信号ＮＣＮＴが、Ｈレベルである場合には、電源電位に代わってＰＭＯＳトランジスタ１１３のバックゲートの電位を出力する。制御信号ＮＣＮＴが、Ｌレベルである場合には、そのまま接地電位を出力する。本明細書で、電極及び端子に入力される電位は、接地電位を基準とした相対電位であるので、以下の説明において、接地電位を０Ｖとして説明する。
１．３ スイッチ回路１の動作
以下に、スイッチ回路１の動作について、具体的に説明する。ここでは、入出力端子１１１の電位が１０Ｖ、入出力端子１１２の電位が３Ｖであるとする。

入出力端子１１１及び１１２にそれぞれ、電位が印加されると、ダイオード１１５及び寄生ダイオード１１７とに順バイアス方向に電流が流れ、ＰＭＯＳトランジスタ１１３のバックゲートの電位は、１０Ｖになる。
制御信号ＮＣＮＴがＨレベルのとき、レベルシフト回路１１４は、ＰＭＯＳトランジスタ１１３のバックゲートの電位である１０Ｖを、ＰＭＯＳトランジスタ１１３のゲート電極に出力する。このときＰＭＯＳトランジスタ１１３のゲート電極とソース（Ｐ＋拡散層１１３２）の間の電位差はゼロとなるため、ＰＭＯＳトランジスタ１１３はオフ状態になり、入出力端子１１１、１１２間は遮断される。

制御信号ＮＣＮＴがＬレベルのとき、レベルシフト回路１１４は、接地電位（０Ｖ）を、ＰＭＯＳトランジスタ１１３のゲート電極に出力する。このときＰＭＯＳトランジスタ１１３のゲート電極とソース（Ｐ＋拡散層１１３２）の間の電位差は１０Ｖとなるため、ＰＭＯＳトランジスタ１１３はオン状態になり、入出力端子１１１、１１２間は導通する。

なお、入出力端子１１１及び１１２に供給される電位の大小関係が逆の場合は、ダイオード１１６と、寄生ダイオード１１８とを介して入出力端子１１２の電位が、ＰＭＯＳトランジスタ１１３のバックゲートに伝達され、Ｐ＋拡散層１１３３がソースとして機能する。
１．４ 効果
以上、説明したように、本発明のスイッチ回路１では、入出力端子１１１から、ＰＭＯＳトランジスタ１１３のバックゲートへの電位伝達は、ＰＭＯＳトランジスタ１１３と同一の基板上に形成されたダイオード１１５と、ＰＭＯＳトランジスタ１１３のＮウェル領域１１３０とＰ＋拡散層１１３１との間の寄生ダイオード１１７とによって行われる。つまり、寄生ダイオード１１７を構成するＰＮ接合に、順バイアス電圧が印加され、印加された電圧に応じて順バイアス電流が流れる。つまり、Ｎウェル領域１１３０とＰ＋拡散層１１３２とのＰＮ接合面で、少数キャリアの注入が起こる。

スイッチ回路１の形成される基板上に存在する寄生素子の一例として、Ｐ＋拡散層１１３２、Ｎウェル領域１１３０、Ｐ型基板１１００及びＰ型基板１１００上に形成されるＮウェル領域１１３０以外のＮ型拡散層により構成される寄生サイリスタが考えられる。この寄生サイリスタは、Ｐ＋拡散層１１３２、Ｎウェル領域１１３０及びＰ型基板１１００から構成されるバイポーラ型の第１寄生トランジスタと、Ｎウェル領域１１３０、Ｐ型基板１１００及びＰ型基板１１００上に形成されるＮウェル領域１１３０以外のＮ型拡散層により構成されるバイポーラ型の第２寄生トランジスタとを接続した回路と等価である。

Ｐ＋拡散層１１３２とＮウェル領域１１３０とのＰＮ接合面で少数キャリアの注入が起こると、第１寄生トランジスタにベース電流が流れる。このとき、Ｎウェル領域１１３０以外のＮ型拡散層の電位が十分低い場合、第１寄生トランジスタにコレクタ電流が流れ、寄生サイリスタがオン状態になる、つまり、ラッチアップが発生する危険性がある。
このとき、寄生ダイオード１１７を形成するＰＮ接合を順バイアス方向に流れる電流が大きいほど、注入される少数キャリアの数が多くなり、ラッチアップの発生する危険性が高くなる。

ここで、初期状態では、入出力端子１１１及び１１２、ＰＭＯＳトランジスタ１１３のバックゲートの電位は、全て接地電位（０Ｖ）であり、入出力端子１１１の電位が１０Ｖ、入出力端子１１２の電位が３Ｖと想定して、本発明のスイッチ回路１の効果について、具体的に説明する。
外部の回路から入出力端子１１１に、１０Ｖの電位を供給する場合、入出力端子１１１の電位が１０Ｖに達するには、有限の時間Ｔａ（Ｔａ＞０）を要する。入出力端子１１１に電位の供給を開始してからの経過時間ｔに対する、入出力端子１１１の電位をＥａ（ｔ）と、表記すると、Ｅａ（Ｔａ）＝１０Ｖと表すことができる。また、入出力端子１１１に電位の供給を開始してからの経過時間ｔに対する、ＰＭＯＳトランジスタ１１３のバックゲートの電位をＥ（ｔ）と表記する。Ｅ（ｔ）は、バックゲートへ供給された電荷の総量に伴って増加し、Ｅａ（ｔ）＝Ｅ（ｔ）＝１０Ｖ となると、入出力端子１１１とバックゲート間の電流は停止する。バックゲートへ供給された電荷の総量は、入出力端子１１１とバックゲート間の電流を時間ｔで積分した値に比例する。

入出力端子１１１に電位の供給を開始してからの経過時間がｔ１（０≦ｔ１≦Ｔａ）のとき、寄生ダイオード１１７に印加される順バイアス電圧は、Ｅａ（ｔ１）−Ｅ（ｔ１）であるので、バックゲートの電位が高いほど、言い換えると、時間ｔ１が経過する間に、バックゲートに供給された電荷の量が多いほど、寄生ダイオード１１７に印加される順バイアス電圧は小さくなる。印加される順バイアス電圧が低いほど、寄生ダイオード１１７に流れる順バイアス電流が小さくなる。

本発明のスイッチ回路１では、寄生ダイオード１１７と並列にダイオード１１５とが接続されており、両方によってバックゲートに、電荷の供給を行うため、供給の速度は、ダイオード１１５がない場合に比較して早くなる。従って、経過時間ｔ１の時点でのバックゲートの電位Ｅ（ｔ１）は、ダイオード１１５がない場合よりも高くなるため、寄生ダイオードに印加される順バイアス電圧 Ｅａ（ｔ１）−Ｅ（ｔ１）が小さくなる。よって、寄生ダイオード１１７に流入する順バイアス電流も小さくなり、寄生サイリスタでのラッチアップの発生を抑制することができる。

逆に、入出力端子１１２の電位が、入出力端子１１１の電位より高い場合も、ダイオード１１６が存在することにより、ＰＭＯＳトランジスタ１１３のＰ＋拡散層１１３３及びＮウェル領域１１３０間のＰＮ接合面を含む寄生サイリスタの、ラッチアップの抑制を図ることができる。
このように、ＰＭＯＳトランジスタ１１３の２つの寄生ダイオードそれぞれと並列に、ダイオード１１５及び１１６を備えることで、本発明のスイッチ回路１は、入出力端子１１１から入出力端子１１２への電位伝達においても、入出力端子１１２から入出力端子１１１への電位伝達においても、ラッチアップの発生を抑制することができる。

さらに、スイッチ回路１では、入出力端子１１１及び１１２の電位のうち、高い方の電位がＰＭＯＳトランジスタ１１３のバックゲートに伝達され、レベルシフト回路１１４は、正側の高電圧の電源端子を介して、ＰＭＯＳトランジスタ１１３のバックゲートから、動作電位を取得する。従って、スイッチ回路１は、レベルシフト回路１１４のために、特別な外部からの電源を必要とせずに、入出力端子１１１及び１１２の間の導通、遮断を行うことができる。
１．５ ダイオード１１５及び１１６の性質
上記の説明では、ダイオード１１５及び１１６は、図２に示すように、Ｎ＋拡散層とＰウェル領域とのＰＮ接合により形成されるＰＮ接合ダイオードであるとして説明してきたが、任意のダイオードを用いてもよい。しかし、ここで用いられるダイオードは、寄生ダイオード１１７及び１１８に流れる順バイアス電流を緩和することを目的としているため、積極的に大きな電流を流す。このため、ダイオード自身が、ラッチアップを起こさない構成であることが望ましい。そのため、以下の２つの条件の何れかを満たす必要がある。

条件１：ダイオードを形成するＰＮ接合面に、順バイアス電流が流れ、少数キャリアの注入が発生しても、ラッチアップを起こさない。
条件２：順方向に電流を流しても、少数キャリアの注入が発生しない。
図２に示すダイオード１１５及び１１６は、上記の条件１を満たしている。また、図５〜９は、トランジスタをダイオードとして用いる例を示しており、これらのトランジスタは、上記の条件２を満たすダイオードとして機能する。さらに、条件２を満たすダイオードとして、ショットキーバリアダイオードがあげられる。ショットキーバリアダイオードについては、公知の技術であるので、ここでは説明を省略する。

以下に、条件１又は２を満たす各ダイオード及びトランジスタの構成及び性質について、図面を用いて説明する。
（１）条件１を満たすダイオード
以下に、上記の条件１を満たすダイオードについて、説明する。
（１−１） 図３は、上記の実施の形態１において説明したダイオード１１５の断面構造と、ダイオード１１５を形成した基板上に存在する寄生素子の一例を示している。

図３（ａ）に示すダイオード１１５は、既に説明したように、Ｐ型基板１１００上に、形成されたＮウェル領域１１１０、Ｎウェル領域１１１０上に形成されたＰウェル領域１１２０及びＮ＋拡散層１１１１、Ｐウェル領域１１２０上に形成されたＰ＋拡散層１１２１及びＮ＋拡散層１１２２から構成される。Ｎ＋拡散層１１１１とＰ＋拡散層１１２１とは接続されているため、Ｎウェル領域１１１０とＰウェル領域１１２０は、同電位である。Ｐ型基板１１００は、接地電位（０Ｖ）に接続されている。

ダイオード１１５は、図３（ｂ）に示すように、Ｐ型基板１１００、Ｎウェル領域１１１０、Ｐウェル領域１１２０及びＮ＋拡散層１１２２から構成される寄生サイリスタ１２１を含んでいる。寄生サイリスタ１２１は、寄生トランジスタ１２２及び寄生トランジスタ１２３を接続した回路と等価である。寄生トランジスタ１２２は、Ｐ型基板１１００をエミッタ、Ｎウェル領域１１１０をベース、Ｐウェル領域１１２０をコレクタとするＰＮＰバイポーラトランジスタである。寄生トランジスタ１２３は、Ｎ＋拡散層１１２２をエミッタ、Ｐウェル領域１１２０をベース、Ｎウェル領域１１１０をコレクタとするＮＰＮバイポーラトランジスタである。

ダイオード１１５のアノード端子とカソード端子の間に、順方向に電圧が印加された場合、Ｎ＋拡散層１１２２とＰウェル領域１１２０との間のＰＮ接合に順バイアス電圧が印加され、少数キャリアの注入が発生する。しかし、図３（ａ）に示すように、Ｎウェル領域１１１０及びＰウェル領域１１２０は、何れもアノード端子と同電位になる。Ｐ型基板１１００は、接地電位（０Ｖ）であり、このとき、ベース・エミッタ間が常に逆バイアスされた状態になる。つまり、寄生トランジスタ１２２にベース電流が流れないため、寄生トランジスタ１２２は動作せず、寄生サイリスタ１２１も動作しない。従って、ＰＮ接合面で少数キャリアの注入が発生しても、ダイオード１１５では、ラッチアップは起こらない。

また、ダイオード１１５を構成する基板上には、図３（ｃ）に示すように、Ｐウェル領域１１２０、Ｎウェル領域１１１０、Ｐ型基板１１００及びＰ型基板１１００上のＮウェル領域１１１０以外のＮ型拡散層から構成される寄生サイリスタ１２６が存在する場合がある。
寄生サイリスタ１２６は、寄生トランジスタ１２７と寄生トランジスタ１２８とを接続した回路と等価である。寄生トランジスタ１２７は、Ｐウェル領域１１２０をエミッタ、Ｎウェル領域１１１０をベース、Ｐ型基板１１００をコレクタとして構成されるＰＮＰバイポーラトランジスタである。寄生トランジスタ１２８は、Ｎウェル領域１１１０をコレクタ、Ｐ型基板１１００をベース、Ｐ型基板１１００上のＮウェル領域１１１０以外のＮ型拡散層をエミッタとして構成されるＮＰＮバイポーラトランジスタである。

この構成では、Ｎウェル領域１１１０とＰウェル領域１１２０は同電位である。つまり、寄生トランジスタ１２７のベースエミッタ間には電位差がなく、ベース電流は流れないため、寄生トランジスタ１２７は動作せず、寄生サイリスタ１２６も動作しない。従って、ダイオード１１５は、ダイオード１１５の形成されているＰ型基板１１００上の他の領域の影響を受けてラッチアップを起こすこともない。

（１−２） 図４は、Ｎ型の基板上に形成され、（１−１）において説明したダイオード１１５と同様の働きをするダイオード１３０の構成を示す断面図である。ダイオード１３０は、Ｎ型基板１２６０上に形成されたＰウェル領域１２７０、Ｐウェル領域１２７０上に形成されたＰ＋拡散層１２７１及びＮウェル領域１２８０、Ｎウェル領域１２８０上に形成されたＮ＋拡散層１２７２及びＰ＋拡散層１２７３から構成される。Ｎ型基板１２６０は、電源電位に接続されている。

ダイオード１３０のアノード端子とカソード端子の間に、順方向に電位が印加されると、Ｐ＋拡散層１２７３とＮウェル領域１２８０との間のＰＮ接合面に、順方バイアス電圧が印加され、少数キャリアの注入がおこる。しかし、Ｎウェル領域と２８０とＰウェル領域１２７０とが同電位であるので、少数キャリアの注入が生じても、寄生サイリスタによるラッチアップを起こすことはない。
（２）条件２を満たすダイオード
以下に、上記の条件２を満たすダイオードとして機能するトランジスタについて、説明する。

（２−１） 条件２を満たすダイオードとして機能するトランジスタの１つに、バックゲートを接地電位に接続し、ドレインとゲート電極とを接続したＮＭＯＳトランジスタが考えられる。この場合、ＮＭＯＳトランジスタは、ドレインとゲート電極とを接続した端子が、アノード端子、ソースをカソード端子とするダイオードとして機能する。ゲート・ソース間の電位差が、ＮＭＯＳトランジスタの閾値電圧を超える場合、導通状態になる。

図５は、図１のスイッチ回路１のダイオード１１５および１１６に代わって、この構成のトランジスタ１３１及び１３２を、備えているスイッチ回路１ａを示している。なお、図５では、寄生ダイオード１１７及び１１８は、省略した。
この構成では、トランジスタ１３１のバックゲートは常に接地電位（０Ｖ）である。入出力端子１１１とＰＭＯＳトランジスタ１１３のバックゲートとの電位差がトランジスタ１３１の閾値電圧よりも大きい場合、トランジスタ１３１のバックゲートには、Ｎ型のチャネル層が形成され、入出力端子１１１からＰＭＯＳトランジスタ１１３のバックゲートに、電位を伝達することができる。トランジスタ１３１のソース及びドレインを形成するＮ＋拡散層とＰウェル領域との間にＰＮ接合面が存在するが、このとき、トランジスタ１３１は、チャネルに電流を流し、ＰＮ接合面での少数キャリアの注入はおこらない。

ダイオード１３２の構成と機能は、トランジスタ１３１と同様である。
入出力端子１１１、１１２に印加する電位をそれぞれＶａ、Ｖｂとし、入出力端子１１１及び１１２に、Ｖａ及びＶｂを印加する前の、ＰＭＯＳトランジスタ１１３のバックゲートの電位をＶｂａｃとすると、通常の使用状態では、Ｖａ＞Ｖｂａｃ＞Ｖｂ、又は、Ｖｂ＞Ｖｂａｃ＞Ｖａ のいずれかを満たしており、トランジスタ１３１と１３２とが、同時にオン状態になることは無い。従って、トランジスタ１３１及び１３２は、少数キャリアの注入を生じないダイオードとして機能する。

（２−２）また、ドレインとゲート電極とバックゲートとを接続したＰＭＯＳトランジスタが考えられる。この場合、ＰＭＯＳトランジスタは、ドレインとゲート電極とバックゲートとを接続した端子をカソード端子、ソースをアノード端子とするダイオードとして機能する。ソースとドレイン間の電位差が、閾値を越えるとオン状態になり、アノード端子からカソード端子に電流を流す。

図６は、図１のダイオード１１５及び１１６に代わって、この構成のトランジスタ１３４及び１３５を備えているスイッチ回路１ｂを示している。なお、図６では、寄生ダイオード１１７及び１１８は、省略した。また、図７は、トランジスタ１３５の構成を示す断面図である。
トランジスタ１３５は、Ｎ型基板１３１０上に形成されたＰウェル領域１３２０、Ｐウェル領域１３２０上に形成されたＰ＋拡散層１３２１及びＮウェル領域１３３０、Ｎウェル領域１３３０上に形成されたＮ＋拡散層１３３１、Ｐ＋拡散層１３３２、Ｐ＋拡散層１３３３及びゲート電極１３４０から構成される。Ｎ型基板１３１０は、電源電位に接続されている。

トランジスタ１３５を形成している基板上には、寄生サイリスタが存在する。一例として、Ｎウェル領域１３３０、Ｐウェル領域１３２０及びＮ型基板１３１０及びＮ型基板１３１０上のＰウェル領域１３２０以外のＰ型拡散層から構成される寄生サイリスタや、Ｐ＋拡散層１３３３、Ｎウェル領域１３３０、Ｐウェル領域１３２０及びＮ型基板１３１０から構成されるサイリスタなどが考えられる。しかし、上記の（１−１）において説明したダイオード１１５の場合と同様に、隣接するＮウェル領域１３３０とＰウェル領域１３２０とが同電位であるので、これらの寄生サイリスタは動作しない。

トランジスタ１３５は、ゲートとソースとの電位差が、トランジスタ１３５の閾値電圧を超える場合、Ｐ型のチャネル領域が形成されオン状態になる。
アノード端子からカソード端子への電位伝達の際、Ｎウェル領域１３３０とＰ＋拡散層１３３３間のＰＮ接合面に順バイアス方向に電位が印加されているが、トランジスタ１３５は、このＰＮ接合面よりも、チャネル領域に、支配的に電流を流すため、少数キャリアの注入は、ほとんど生じない。

トランジスタ１３４の構成及び機能は、トランジスタ１３５と同様である。
上記の（２−１）でも説明したように、通常の運用において、入出力端子１１１及び１１２に入力される電位は、Ｖａ＞Ｖｂａｃ＞Ｖｂ、又は、Ｖｂ＞Ｖｂａｃ＞Ｖａ のいずれかを満たしており、トランジスタ１３４及び１３５が同時にオン状態になることは無い。

従って、トランジスタ１３４及び１３５は、少数キャリアの注入をほとんど生じないダイオードとして機能する。
（２−３）また、ドレインとゲート電極とバックゲートとを接続したＮＭＯＳトランジスタが考えられる。この場合、ＮＭＯＳトランジスタは、ドレインとゲート電極とバックゲートとを接続した端子をアノード端子、ソースをカソード端子とするダイオードとして機能する。ドレイン・ソース間の電位差が、閾値電圧以上の場合、オン状態になる。

図８は、スイッチ回路１のダイオード１１５及び１１６に代わって、この構成のトランジスタ１４１及び１４２を備えたスイッチ回路１ｃである。図９は、トランジスタ１４１の断面構造を示している。
トランジスタ１４１は、図９に示すように、Ｐ型基板１３６０上に形成されたＮウェル領域１３７０、Ｎウェル領域１３７０上に形成されたＮ＋拡散層１３７１及びＰウェル領域１３８０、Ｐウェル領域１３８０上に形成されたＰ＋拡散層１３８１、Ｎ＋拡散層１３８２及びＮ＋拡散層１３８３から構成される。Ｐ型基板１３６０は、接地電位に接続されている。

上記の（１−１）、（２−２）の場合と同様に、隣接するＰウェル領域１３８０及びＮウェル領域１３７０は、同電位であるので、トランジスタ１４１の寄生サイリスタにおいてラッチアップは発生しない。
トランジスタ１４１において、ゲート・ソース間の電位差が閾値電位を超える場合、Ｎ型のチャネル領域が形成され、チャネル領域を介して、アノード端子からカソード端子に電流が流れる。その際、Ｐウェル領域１３８０とＮ＋拡散層１３８３の間のＰＮ接合面に、順バイアス電圧が印加される。しかし、上記の（２−１）及び（２−２）の場合と同様に、トランジスタ１４３は、ＰＮ接合面よりも、チャネル領域を介して、支配的に電流を流すため、少数キャリアの注入は、ほとんど生じない。従って、トランジスタ１４１は、少数キャリアの注入をほとんど生じない。

トランジスタ１４２の構成及び機能は、トランジスタ１４１と同様である。また、（２−２）の場合と同様に、トランジスタ１４１と１４２とが同時にオン状態になることはない。
（４）以上説明したように、上記の（１）の構成のＰＮ接合ダイオードは、少数キャリアの注入が起こってもラッチアップを起こさない。

また、（２）の構成のトランジスタは、少数キャリアの注入のほとんど発生しないダイオードとして機能する。特に、トランジスタ内のＰＮ接合面により構成される寄生ダイオードのビルトイン電位よりも、トランジスタの閾値電圧を低く設定することで、ＰＮ接合面を介して流れる電流と、チャネル領域を流れる電流の格差がより大きくなり、ラッチアップの発生する危険性をより小さくすることができる。

また、上記の（１）のダイオード、（２−２）及び（２−３）の構成のトランジスタは、隣接するＰウェル領域とＮウェル領域とを同電位にすることで、同一基板上の周囲の回路の影響によるラッチアップを起こすこともない。
また、ショトキーバリアダイオードと比較して、上記の（２）のトランジスタは、ショットキーバリア接合を製造する工程を含まず、広く普及しているトランジスタの製造工程をそのまま利用して製造できるというメリットを有する。

さらに、条件２を満たすダイオードは、少数キャリアの注入が生じないため、それ自体によるラッチアップに対する配慮が不要である。従って、これらのダイオードを採用したスイッチ回路を構成する際、断面構造上の自由度が大きくなるという有利な点がある。
２． 実施の形態２
本発明の実施の形態２にかかるスイッチ回路２について以下に説明する。
２．１ スイッチ回路２の概要
スイッチ回路２は、ＮＭＯＳトランジスタ１５３を用いて２つの入出力端子間の導通・遮断を行う回路であり、ＮＭＯＳトランジスタ１５３のドレイン及びソースとバックゲートとの間のＰＮ接合面に寄生する寄生ダイオードと、並列に接続された２つのダイオードを備えている。これらのダイオードにより、ドレイン又はソースとバックゲート間の寄生ダイオードに流入する順バイアス電流を緩和し、当該スイッチ回路２の形成された基板上に存在する寄生サイリスタでのラッチアップを防止する。
２．２ スイッチ回路２の構成
図１０は、スイッチ回路２の構成を示す回路図である。図１０において、実施の形態１のスイッチ回路１と同一の構成には、同一の参照符号を付している。

図１０に示すように、スイッチ回路２は、ＮＭＯＳトランジスタ１５３、ダイオード１５５、ダイオード１５６、レベルシフト回路１５４、入出力端子１１１及び入出力端子１１２から構成される。ＮＭＯＳトランジスタ１５３のソース及びドレインの一方は、入出力端子１１１と接続されており、他方は、入出力端子１１２と接続されている。レベルシフト回路１５４の入力端子は、制御信号ＣＮＴを出力する外部回路と接続されており、出力端子は、ＮＭＯＳトランジスタ１５３のゲート電極に接続されている。また、負側の高電圧の電源端子は、ＮＭＯＳトランジスタ１５３のバックゲートと接続されている。ダイオード１５５のアノード端子は、ＮＭＯＳトランジスタ１５３のバックゲートと接続されており、カソード端子は入出力端子１１１と接続されている。ダイオード１５６のアノード端子は、ＮＭＯＳトランジスタ１５３のバックゲートと接続されており、カソード端子は、入出力端子１１２と接続されている。

また、寄生ダイオード１５７及び寄生ダイオード１５８は、ＮＭＯＳトランジスタ１５３に存在する寄生ダイオードである。
また、図１１は、図１０に示すスイッチ回路２を形成した基板の断面の一例を示している。なお、図１１では、図１０に記載されているレベルシフト回路１５４は、省略している。
（１）ＮＭＯＳトランジスタ１５３
ＮＭＯＳトランジスタ１５３は、図１１に示すようにＮ型基板１４００上に形成されたＰウェル領域１４３０、Ｐウェル領域１４３０上に形成されたＮ＋拡散層１４３２及びＮ＋拡散層１４３３、ゲート電極１４４３から構成される。ゲート電極１４４３とＰウェル領域１４３０との間には、図示していないが、絶縁酸化膜が形成されている。Ｎ型基板１４００は、電源電位に接続されている。

ここで、Ｎ＋拡散層１４３２とＰウェル領域１４３０との間のＰＮ接合が、寄生ダイオード１５７であり、Ｎ＋拡散層１４３３とＰウェル領域１４３０との間のＰＮ接合が、寄生ダイオード１５８を形成している。
ＮＭＯＳトランジスタ１５３は、双方向に電位を伝達し、入出力端子１１１の電位が入出力端子１１２の電位よりも高い場合、Ｎ＋拡散層１４３２がドレイン、Ｎ＋拡散層１４３３がソースとして機能する。逆に、入出力端子１１２の電位が入出力端子１１１の電位よりも高い場合、Ｎ＋拡散層１４３２がソース、Ｎ＋拡散層１４３３がドレインとして機能する。

図１０及び図１１に示すように、ＮＭＯＳトランジスタ１５３のＮ＋拡散層１４３２は、入出力端子１１１と接続されており、Ｎ＋拡散層１４３３は、入出力端子１１２と接続されている。また、ＮＭＯＳトランジスタ１５３は、Ｐウェル領域１４３０（バックゲート）上に形成されたＰ＋拡散層１４３１及びＰ＋拡散層１４３４を介して、ダイオード１５５及びダイオード１５６のアノード端子と、それぞれ接続されている。そのため、Ｐウェル領域１４３０（バックゲート）の電位は、入出力端子１１１及び１１２の電位のうち、低い方の電位と等しくなる。ゲート電極１４４３は、レベルシフト回路１５４の出力端子と接続されている。

ＮＭＯＳトランジスタ１５３は、レベルシフト回路１５４からゲート電極に、電源電位又はＮＭＯＳトランジスタ１５３のバックゲートの電位と同電位の信号を入力され、入力される信号の電位に従って、オン・オフ状態が切り替わる。
具体的には、レベルシフト回路１５４から、ＮＭＯＳトランジスタ１５３のバックゲートの電位と同電位の信号を入力された場合、オフ状態になり、入出力端子１１１及び１１２間を遮断する。電源電位と同電位の信号を入力された場合、Ｐウェル領域１４３０にＮ型のチャネルが形成され、オン状態になり、入出力端子１１１及び１１２間は、導通する。

上記の構成上、ＮＭＯＳトランジスタ１５３のゲート電極の電位が、電源電位であっても、ゲート電極と、ソース及びドレイン（Ｎ＋拡散層１４３２及び１４３３）との電位差が、いずれも、ＮＭＯＳトランジスタ１５３の閾値未満であれば、オン状態にはならない。従って、スイッチ回路２が、伝達できる電位は、電源電位からＮＭＯＳトランジスタ１５３の閾値電圧を減じた値以下に限定される。
（２）ダイオード１５５、ダイオード１５６
ダイオード１５５は、図１１に示すように、Ｎ型基板１４００上に、形成されたＰウェル領域１４１０、Ｐウェル領域１４１０上に形成されたＮウェル領域１４２０及びＰ＋拡散層１４１１、Ｎウェル領域１４２０上に形成されたＮ＋拡散層１４２１及びＰ＋拡散層１４２２から構成される。ダイオード１５５において、Ｐ＋拡散層１４１１及びＮ＋拡散層１４２１を接続した端子がカソード端子であり、Ｐ＋拡散層１４２２と接続されている端子がアノード端子である。

ダイオード１５５のカソード端子は入出力端子１１１と接続されており、Ｐウェル領域１４１０とＮウェル領域１４２０は、入出力端子１１１と同電位である。アノード端子は、Ｐ＋拡散層１４３１を介して、ＮＭＯＳトランジスタ１５３のバックゲートに接続されている。ダイオード１５５は、入出力端子１１１の電位が、ＮＭＯＳトランジスタ１５３のバックゲートの電位よりも低い場合に導通状態になり、ＮＭＯＳトランジスタ１５３のバックゲートの電位を入出力端子１１１の電位まで引き下げる。逆に、入出力端子１１１の電位が、ＮＭＯＳトランジスタ１５３のバックゲートの電位よりも高い場合は、遮断状態になり、入出力端子１１１の電位の伝達を遮断する。

ダイオード１５６は、図１１に示すように、Ｎ型基板１４００上に形成されたＰウェル領域１４４０、Ｐウェル領域１４４０上に形成されたＰ＋拡散層１４４１及びＮウェル領域１４５０、Ｎウェル領域１４５０上に形成されたＮ＋拡散層１４５１及びＰ＋拡散層１４５２から構成される。ダイオード１５６において、Ｐ＋拡散層１４４１及びＮ＋拡散層１４５１を接続した端子がカソード端子であり、Ｐ＋拡散層１４５２と接続されている端子がアノード端子である。

ダイオード１５６のカソード端子は入出力端子１１２と接続されており、Ｐウェル領域１４４０とＮウェル領域１４５０とは、同電位である。アノード端子は、Ｐ＋拡散層１４３４を介して、ＮＭＯＳトランジスタ１５３のバックゲートに接続されている。ダイオード１５６は、入出力端子１１２の電位が、ＮＭＯＳトランジスタ１５３のバックゲートの電位よりも低い場合に導通状態になり、ＮＭＯＳトランジスタ１５３のバックゲートの電位を入出力端子１１２の電位まで引き下げる。逆に、入出力端子１１２の電位が、ＮＭＯＳトランジスタ１５３のバックゲートの電位よりも高い場合、遮断状態になり、入出力端子１１２の電位の伝達を遮断する。

なお、これらのダイオード１５５及び１５６は、図４に示すダイオード１３０と同一の構成である。
（３）レベルシフト回路１５４
レベルシフト回路１５４の負側の高電圧の電源端子は、ＮＭＯＳトランジスタ１５３のバックゲートと接続されており、出力端子は、ＮＭＯＳトランジスタ１５３のゲート電極に接続されている。

レベルシフト回路１５４は、所定の動作閾値以下の動作電位の供給を受けて正常に動作することができる回路であり、負側の高電圧の電源端子を介して、ＮＭＯＳトランジスタ１５３のバックゲートから、動作電位を取得する。ここで、レベルシフト回路１５４の動作閾値は、接地電位（０Ｖ）であるとする。
レベルシフト回路１５４は、外部回路からＨレベル又はＬレベルの制御信号ＣＮＴを受け取る。受け取った制御信号が、Ｈレベルである場合には、電源電位を出力し、制御信号が、Ｌレベルである場合には、ＮＭＯＳトランジスタ１５３のバックゲートの電位を出力する。
２．３ スイッチ回路２の動作
以下に、スイッチ回路２の動作について、具体的に説明する。ここでは、入出力端子１１１の電位が−１０Ｖ、入出力端子１１２の電位が−３Ｖであるとする。

入出力端子１１１及び１１２にそれぞれ、電圧が印加されると、ダイオード１５５及び寄生ダイオード１５７とに順バイアス方向に電流が流れ、ＮＭＯＳトランジスタ１５３のバックゲートの電位は−１０Ｖに引き下げられる。
制御信号がＨレベルのとき、レベルシフト回路１５４は、電源電位を、ＮＭＯＳトランジスタ１５３のゲート電極に出力する。このときＮＭＯＳトランジスタ１５３のゲート電極とソース（Ｎ＋拡散層１４３２）の間の電位差は、電源電位−（−１０Ｖ）となり、ＮＭＯＳトランジスタ１５３はオン状態になり、入出力端子１１１及び１１２間は導通する。

制御信号がＬレベルのとき、レベルシフト回路１５４は、ＮＭＯＳトランジスタ１５３のバックゲートの電位である−１０Ｖを、ＮＭＯＳトランジスタ１５３のゲート電極へ出力する。このときＮＭＯＳトランジスタ１５３のゲート・ソース間の電位差はゼロとなり、ＮＭＯＳトランジスタ１５３はオフ状態になり、入出力端子１１１及び１１２間は遮断される。

なお、入出力端子１１１及び１１２に供給される電位の大小関係が逆の場合は、ダイオード１５６と、寄生ダイオード１５８とを介して、ＮＭＯＳトランジスタ１５３のバックゲートの電位が、入出力端子１１２の電位まで引き下げられ、Ｎ＋拡散層１４３３がソースとして機能する。
２．４ 効果
以上説明したように、本発明のスイッチ回路２では、入出力端子１１１から、ＮＭＯＳトランジスタ１５３のバックゲートへの電位伝達は、ＮＭＯＳトランジスタ１５３と同一の基板上に形成されたダイオード１５５と、ＮＭＯＳトランジスタ１５３のＰウェル領域１４３０とＮ＋拡散層１４３２との間の寄生ダイオード１５７とによって行われる。つまり、寄生ダイオード１５７を構成するＰＮ接合に、順バイアス電圧が印加され、印加される電圧に応じた順バイアス電流が流れる。順バイアス電流が流れると、ＰＮ接合面で少数キャリアの注入が起こる。

スイッチ回路２の形成される基板上に存在する寄生素子の一例として、Ｎ＋拡散層１４３２、Ｐウェル領域１４３０、Ｎ型基板１４００及びＮ型基板１４００上に形成されるＰウェル領域１４３０以外のＰ型拡散層により構成される寄生サイリスタが考えられる。この寄生サイリスタは、Ｎ＋拡散層１４３２、Ｐウェル領域１４３０及びＮ型基板１４００から構成されるバイポーラ型の第１寄生トランジスタと、Ｐウェル領域１４３０、Ｎ型基板１４００及びＮ型基板１４００上に形成されるＰウェル領域１４３０以外のＰ型拡散層により構成されるバイポーラ型の第２寄生トランジスタとを接続した回路と等価である。

Ｎ＋拡散層１４３２及びＰウェル領域１４３０の間のＰＮ接合面で少数キャリアの注入が起こると、第１寄生トランジスタにベース電流が流れ、Ｐウェル領域１４３０以外のＰ型拡散層の電位が十分高い場合、第１寄生トランジスタにコレクタ電流が流れ、寄生サイリスタでラッチアップが発生する可能性がある。
このとき、寄生ダイオード１５７を構成するＰＮ接合を流れる順バイアス電流が大きいほど、注入される少数キャリアの数が多くなり、ラッチアップの発生する可能性が高くなる。

ここで、初期状態では、入出力端子１１１及び１１２、ＮＭＯＳトランジスタ１５３のバックゲートの電位は、全て接地電位（０Ｖ）であるとして、本発明のスイッチ回路２の効果について、具体的に説明する。
外部の回路から入出力端子１１１に、−１０Ｖの電位を供給する場合、入出力端子１１１の電位が−１０Ｖに達するには、有限の時間Ｔａ（Ｔａ＞０）を要する。入出力端子１１１に電位の供給を開始してからの経過時間ｔに対する、入出力端子１１１の電位をＥａ（ｔ）と、表記すると、Ｅａ（Ｔａ）＝−１０Ｖと表すことができる。また、入出力端子１１１に電位の供給を開始してからの経過時間ｔに対する、ＮＭＯＳトランジスタ１５３のバックゲートの電位をＥ（ｔ）と表記する。Ｅ（ｔ）は、バックゲートから移動した電荷の総量に伴って減少し、バックゲートから移動した電荷の総量は、入出力端子１１１とバックゲート間の電流を時間ｔで積分した値に比例する。

入出力端子１１１に電位の供給を開始してからの経過時間がｔ１（０≦ｔ１≦Ｔａ）のとき、寄生ダイオード１５７に印加される順バイアス電圧は、Ｅ（ｔ１）−Ｅａ（ｔ１）であるので、バックゲートの電位が低いほど、言い換えると、時間ｔ１の間に、バックゲートから移動した電荷量が多い方が、寄生ダイオード１５７に印加される順バイアス電圧は小さくなる。印加される順バイアス電圧が低いほど、寄生ダイオード１５７に流れる順バイアス電流が小さくなる。

本発明のスイッチ回路２では、寄生ダイオード１５７と並列にダイオード１５５とが接続されており、両方によってバックゲートに、電荷の移動を行うため、移動の速度は、ダイオード１５５がない場合に比較して早くなる。従って、経過時間ｔ１の時点でのバックゲートの電位Ｅ（ｔ１）は、ダイオード１５５がない場合よりも低くなるため、寄生ダイオード１５７に印加される順バイアス電圧 Ｅ（ｔ１）−Ｅａ（ｔ１）が小さくなる。よって、寄生ダイオード１５７に流れる順方向電流も小さくなり、寄生サイリスタでのラッチアップの発生を抑制することができる。

逆に、入出力端子１１２の電位が、入出力端子１１１の電位より低い場合も、ダイオード１５６が存在することにより、Ｎ＋拡散層１４３３及びＰウェル領域１４３０間のＰＮ接合面を含む寄生サイリスタの、ラッチアップの抑制を図ることができる。
このように、ＮＭＯＳトランジスタ１５３の寄生ダイオード１５７及び１５８それぞれと並列に、ダイオード１５５及び１５６を備えることで、本発明のスイッチ回路２は、入出力端子１１１から入出力端子１１２への電位伝達においても、入出力端子１１２から入出力端子１１１への電位伝達においても、ラッチアップの発生を抑制することができる。

さらに、スイッチ回路２は、入出力端子１１１及び１１２の電位のうち、低い方の電位をＮＭＯＳトランジスタ１５３のバックゲートに伝達し、レベルシフト回路１５４は、負側の高電圧の電源端子を介して、ＮＭＯＳトランジスタ１５３のバックゲートから、動作電位を取得する。従って、スイッチ回路２は、レベルシフト回路１５４に、特別に外部からの電源を必要とせずに、入出力端子１１１及び１１２の間の導通、遮断を行うことができる。
２．５ 実施の形態２の変形例
上記の説明では、ダイオード１５５及び１５６は、図１１に示すように、Ｐ＋拡散層とＮウェル領域とのＰＮ接合により形成されるＰＮ接合ダイオードであるとして説明してきたが、任意のダイオードを用いてもよい。しかし、ここで用いられるダイオードは、寄生ダイオード１５７及び１５８に流れる電流を緩和することを目的としているために、積極的に電流を流す。よって、ダイオード自身がラッチアップを起こさない構成であることが望ましい。そのため、実施の形態１の場合と同様に、以下の２つの条件の何れかを満たす必要がある。

条件１：ダイオードに含まれるＰＮ接合面に、順方向バイアス電流が流れ、少数キャリアの注入が発生しても、ラッチアップを起こさない。
条件２：順方向バイアス電流を流しても、少数キャリアの注入が発生しない。
上記のダイオード１５５及びダイオード１５６は、条件１を満たす。また、条件１を満たすダイオードとしては、実施の形態１において説明した図３（ａ）に示す構成のダイオードが考えられる。

条件２を、満たす回路についても、実施の形態１の１．５の章で、説明したように、ショットキーバリアダイオードと、トランジスタをダイオードとして用いる例が考えられる。ショットキーバリアダイオードについては、公知であるので、ここでは、説明を省略する。
以下に、条件２を満たすダイオードとして機能するトランジスタについて説明する。
（１） 条件２を満たすダイオードとして機能するトランジスタの１つに、バックゲートを電源電位に接続し、ドレインとゲート電極とを接続したＰＭＯＳトランジスタが考えられる。このＰＭＯＳトランジスタは、ドレインとゲート電極とを接続した端子を、カソード端子、ソースをアノード端子とするダイオードとして機能する。ゲートとソース間の電位差が閾値電圧以上のときオン状態になる。

図１２は、図１０のスイッチ回路２のダイオード１５５および１５６に代わって、この構成のトランジスタ１６１及び１６２を、備えているスイッチ回路２ａを示している。なお、図１２では、寄生ダイオード１５７及び１５８は、省略した。
この構成では、トランジスタ１６１のバックゲートは常に電源電位である。ドレイン・ソース間の電位差、つまり、ＮＭＯＳトランジスタ１５３のバックゲートの電位と、入出力端子１１１に印加された電位との差がトランジスタ１６１の閾値電圧よりも大きい場合、トランジスタ１６１のバックゲートには、Ｐ型のチャネル層が形成され、トランジスタ１６１は、オン状態になる。よって、ＮＭＯＳトランジスタ１５３のバックゲートの電位を入出力端子１１１の電位に、引き下げることができる。トランジスタ１６１のソース及びドレインを形成するＮ＋拡散層とＰウェル領域との間にＰＮ接合面が存在するが、このとき、トランジスタ１６１は、チャネルに支配的に電流を流し、ＰＮ接合面での少数キャリアの注入は、ほとんどおこらない。
（２）また、図１３は、スイッチ回路２のダイオード１５５及び１５６に代わって、トランジスタ１６３及び１６４を用いたスイッチ回路２ｂである。トランジスタ１６３及び１６４は、図７に示すトランジスタ１３５と同様の構成であり、ＰＭＯＳトランジスタのソースをアノード端子とし、ドレインとゲート電極とバックゲートとを接続した端子をカソード端子としたダイオードとして機能する。このトランジスタについては、図６及び７を用いて既に説明したので、ここでは、改めて説明はしない。
（３）また、図１４は、スイッチ回路２のダイオード１５５及び１５６に代わって、トランジスタ１６６及び１６７を用いたスイッチ回路２ｃである。トランジスタ１６６及び１６７は、図９に示すトランジスタ１４１と同様の構成であり、ＮＭＯＳトランジスタのドレインとバックゲートとゲート電極とを接続した端子をアノード端子とし、ＰＭＯＳトランジスタのソースをカソード端子とするダイオードとして機能する。このトランジスタについては、図８及び９を用いて既に説明したので、ここでは、改めて説明はしない。
（４）以上、説明したような構成のトランジスタ及びダイオードは、ラッチアップを起こさないため、本発明のスイッチ回路に適している。
３． 実施の形態３
以下に、本発明の実施の形態３にかかるスイッチ回路３について図面を用いて説明する。
３．１ スイッチ回路３の概要
スイッチ回路３は、実施の形態１において説明したスイッチ回路１に、さらに、ダイオードを接続したものである。このダイオードは、アノード端子を電源電位に接続されており、カソード端子をＰＭＯＳトランジスタ１１３のバックゲートに接続されている。ＰＭＯＳトランジスタ１１３のバックゲートの電位は、少なくとも電源電位以上になるため、入出力端子から入力される電位が、レベルシフト回路の動作閾値に満たない場合であっても、レベルシフト回路は、正常に動作することができる。

以下の説明において、実施の形態１と同様の部分の説明は省略し、本実施の形態の特徴部分を中心に説明する。また、図１５において、実施の形態１と同様の構成要素には同一の参照符号を付している。
３．２ スイッチ回路３の構成
スイッチ回路３は、図１５に示すように、入出力端子１１１及び１１２、ＰＭＯＳトランジスタ１１３、ダイオード１１５及び１１６、レベルシフト回路１１４、ダイオード１７１から構成される。また、図１５においては省略しているが、図１のスイッチ回路１と同様に、ＰＭＯＳトランジスタ１１３は、２個の寄生ダイオード１１７及び１１８を含んでいる。ダイオード１７１以外の各構成要素及び、相互の接続については、実施の形態１のスイッチ回路１と同様であるので説明を省略する。

ダイオード１７１は、アノード端子を電源電位に接続されており、カソード端子をＰＭＯＳトランジスタ１１３のバックゲートに接続されている。ＰＭＯＳトランジスタ１１３のバックゲートの電位が電源電位よりも低い場合、導通状態になり、電源電位をＰＭＯＳトランジスタ１１３のバックゲートに伝達する。ダイオード１７１には、任意のダイオードを採用できるが、ここでは、図３（ａ）に示すダイオード１１５と同様の構成であるとする。

なお、スイッチ回路３の動作は、実施の形態１のスイッチ回路１と同様であるので、説明を省略する。
３．３ 効果
上記の構成により、スイッチ回路３を構成するＰＭＯＳトランジスタ１１３のバックゲートの電位は、入出力端子１１１の電位、入出力端子１１２の電位及び電源電位のうち、最も電位が高いものと等しくなる。

スイッチ回路３を構成するレベルシフト回路１１４は、正側の高電圧の電源端子をＰＭＯＳトランジスタ１１３のバックゲートに接続されており、バックゲートから動作電位を取得している。取得した動作電位が、動作閾値以上であれば正常に動作する。
本発明のスイッチ回路３においては、入出力端子１１１及び１１２の電位が、レベルシフト回路１１４の動作閾値より小さい場合であっても、ダイオード１７１及びＰＭＯＳトランジスタ１１３のバックゲートを介して、電源電位が供給される。これにより、レベルシフト回路１１４は、常に、正常にＮＭＯＳトランジスタ１１３のオン・オフを制御することができる。
３．４ 変形例
上記のスイッチ回路３を構成するダイオード１１５、１１６及び１７１は、図３に示すＰＮ接合ダイオードであるとしてきたが、任意のダイオードを用いてもよい。しかし、実施の形態１でも、述べたように、ダイオード１１５及び１１６は、ＰＭＯＳトランジスタ１１３の寄生ダイオードに流れる順バイアス電流を緩和するため、積極的に大電流を流す必要がある。また、ダイオード１７１についても、入出力端子１１１及び１１２の電位が低い場合、ダイオード１７１のみで、ＰＭＯＳトランジスタ１１３のバックゲートに電位を伝達することになる。従って、ラッチアップを起こさない構成、具体的には、実施の形態１で述べた条件の何れかを満たすことが望ましい。

上記のスイッチ回路３では、条件１を満たすダイオードとして、図３（ａ）の構成のＰＮ接合ダイオードを採用していが、これに代わって、図４に示す構成のＰＮ接合ダイオードを用いてもよい。
また、実施の形態１においても説明したように、条件２を満たすダイオードとして機能するトランジスタを用いてもよい。このトランジスタの詳細については、実施の形態１において、図５〜９を用いて既に説明しているので、ここでは、簡単な説明にとどめる。

図１６〜図１８は、それぞれ、ダイオード１１５、１１６及び１７１に代わって、ダイオードとして機能するトランジスタを採用したスイッチ回路を示している。
図１６は、スイッチ回路３の備える３つのダイオードに代わって、トランジスタ１７３、１７４及び１７５を備えたスイッチ回路３ａである。トランジスタ１７３、１７４、１７５は、図５に示すトランジスタ１７４と同様の構成である。バックゲートを接地電位に接続されているＮＭＯＳトランジスタであって、ドレインをカソード端子とし、ソースとゲート電極とを接続した端子をアノード端子とするダイオードとして機能する。

図１７は、スイッチ回路３の備える３つのダイオードに代わって、トランジスタ１７６、１７７及び１７８を備えたスイッチ回路３ｂである。トランジスタ１７６、１７７、１７８は、図６のトランジスタ１３５と同様の構成であり、ＰＭＯＳトランジスタのソースをアノード端子とし、ドレインとバックゲートとゲート電極とを接続した端子をカソード端子とするダイオードとして機能する。

図１８は、スイッチ回路３の備える３つのダイオードに代わって、トランジスタ１７８、１７９及び１８１を備えたスイッチ回路３ｃである。トランジスタ１７８、１７９及び１８１は、図８に示すトランジスタ１４１と同様に、ＮＭＯＳトランジスタのソースをカソード端子とし、ドレインとバックゲートとゲート電極とを接続した端子を、アノード端子とするダイオードとして機能する。
４． 実施の形態４
以下に、本発明の実施の形態３にかかるスイッチ回路４について図面を用いて説明する。
４．１ スイッチ回路４の概要
スイッチ回路４は、実施の形態２において説明したスイッチ回路２に、さらに、ダイオードを接続したものである。このダイオードは、アノード端子をＮＭＯＳトランジスタ１５３のバックゲートに接続されており、カソード端子を接地電位に接続されている。トランジスタ１５３のバックゲートの電位は、必ず接地電位以下になるので、入出力端子の電位が、レベルシフト回路の動作閾値よりも高い場合であっても、レベルシフト回路は、正常に動作することができる。以下の説明において、実施の形態２と同様の部分の説明は省略し、本実施の形態の特徴部分を中心に説明する。また、図１９において、実施の形態２と同様の構成要素には同一の参照符号を付している。
４．２ スイッチ回路４の構成
スイッチ回路４は、図１９に示すように、入出力端子１１１及び１１２、ＮＭＯＳトランジスタ１５３、ダイオード１５５及び１５６、レベルシフト回路１５４、ダイオード１９１から構成される。また、図１９においては省略したが、図１０のスイッチ回路２と同様に、ＮＭＯＳトランジスタ１５３は、寄生ダイオード１５７及び１５８を含んでいる。ダイオード１９１以外の各構成要素及び、相互の接続については、実施の形態２のスイッチ回路２と同様であるので説明を省略する。

ダイオード１９１は、アノード端子をＮＭＯＳトランジスタ１５３のバックゲートに接続されており、カソード端子を接地電位に接続されている。ＮＭＯＳトランジスタ１５３のバックゲートの電位が接地電位よりも高い場合、順方向に電流を流し、ＮＭＯＳトランジスタ１５３のバックゲートの電位を接地電位まで引き下げる。ダイオード１９１には、任意のダイオードを採用できるが、一例として、図１１に示すダイオード１５５と同様の構成であるとする。

スイッチ回路４の動作は、実施の形態２のスイッチ回路２と同様であるので、説明を省略する。
４．３ 効果
上記の構成により、スイッチ回路４を構成するＮＭＯＳトランジスタ１５３のバックゲートの電位は、入出力端子１１１の電位、入出力端子１１２の電位及び接地電位のうち、最も電位が低いものと等しくなる。

スイッチ回路４を構成するレベルシフト回路１５４は、負側の高電圧の電源端子を介して、ＮＭＯＳトランジスタ１５３のバックゲートから動作電位を取得する。取得した動作電位が、動作閾値（ここでは、接地電位とする）以下であれば、正常に動作する。
スイッチ回路４において、入出力端子１１１及び１１２の電位が、レベルシフト回路１５４の動作閾値よりも高い場合であっても、ダイオード１９１及びＮＭＯＳトランジスタ１５３のバックゲートを介して、接地電位が供給される。これにより、レベルシフト回路１５４は、常に正常にＮＭＯＳトランジスタ１５３のオン・オフを制御することができる。
４．４ 変形例
上記のスイッチ回路４において、ダイオード１５５、１５６及び１９１は、図１１に示すＰＮ接合ダイオードであるとして説明してきたが、任意のダイオードを用いてもよい。しかし、実施の形態１及び２でも、述べたように、寄生ダイオード１５７及び１５８と並列に接続されるこれらのダイオードは、寄生ダイオード１５７及び１５８に流れる順バイアス電流を緩和することを目的とするため、積極的に大きな電流を流す必要がある。また、ダイオード１９１についても、入出力端子１１１及び１１２の電位が高い場合、ダイオード１９１のみで、ＮＭＯＳトランジスタ１５３のバックゲートに電位を伝達することになる。従って、ラッチアップを起こさない構成、具体的には、実施の形態１で述べた２つの条件の何れかを満たすことが望ましい。

上記のスイッチ回路４では、条件１を満たす図１１の構成のＰＮ接合ダイオードを採用していが、これに代わって、図３（ａ）に示す構成のＰＮ接合ダイオードを用いてもよい。
また、実施の形態２においても説明したように、条件２を満たすダイオードとして機能するトランジスタを用いてもよい。このトランジスタについては、実施の形態１及び２において、図６〜９、１２〜１４を用いて既に説明しているので、ここでは、簡単な説明にとどめる。図２０〜図２２は、それぞれ、ダイオード１５５、１５６及び１９１に代わって、ダイオードとして機能するトランジスタを採用したスイッチ回路を示している。

図２０は、スイッチ回路４の備える３つのダイオードに代わって、トランジスタ１９６、１９７、１９８を備えたスイッチ回路４ａである。トランジスタ１９６、１９７、１９８は、図１２において説明したトランジスタ１６１と同様に、バックゲートを電源電位に接続したＰＭＯＳトランジスタであって、ソースをアノード端子とし、ドレインとゲート電極とを接続した端子を、カソード端子とするダイオードとして機能する。

図２１は、スイッチ回路４の備える３つのダイオードに代わって、トランジスタ２０１、２０２、２０３を備えたスイッチ回路４ｂである。トランジスタ２０１、２０２、２０３は、図７に示すトランジスタ１３５と同様に、ＰＭＯＳトランジスタのソースをアノード端子とし、ドレインとバックゲートとゲート電極とを接続した端子をカソード端子としたダイオードとして機能する。

図２２は、スイッチ回路４の備える３つのダイオードに代わって、ＮＭＯＳトランジスタを用いたトランジスタ２０６、２０７、２０８を備えたスイッチ回路４ｃである。トランジスタ２０６、２０７、２０８は、図８に示すトランジスタ１４１と同様に、ＮＭＯＳトランジスタのソースをカソード端子とし、ドレインとバックゲートとゲート電極とを接続した端子をアノード端子するダイオードとして機能する。
５． 実施の形態５
以下に、本発明の実施の形態５に係るスイッチ回路５について、図面を用いて説明する。
５．１ スイッチ回路５
スイッチ回路５は、実施の形態３において説明したスイッチ回路３にさらに、ＮＭＯＳトランジスタとインバータとを接続して構成される。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタ１１３と並列に接続されている。入出力端子１１１及び１１２の電位と接地電位との電位差が、ＰＭＯＳトランジスタ１１３の閾値電圧よりも低い場合には、スイッチ回路５は、ＰＭＯＳトランジスタ１１３と並列に接続されたＮＭＯＳトランジスタを介して、入出力端子１１１及び１１２間を導通させる。

以下の説明において、実施の形態３と同様の箇所については説明を省略し、本実施の形態の特徴部分を中心に説明する。また、図２３において、実施の形態３と同様の構成要素には、同一の参照符号を付している。
５．２ スイッチ回路５の構成
スイッチ回路５は、図２３に示すように、入出力端子１１１、入出力端子１１２、ＰＭＯＳトランジスタ１１３、レベルシフト回路１１４、ダイオード１１５、ダイオード１１６、ダイオード１７１、ＮＭＯＳトランジスタ２１１及びインバータ２１２から構成される。

入出力端子１１１、入出力端子１１２、ＰＭＯＳトランジスタ１１３、レベルシフト回路１１４、ダイオード１１５、ダイオード１１６、ダイオード１７１の構成及び相互の接続については、実施の形態３において説明した通りであるので説明を省略する。
ＮＭＯＳトランジスタ２１１は、バックゲートを接地電位に接続され、ソース又はドレインの一方を入出力端子１１１に接続され、他方を入出力端子１１２に接続されている。ゲート電極は、インバータ２１２の出力端子と接続されており、インバータ２１２から、Ｈレベル（電源電位）またはＬレベル（接地電位）の信号を入力される。ゲート電極と入出力端子１１１の電位差がＮＭＯＳトランジスタ２１１の閾値電圧以上の場合、又は、ゲート電極と入出力端子１１２の電位差がＮＭＯＳトランジスタ２１１の閾値以上の場合、オン状態になる。なお、ＮＭＯＳトランジスタ２１１が伝達可能な電位の範囲は、接地電位から、電源電位から閾値電圧を減じた値までの間である。

インバータ２１２は、外部回路から入力された制御信号を、反転してＮＭＯＳトランジスタのゲート電極へ出力する。具体的には、制御信号がＨレベルであれば、Ｌレベル（接地電位）の信号を出力し、制御信号がＬレベルであれば、Ｈレベル（電源電位）の信号を出力する。
５．３ スイッチ回路５の動作
スイッチ回路５の動作について、以下に説明する。ここで、電源電位をＥ、入出力端子１１１の電位をＶａ、入出力端子１１２の電位をＶｂ、ＰＭＯＳトランジスタ１１３の閾値電圧をＴｐ、ＮＭＯＳトランジスタ２１１の閾値電圧をＴｎ、レベルシフト回路１１４の動作閾値をＴｓであるとする。ここで、電源電位Ｅは、閾値電圧Ｔｐ及びＴｎ、動作閾値Ｔｓに比べて十分大きいとする。

実施の形態１において述べたように、ＰＭＯＳトランジスタ１１３が伝達可能な電位は、接地電位（０Ｖ）にＰＭＯＳトランジスタ１１３の閾値電圧を加算した値以上の電位、つまり、Ｔｐ以上に限定される。
入出力端子１１１及び１１２、それぞれに、電位が印加されると、ＰＭＯＳトランジスタ１１３のバックゲートの電位は、Ｖａ、Ｖｂ及びＥのうちの最大のものと等しくなる。バックゲートの電位は、動作閾値Ｔｓ以上であるので、レベルシフト回路１１４は正常に動作する。

ここで、Ｖａ＜ＴｐかつＶｂ＜Ｔｐの場合を想定する。ＰＭＯＳトランジスタ１１３のバックゲートの電位はＥである。
制御信号がＨレベルである場合、レベルシフト回路１１４は、ＰＭＯＳトランジスタ１１３のバックゲートの電位Ｅを出力する。このとき、ＰＭＯＳトランジスタ１１３のゲート電極とバックゲートの電位差は０Ｖであり、ＰＭＯＳトランジスタ１１３はオフ状態になる。

また、インバータ２１２は、制御信号を反転し、Ｌレベルの信号をＮＭＯＳトランジスタ２１１のゲート電極へ出力する。ＮＭＯＳトランジスタ２１１のバックゲートは接地電位に接続されているので、ＮＭＯＳトランジスタ２１１は、オフ状態になる。ＰＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ２１１が共にオフ状態であるので、スイッチ回路５は、入出力端子１１１及び１１２間を遮断している。

制御信号が、Ｌレベルの場合、レベルシフト回路１１４は、接地電位を出力する。このとき、ゲート電極とバックゲートとの電位差はＥであるが、入出力端子１１１とゲート電極との電位差がＶａであり、入出力端子１１２とゲート電極との電位差がＶｂであり、いずれも、Ｔｐに満たないので、ＰＭＯＳトランジスタ１１３はオフ状態のままになる。
一方、インバータ２１２は、Ｌレベルの制御信号を反転して、Ｈレベル（電源電位）の制御信号をＮＭＯＳトランジスタ２１１のゲート電極に出力する。電源電位Ｅは、閾値電圧Ｔｐ及びＴｎに比べて十分大きいので、Ｅ−Ｔｎ＞Ｔｐが成り立つ。また、Ｔｐ＞Ｖａであるため、Ｅ−Ｔｎ＞Ｖａとなる。従って、Ｅ−Ｖａ＞Ｔｎ、つまり、ゲート電極の電位と入出力端子１１１との電位差が、ＮＭＯＳトランジスタ２１１の閾値以上であるので、ＮＭＯＳトランジスタ２１１はオン状態になる。

ＰＭＯＳトランジスタ１１３はオフ状態であるが、ＮＭＯＳトランジスタ２１１は、オン状態であるので、入出力端子１１１及び１１２間は導通する。
５．４ 効果
以上説明したように、ＰＭＯＳトランジスタ１１３のバックゲートは、入出力端子１１１、入出力端子１１２及び電源電位のうち最も電位の高いものと同電位になる。制御信号がＬレベルの場合、レベルシフト回路１１４は、接地電位を出力し、ＰＭＯＳトランジスタ１１３のバックゲートとゲート電極との間に電位差が生じるので、ＰＭＯＳトランジスタ１１３は、オン状態になるはずである。しかし、入出力端子１１１とゲート電極間の電位差、及び、入出力端子１１２とゲート電極間の電位差が、何れも、ＰＭＯＳトランジスタ１１３の閾値に満たない場合、ＰＭＯＳトランジスタ１１３は、オフ状態のままになる。

しかし、本実施の形態のスイッチ回路５は、ＮＭＯＳトランジスタ２１１を備えており、ＮＭＯＳトランジスタ２１１は、ＰＭＯＳトランジスタ１１３がオフ状態の場合、オン状態になる。従って、スイッチ回路５伝達可能な電位の範囲を、接地電位以上に拡張することができる。
５．５ 実施の形態５の変形例
上記のスイッチ回路５を構成するダイオード、１１５、１１６及び１７１は、図３（ａ）に示すＰＮ接合ダイオードを採用している。これに代わって、任意のダイオードを採用してもよいが、実施の形態１〜４と同様に、上記の条件１及び条件２の何れかを満たすことが望ましい。スイッチ回路５を構成するダイオード、１１５、１１６及び１７１は、条件１を満たす。これに代わって、図４に示す構成のＰＮ接合ダイオードを用いてもよい。

また、実施の形態１〜４で説明したように、条件２を満たすダイオードとして機能する、トランジスタを用いてもよい。図２４〜図２６は、それぞれ、ダイオードとして機能するトランジスタ備えたスイッチ回路の一例を示している。図２４〜２６のスイッチ回路５ａ〜５ｃを構成しているトランジスタについては、実施の形態３において既に述べたとおりであるので、ここでは、説明を割愛する。
６． 実施の形態６
以下に、本発明の実施の形態６に係るスイッチ回路６について、図面を用いて説明する。
６．１ スイッチ回路６
スイッチ回路６は、実施の形態４において説明したスイッチ回路４にさらに、ＰＭＯＳトランジスタとインバータとを接続して構成される。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタ１５３と並列に接続されている。入出力端子１１１及び１１２の電位と電源電位との電位差が、ＮＭＯＳトランジスタ１５３の閾値電圧よりも低い場合には、スイッチ回路６は、ＮＭＯＳトランジスタ１５３と並列に接続されたＰＭＯＳトランジスタを介して、入出力端子１１１及び１１２間を導通させる。

以下の説明において、実施の形態４と同様の箇所については説明を省略し、本実施の形態の特徴部分を中心に説明する。また、図２７において、実施の形態４と同様の構成要素には、同一の参照符号を付している。
６．２ スイッチ回路６の構成
スイッチ回路６は、図２７に示すように、入出力端子１１１、入出力端子１１２、ＮＭＯＳトランジスタ１５３、レベルシフト回路１５４、ダイオード１５５、ダイオード１５６、ダイオード１９１、ＰＭＯＳトランジスタ２３１及びインバータ２３２から構成される。

入出力端子１１１、入出力端子１１２、ＮＭＯＳトランジスタ１５３、レベルシフト回路１５４、ダイオード１５５、ダイオード１５６、ダイオード１９１の構成及び相互の接続については、実施の形態４において説明した通りである。
ＰＭＯＳトランジスタ２３１は、バックゲートを電源電位に接続され、ソース又はゲートの一方を入出力端子１１１に接続され、他方を入出力端子１１２に接続されている。ゲート電極は、インバータ２３２の出力端子と接続されており、インバータ２３２から、Ｈレベル（電源電位）またはＬレベル（接地電位）の信号を入力される。ゲート電極にＬレベルの信号が入力され、入出力端子１１１又は入出力端子１１２とゲート電極との電位差がＰＭＯＳトランジスタ２３１の閾値電圧以上の場合、又は、入出力端子１１２とゲート電極との電位差がＰＭＯＳトランジスタ２３１の閾値以上の場合、オン状態になる。なお、ＰＭＯＳトランジスタ２３１が伝達可能な電位の範囲は、閾値電圧から電源電位の間に限定される。

インバータ２３２は、外部回路から入力された制御信号を、反転してＰＭＯＳトランジスタ２３１のゲート電極へ出力する。具体的には、制御信号がＨレベルであれば、Ｌレベルの信号を出力し、制御信号がＬレベルであれば、Ｈレベルの信号を出力する。
６．３ スイッチ回路６の動作
スイッチ回路６の動作について、以下に説明する。ここで、電源電位をＥ、入出力端子１１１の電位をＶａ、入出力端子１１２の電位をＶｂ、ＮＭＯＳトランジスタ１５３の閾値電圧をＴｎ、ＰＭＯＳトランジスタ２３１の閾値電圧をＴｐ、レベルシフト回路１５４の動作閾値をＴｓ（≦０Ｖ）とする。電源電位Ｅは、閾値電圧Ｔｐ及びＴｎ、動作閾値Ｔｓに比べて十分大きいとする。

ＮＭＯＳトランジスタ１５３は、実施の形態２においても述べたように、伝達可能な電位の範囲が、電源電位から、ＮＭＯＳトランジスタ１５３の閾値電圧を減じて算出される電位以下、つまり、Ｅ-Ｔｎ以下に限定される。
入出力端子１１１及び１１２それぞれに、電位が印加され、ＮＭＯＳトランジスタ１５３のバックゲートは、入出力端子１１１及び１１２の電位、接地電位のうち、最も低い電位と同電位になる。このとき、ＮＭＯＳトランジスタ１５３のバックゲートの電位は、Ｔｓ以下になるので、レベルシフト回路１５４は、正常に動作する。

ここで、Ｅ−Ｖａ＜Ｔｎかつ、Ｅ−Ｖｂ＜Ｔｎであると想定する。このとき、ＮＭＯＳトランジスタ１５３のバックゲートの電位は接地電位（０Ｖ）である。
制御信号がＬレベルである場合、レベルシフト回路１５４は、ＮＭＯＳトランジスタ１５３のバックゲートの電位を出力する。このとき、ＮＭＯＳトランジスタ１５３のゲート電極とバックゲートの電位差は０Ｖであり、ＮＭＯＳトランジスタ１５３はオフ状態になる。

また、インバータ２３２は、制御信号を反転し、Ｈレベルの信号をＰＭＯＳトランジスタ２３１のゲート電極へ出力する。ゲート電極にＨレベルの信号を入力されるので、ＰＭＯＳトランジスタ２３１は、オフ状態になる。
ＮＭＯＳトランジスタ１５３及びＰＭＯＳトランジスタ２３１が共にオフ状態であるので、スイッチ回路６は、入出力端子１１１及び１１２間を遮断している。

制御信号が、Ｈレベルの場合、レベルシフト回路１５４は、電源電位を出力する。このときの、バックゲートとゲート電極との電位差は、Ｅ−０＝Ｅ＞Ｔｎである。しかし、ゲート電極と入出力端子１１１の電位差がＥ−Ｖａ、ゲート電極と入出力端子１１２の電位差がＥ−Ｖｂであり、いずれもＴｎに満たないので、ＮＭＯＳトランジスタ１５３はオフ状態のままになる。

一方、インバータ２３２は、Ｈレベルの制御信号を反転して、Ｌレベルの制御信号をＰＭＯＳトランジスタ２３１のゲート電極に出力する。このとき、入出力端子１１１とＰＭＯＳトランジスタ２３１のゲート電極との電位差はＶａになる。今、Ｅ−Ｖａ＜Ｔｎが成り立つので、Ｅ−Ｔｎ＜Ｖａである。また、Ｅは、Ｔｐ及びＴｎに比べて十分大きいので、Ｔｐ＜Ｅ−Ｔｎであるといえる。よって、Ｔｐ＜Ｖａが成り立ち、ＰＭＯＳトランジスタ２３１のゲート電極と入出力端子１１１との電位差は、閾値Ｔｐ以上であり、ＰＭＯＳトランジスタ２３１は、オン状態になる。

ＮＭＯＳトランジスタ１５３は、オフ状態であるが、ＰＭＯＳトランジスタ２３１は、オン状態であるので、入出力端子１１１及び１１２間は導通する。
６．４ 効果
以上説明したように、ＮＭＯＳトランジスタ１５３のバックゲートは、入出力端子１１１の電位、入出力端子１１２の電位及び接地電位のうち電位の低いものと同電位になる。制御信号がＨＬレベルの場合、レベルシフト回路１５４は、電源電位を出力し、ＮＭＯＳトランジスタ１５３のバックゲートとゲート電極との間に電位差が生じるが、入出力端子１１１とゲート電極との電位差、及び、入出力端子１１１とゲート電極との電位差が、いずれも、ＮＭＯＳトランジスタ１５３の閾値電圧に満たない場合、オフ状態のままになる。

しかし、本実施の形態のスイッチ回路６は、ＰＭＯＳトランジスタ２３１を備えており、ＰＭＯＳトランジスタ２３１は、入出力端子１１１及び１１２に印加される電位が高いためＮＭＯＳトランジスタ１５３がオフ状態になる場合であっても、オン状態になる。従って、スイッチ回路６の伝達可能な電位の範囲の上限を、電源電位まで引き上げることができる。
６．５ 実施の形態６の変形例
上記のスイッチ回路６を構成するダイオード１５５、１５６及び１９１は、図１１に示すＰＮ接合ダイオードを採用している。これに代わって、任意のダイオードを採用してもよいが、実施の形態１〜４と同様に、上記の条件１及び条件２の何れかを満たすことが望ましい。ダイオード１５５、１５６及び１９１は、条件１を満たす。これに代わって、図３（ａ）に示す構成のＰＮ接合ダイオードを用いてもよい。

また、実施の形態１〜４で説明したように、条件２を満たすダイオードとして機能する、トランジスタを用いてもよい。図２８〜図３０は、それぞれ、ダイオード１５５、１５６及び１９１に代わって、ダイオードとして機能するトランジスタを備えたスイッチ回路の例を示している。図２８〜３０のスイッチ回路６ａ〜６ｃに含まれるトランジスタについては、実施の形態４において既に述べたとおりであるので、ここでは、説明を割愛する。
７． 実施の形態７
以下に、本発明の実施の形態７に係るスイッチ回路７について、図面を用いて説明する。
７．１ スイッチ回路７の概要
スイッチ回路７は、実施の形態３において説明したスイッチ回路３と実施の形態４において説明したスイッチ回路４を並列に接続して構成されており、正負の電位を伝達することができる。

以下の説明において、実施の形態３及び４と同様の部分の説明は省略し、本実施の形態の特徴部分を中心に説明する。
７．２ スイッチ回路７の構成
スイッチ回路７は、図３１に示すように、入出力端子１１１及び１１２、ＰＭＯＳトランジスタ１１３、レベルシフト回路１１４、ダイオード１１５、ダイオード１１６、ダイオード１７１、ＮＭＯＳトランジスタ１５３、レベルシフト回路１５４、ダイオード１５５、ダイオード１５６、ダイオード１９１及びインバータ２４９から構成される。図３１において、実施の形態３及び４と同一の構成要素には、図１５及び図１９と同一の参照符号を付している。

スイッチ回路７のうち、入出力端子１１１、入出力端子１１２、ＰＭＯＳトランジスタ１１３、レベルシフト回路１１４、ダイオード１１５、ダイオード１１６及びダイオード１７１から構成される部分は、実施の形態３のスイッチ回路３と同一である。
スイッチ回路７のうち、入出力端子１１１、入出力端子１１２、ＮＭＯＳトランジスタ１５３、レベルシフト回路１５４、インバータ２４９、ダイオード１５５、ダイオード１５６及びダイオード１９１から構成される部分は、実施の形態４のスイッチ回路４の入出力端子１１１とレベルシフト回路１５４との間にインバータ２４９を配したものである。

インバータ２４９以外のスイッチ回路７の、各構成要素及び相互の接続関係については、実施の形態３及び４で説明したので、ここでは、詳細な説明は省略する。なお、実施の形態３及び４と同様に、ＰＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１５３は、内部のＰＮ接合面により形成される寄生ダイオード１１７、１１８、１５７及び１５８を含んでいるが、図３１では省略している。

インバータ２４９の入力端子は、制御部信号を出力する外部回路と接続されており、出力端子は、ＮＭＯＳトランジスタ１５３のゲート電極と接続されている。インバータ２４９は、外部回路から入力される制御信号を反転し、レベルシフト回路１５４へ出力する。
７．３ スイッチ回路７の動作
スイッチ回路７の動作について、以下に説明する。

電源電位をＥ、入出力端子１１１の電位をＶａ、入出力端子１１２の電位をＶｂ、ＰＭＯＳトランジスタ１１３の閾値電圧をＴｐ、ＮＭＯＳトランジスタ１５３の閾値電圧をＴｎ、レベルシフト回路１１４の動作閾値をＴｓであるとする。ここで、電源電位Ｅは、閾値電圧Ｔｐ及びＴｎ、動作閾値Ｔｓに比べて十分大きいとする。
実施の形態１において述べたように、ＰＭＯＳトランジスタ１１３が伝達可能な電位の範囲は、接地電位（０Ｖ）にＰＭＯＳトランジスタ１１３の閾値電圧を加算した値以上の電位に限定される。つまり、Ｔｐ以上に限定される。

また、実施の形態２において述べたように、ＮＭＯＳトランジスタ１５３の伝達可能な電位の範囲は、電源電位からＮＭＯＳトランジスタ１５３の閾値電圧を減じた値以下に限定される。つまり、Ｅ−Ｔｎ以下に限定される。
（１）Ｖａ≧Ｔｐ又はＶｂ≧Ｔｐ の場合
ＮＭＯＳトランジスタ１５３の伝達可能な電位の範囲は、Ｅ−Ｔｎ以下にの範囲であるので、これを満たさない場合は、常にオフ状態になる。Ｖａ又はＶｂの何れか一方がＥ−Ｔｎ以下の場合、ゲート電極に入力される信号によってオン・オフが切り替わる。

Ｖａ又はＶｂの何れか一方がＴｐ以上であるので、ＰＭＯＳトランジスタ１１３は、正常に動作するので、スイッチ回路７に入力される制御信号がＨレベルの場合、ＰＭＯＳトランジスタ１１３は、オフ状態になる。制御信号がＬレベルの場合、ＰＭＯＳトランジスタ１１３は、オン状態になる。
なお、インバータ２４９は、外部回路から出力される制御信号を反転して、レベルシフト回路１５４に出力するので、Ｖａ又はＶｂの何れか一方がＥ−Ｔｎ以下の場合、ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１５３とは同期して、オン・オフを切り替える。

（２）Ｅ−Ｔｎ≧Ｖａ又はＥ−Ｔｎ≧Ｖｂ の場合
ＰＭＯＳトランジスタ１１３の伝達可能な電位の範囲は、Ｔｐ以上の範囲であるので、これを満たさない場合は、常にオフ状態になる。Ｖａ又はＶｂの何れか一方がＴｐ以上の場合、ゲート電極に入力される信号によってオン・オフが切り替わる。
Ｖａ又はＶｂの何れか一方がＥ−Ｔｎ以下のであるので、ＮＭＯＳトランジスタ１５３は、常に正常に動作する。インバータ２４９は、スイッチ回路７に入力される制御信号を反転するので、外部回路から入力される制御信号がＨレベルの場合、ＮＭＯＳトランジスタ１５３は、オフ状態になる。外部回路から入力される制御信号がＬレベルの場合、ＮＭＯＳトランジスタ１５３は、オン状態になる。
（３）Ｅ−Ｔｎ≧Ｖａ≧Ｔｐ又はＥ−Ｔｎ≧Ｖｂ≧Ｔｐ の場合
このとき、Ｖａ又はＶｂの何れかが、ＰＭＯＳトランジスタ１１３の伝達可能な電位の範囲と、ＮＭＯＳトランジスタ１５３の伝達可能な電位の範囲との共通部分に含まれているので、ＰＭＯＳトランジスタ１１３、ＮＭＯＳトランジスタ１５３は、何れも正常に動作する。

このとき、インバータ２４９は、外部回路から入力される制御信号を反転させるので、レベルシフト回路１１４及び１５４は、同期して、ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１５３のオン・オフを切り替える。
７．４ 効果
以上、説明してきたように、実施の形態７のスイッチ回路７を構成するレベルシフト回路１１４及び１５４は同期して、ＰＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１５３のオン・オフを切り替える。入出力端子１１１及び１１２から入力される信号が、ＰＭＯＳトランジスタ１１３の閾値電圧以上の場合、ＰＭＯＳトランジスタ１１３は、レベルシフト回路１１４からの信号に従って、オン・オフを切り替える。

入出力端子１１１及び１１２から入力される電位にかかわらず、ＰＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１５３の少なくとも一つは、正常動作する。従って、スイッチ回路７は、正の電圧から負の電圧まで、広範囲の電位を伝達することができる。
なお、スイッチ回路７に含まれる６個のダイオードは、図３及び４に示すＰＮ接合ダイオードであると説明してきたが、上記の実施の形態と同様に、条件１または条件２を満たすダイオードに置き替えてもよい。
８． 実施の形態８
以下に、実施の形態８に係るスイッチ回路８について、図面を用いて説明する。
８．１ スイッチ回路８の概要
スイッチ回路８は、実施の形態１において説明したスイッチ回路１に、さらに、ＰＭＯＳトランジスタを２つ接続して構成される。これらのＰＭＯＳトランジスタは、ソース又はドレインの一方を入出力端子間の導通・遮断の機能を担うＰＭＯＳトランジスタ１１３のバックゲートと接続されている。これらのＰＭＯＳトランジスタは、必要に応じてオン状態になり、ダイオード１１５又は１１６と並行して電流を流し、ＰＭＯＳトランジスタ１１３の寄生ダイオードに流入する電流を抑制する。

以下の説明において、実施の形態１と同様の部分については説明を省略し、本実施の形態の特徴部分を中心に説明する。
８．２ スイッチ回路８の構成
図３２は、スイッチ回路８の構成を示す回路図である。図３２では、実施の形態１のスイッチ回路１と同様の構成要素については、同一の参照符号を付している。

スイッチ回路８は、図３２に示すように、ＰＭＯＳトランジスタ１１３、ダイオード１１５、ダイオード１１６、レベルシフト回路１１４、入出力端子１１１、入出力端子１１２、ＰＭＯＳトランジスタ３０１及びＰＭＯＳトランジスタ３０２から構成される。ＰＭＯＳトランジスタ１１３、ダイオード１１５、ダイオード１１６、レベルシフト回路１１４、入出力端子１１１及び入出力端子１１２の構成及び相互の接続は、実施の形態１と同様であるので説明を省略する。また、実施の形態１において、説明した寄生ダイオード１１７及び１１８は省略した。

ＰＭＯＳトランジスタ３０１は、ソース及びドレインのうちの一方を入出力端子１１１と接続されており、他方をＰＭＯＳトランジスタ１１３のバックゲートと接続されている。さらに、ゲート電極は、入出力端子１１２に接続されており、バックゲートは、ＰＭＯＳトランジスタ１１３のバックゲートと接続されている。
ＰＭＯＳトランジスタ３０２は、ソース又はドレインの一方を入出力端子１１２と接続されており、他方をＰＭＯＳトランジスタ１１３のバックゲートと接続されている。さらに、ゲート電極は、入出力端子１１１と接続されており、バックゲートは、ＰＭＯＳトランジスタ１１３のバックゲートと接続されている。
８．３ スイッチ回路８の動作
スイッチ回路８の動作について、以下の３つの場合に分けて説明する。説明の便宜上、入出力端子１１１に印加する電位をＶａ、入出力端子１１２に印加する電位をＶｂ、ＰＭＯＳトランジスタ１１３のバックゲートの電位をＶｂａｃと表記する。
（１）Ｖａ＞Ｖｂ、Ｖｂａｃ＜Ｖａ、Ｖｂａｃ＜Ｖｂの場合
Ｖａ＞Ｖｂであり、かつ、入出力端子１１１及び１１２に、それぞれ、Ｖａ、Ｖｂが印加される前の時点では、ＰＭＯＳトランジスタ１１３のバックゲートの電位が、Ｖｂａｃ＜Ｖａ、Ｖｂａｃ＜Ｖｂを満たしていると想定する。なお、このとき、Ｖａ−Ｖｂは、ＰＭＯＳトランジスタ３０１の閾値電位以上であるとする。

入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂが印加されると、ＰＭＯＳトランジスタ３０１のゲート電極の電位は、Ｖｂになる。ＰＭＯＳトランジスタ３０１は、オン状態になる。ダイオード１１５及びＰＭＯＳトランジスタ１１３の寄生ダイオードと並行して、ＰＭＯＳトランジスタ３０１は、入出力端子１１１から、ＰＭＯＳトランジスタ１１３のバックゲートへ電流を流し、ＰＭＯＳトランジスタ１１３のバックゲートの電位ＶｂａｃがＶａと等しくなると、電流は停止する。

このとき、ＰＭＯＳトランジスタ３０２のゲート電極の電位はＶａである。ＰＭＯＳトランジスタ１１３のバックゲートの電位、つまり、ＰＭＯＳトランジスタ３０２のバックゲートの電位は、常にＶａ以下であるのでＰＭＯＳトランジスタ３０２は、オフ状態のままである。
（２）Ｖａ＜Ｖｂ、Ｖｂａｃ＜Ｖａ、Ｖｂａｃ＜Ｖｂの場合
Ｖａ＜Ｖｂであり、かつ、入出力端子１１１及び１１２に、それぞれ、Ｖａ又はＶｂが印加される前の時点でのＰＭＯＳトランジスタ１１３のバックゲートの電位が、Ｖａ及びＶｂよりも低い場合を想定する。なお、Ｖｂ−Ｖａは、ＰＭＯＳトランジスタ３０１の閾値電位以上であるとする。

この場合、上記の（１）の場合とは、逆に、ＰＭＯＳトランジスタ３０２がオン状態になり、ダイオード１１６及びＰＭＯＳトランジスタ１１３の寄生ダイオードと並行して、ＰＭＯＳトランジスタ１１３のバックゲートへ電流を流し、ＰＭＯＳトランジスタ３０１は、オフ状態のままになる。
（３）Ｖａ＜Ｖｂａｃ、Ｖｂ＜Ｖｂａｃ
入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂが印加される前の段階での、ＰＭＯＳトランジスタ１１３のバックゲートの電位Ｖｂａｃが、Ｖａ及びＶｂよりも高い場合を想定する。

入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂを印加すると、ＰＭＯＳトランジスタ３０１のゲート電極の電位はＶｂになる。ＰＭＯＳトランジスタ３０１のバックゲートの電位はＰＭＯＳトランジスタ１１３のバックゲートの電位と等しくＶｂａｃであり、Ｖｂ＜Ｖｂａｃであるため、ＰＭＯＳトランジスタ３０１は、オン状態になる。Ｖａ＜Ｖｂａｃであるので、ＰＭＯＳトランジスタ１１３のバックゲートから、入出力端子１１１へ電流が流れる。

一方、ＰＭＯＳトランジスタ３０２のゲート電極の電位はＶａになる。ＰＭＯＳトランジスタ３０２のバックゲートの電位はＰＭＯＳトランジスタ１１３のバックゲートの電位と等しくＶｂａｃであり、Ｖａ＜Ｖｂａｃであるため、ＰＭＯＳトランジスタ３０２は、オン状態になる。Ｖｂ＜Ｖｂａｃであるので、ＰＭＯＳトランジスタ１１３のバックゲートから、入出力端子１１２へ電流が流れる。

ＰＭＯＳトランジスタ３０１及び３０２が、両方ともオン状態になり、ＰＭＯＳトランジスタ１１３のバックゲートから、入出力端子１１１及び１１２へ電流を流し、これに伴って、ＰＭＯＳトランジスタ１１３のバックゲートの電位Ｖｂａｃは低下する。
Ｖａ＞Ｖｂであれば、Ｖｂａｃ＝Ｖａとなると、ＰＭＯＳトランジスタ３０２は、バックゲートとゲート電極の電位差が０Ｖになるため、オフ状態になる。また、Ｖｂａｃ＝Ｖａになると、ＰＭＯＳトランジスタ３０１は、オン状態のままであるが、ソース・ドレイン間の電位差が０Ｖになるので、電流は停止する。

Ｖａ＜Ｖｂであれば、Ｖｂａｃ＝Ｖｂになると、ＰＭＯＳトランジスタ３０１のバックゲートとゲート電極間の電位差は０Ｖになるので、ＰＭＯＳトランジスタ３０１は、オフ状態になる。また、Ｖｂａｃ＝Ｖｂになると、ＰＭＯＳトランジスタ３０２は、オン状態のままであるが、ソース・ドレイン間の電位差が０Ｖになるので、電流は停止する。
８．４ 効果
以上説明してきたように、スイッチ回路８は、入出力端子１１１の電位が入出力端子１１２の電位よりも高い場合、ＰＭＯＳトランジスタ３０１はオン状態になり、入出力端子１１１からＰＭＯＳトランジスタ１１３のバックゲートへ電流を流す。従って、ＰＭＯＳトランジスタ１１３の寄生ダイオード１１７（図３２には、図示していないが、図１に記載）に流れる順バイアス電流を抑制することができる。一方、ＰＭＯＳトランジスタ３０２は、オフ状態になるので、ＰＭＯＳトランジスタ３０１と３０２を介して、入出力端子１１１から１１２へ、直接、電流が流れることはない。

逆に、入出力端子１１２の電位が入出力端子１１１の電位よりも高い場合、ＰＭＯＳトランジスタ３０１は、オフ状態になり、ＰＭＯＳトランジスタ３０２は、オン状態になり、入出力端子１１２からＰＭＯＳトランジスタ１１３のバックゲートへ電流を流す。従って、ＰＭＯＳトランジスタ１１３の寄生ダイオード１１８（図３２には、図示されていないが、図１に記載）に流れる順バイアス電流を抑制することができる。

さらに、入出力端子１１１又は１１２に高電位を印加した後に、続いて、低い電位を印加する場合、ＰＭＯＳトランジスタ３０１及び３０２は、共にオン状態になり、ＰＭＯＳトランジスタ１１３のバックゲートの電位を引き下げる。そのため、ＰＭＯＳトランジスタ１１３の基板バイアス効果による電流能力の低下を防止することができる。
８．５ 実施の形態８の変形例
実施の形態１の場合と同様に、スイッチ回路８を構成するダイオード１１５及び１１６に代わって、上記の条件１又は２を満たすダイオードを用いてもよい。

図３３〜図３５は、ダイオード１１５及び１１６に代わって、条件２を満たすダイオードとして機能するトランジスタを備えたスイッチ回路を示している。これらのスイッチ回路に含まれるトランジスタについては、実施の形態１において、既に説明したので、ここでは説明を省略する。
９． 実施の形態９
以下に、実施の形態９に係るスイッチ回路９について、図面を用いて説明する。
９．１ スイッチ回路９の概要
スイッチ回路９は、実施の形態２において説明したスイッチ回路２に、さらに、ＮＭＯＳトランジスタを２つ接続して構成される。これらのＮＭＯＳトランジスタは、ソース又はドレインの一方を、入出力端子間の導通・遮断の機能を担うＮＭＯＳトランジスタ１５３のバックゲートと接続されている。これらのＮＭＯＳトランジスタは、必要に応じてオン状態になり、ダイオード１５５又は１５６と並行して電流を流し、ＮＭＯＳトランジスタ１５３の寄生ダイオードに流入する電流を抑制する。

以下の説明において、実施の形態２と同様の部分については説明を省略し、本実施の形態の特徴部分を中心に説明する。
９．２ スイッチ回路９の構成
図３６は、スイッチ回路９の構成を示す回路図である。図３６では、実施の形態２のスイッチ回路２と同様の構成要素については、同一の参照符号を付している。

スイッチ回路９は、図３６に示すように、ＮＭＯＳトランジスタ１５３、ダイオード１５５、ダイオード１５６、レベルシフト回路１５４、入出力端子１１１、入出力端子１１２、ＮＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２２から構成される。ＮＭＯＳトランジスタ１５３、ダイオード１５５、ダイオード１５６、レベルシフト回路１５４、入出力端子１１１及び入出力端子１１２の構成及び相互の接続は、実施の形態２と同様であるので説明を省略する。

ＮＭＯＳトランジスタ３２１は、ソース及びドレインのうちの一方を入出力端子１１１と接続されており、他方をＮＭＯＳトランジスタ１５３のバックゲートと接続されている。さらに、ゲート電極は、入出力端子１１２に接続されており、バックゲートは、ＮＭＯＳトランジスタ１５３のバックゲートと接続されている。
ＮＭＯＳトランジスタ３２２は、ソース又はドレインの一方を入出力端子１１２と接続されており、他方をＮＭＯＳトランジスタ１５３のバックゲートと接続されている。さらに、ゲート電極は、入出力端子１１１と接続されており、バックゲートは、ＮＭＯＳトランジスタ１５３のバックゲートと接続されている。
９．３ スイッチ回路９の動作
以下に、スイッチ回路９の動作について、以下の３つの場合に分けて説明する。説明の便宜上、入出力端子１１１に印加される電位をＶａ、入出力端子１１２に印加される電位をＶｂ、ＮＭＯＳトランジスタ１５３のバックゲートの電位をＶｂａｃと表記する。
（１）Ｖａ＜Ｖｂ、Ｖｂａｃ＞Ｖａ、Ｖｂａｃ＞Ｖｂの場合
Ｖａ＜Ｖｂであり、かつ、入出力端子１１１及び１１２に、それぞれ、Ｖａ、Ｖｂが印加される前の時点では、ＮＭＯＳトランジスタ１５３のバックゲートの電位Ｖｂａｃが、Ｖｂａｃ＞Ｖａ、Ｖｂａｃ＞Ｖｂを満たしていると想定する。なお、このとき、Ｖｂ−Ｖａは、ＮＭＯＳトランジスタ３２１の閾値電位以上であるとする。

入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂが印加されると、ＮＭＯＳトランジスタ３２１のゲート電極の電位は、Ｖｂになり、ＮＭＯＳトランジスタ３２１は、オン状態になる。ダイオード１５５及びＮＭＯＳトランジスタ１５３の寄生ダイオードと並行して、ＮＭＯＳトランジスタ３２１は、ＮＭＯＳトランジスタ１５３のバックゲートから、入出力端子１１１へ電流を流す。ＮＭＯＳトランジスタ１５３のバックゲートの電位がＶａと等しくなると、電流は停止する。

一方、ＮＭＯＳトランジスタ３２２のゲート電極の電位はＶａである。ＮＭＯＳトランジスタ１５３のバックゲートの電位、つまり、ＮＭＯＳトランジスタ３２２のバックゲートの電位は、常にＶａ以上であるのでＮＭＯＳトランジスタ３２２は、オフ状態のままである。
（２）Ｖａ＞Ｖｂ、Ｖｂａｃ＞Ｖａ、Ｖｂａｃ＞Ｖｂの場合
Ｖａ＞Ｖｂであり、かつ、入出力端子１１１及び１１２に、それぞれ、Ｖａ又はＶｂが印加される前の時点でのＮＭＯＳトランジスタ１５３のバックゲートの電位Ｖｂａｃが、Ｖａ及びＶｂよりも高い場合を想定する。なお、Ｖａ−Ｖｂは、ＮＭＯＳトランジスタ３２１及び３２２の閾値電位以上であるとする。

この場合、上記の（１）の場合とは、逆に、ＮＭＯＳトランジスタ３２２がオン状態になり、ダイオード１５６及びＮＭＯＳトランジスタ１５３の寄生ダイオードと並行して、ＮＭＯＳトランジスタ１５３のバックゲートから入出力端子１１２へ電流を流し、ＮＭＯＳトランジスタ３２１は、オフ状態のままになる。
（３）Ｖａ＞Ｖｂａｃ、Ｖｂ＞Ｖｂａｃ
入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂが印加される前の段階での、ＮＭＯＳトランジスタ１５３のバックゲートの電位Ｖｂａｃが、Ｖａ及びＶｂよりも低い場合を想定する。

入出力端子１１１及び１１２に、それぞれ、Ｖａ及びＶｂを印加すると、ＮＭＯＳトランジスタ３２１のゲート電極の電位はＶｂとなる。このとき、ＮＭＯＳトランジスタ３２１のバックゲートの電位Ｖｂａｃは、Ｖｂ＞Ｖｂａｃであるため、ＮＭＯＳトランジスタ３２１は、オン状態になり、入出力端子１１１から、ＮＭＯＳトランジスタ１５３のバックゲートへ電流を流す。

一方、ＮＭＯＳトランジスタ３２２のゲート電極の電位はＶａであり、バックゲートの電位Ｖｂａｃは、Ｖａ＜Ｖｂａｃであるため、ＮＭＯＳトランジスタ３２２は、オン状態になり、入出力端子１１２から、ＮＭＯＳトランジスタ１５３のバックゲートへ電流を流す。
ＮＭＯＳトランジスタ３２１及び３２２が、両方ともオン状態になり、入出力端子１１１及び１１２から、ＮＭＯＳトランジスタ１５３のバックゲートへ電流を流し、これに伴って、ＮＭＯＳトランジスタ１５３のバックゲートの電位Ｖｂａｃは上昇する。

Ｖａ＜Ｖｂの場合、Ｖｂａｃ＝Ｖａとなると、ＮＭＯＳトランジスタ３２２は、バックゲートとゲート電極の電位差が０Ｖになるため、オフ状態になる。また、Ｖｂａｃ＝Ｖａになると、ＮＭＯＳトランジスタ３２１は、オン状態のままであるが、ソース・ドレイン間の電位差が０Ｖになるので、電流は停止する。
Ｖａ＞Ｖｂの場合、Ｖｂａｃ＝Ｖｂになると、ＮＭＯＳトランジスタ３２１のゲート電極とバックゲートの電位が等しくなり、ＮＭＯＳトランジスタ３２１は、オフ状態になる。また、Ｖｂａｃ＝Ｖｂになると、ＮＭＯＳトランジスタ３２２は、ソース・ドレイン間の電位差０Ｖであるので、電流は停止する。
９．４ 効果
以上説明してきたように、スイッチ回路９において、入出力端子１１１の電位が入出力端子１１２の電位よりも低い場合、ＮＭＯＳトランジスタ３２１はオン状態になり、ＮＭＯＳトランジスタ１５３のバックゲートから入出力端子１１１へ電流を流す。従って、ＮＭＯＳトランジスタ１５３の寄生ダイオード１５７（図２に記載）に流れる順バイアス電流を抑制することができる。一方、ＮＭＯＳトランジスタ３２２は、オフ状態になるので、ＮＭＯＳトランジスタ３２１と３２２を介して、入出力端子１１１から１１２へ、直接、電流が流れることはない。

逆に、入出力端子１１２の電位が入出力端子１１１の電位よりも低い場合、ＮＭＯＳトランジスタ３２１は、オフ状態になり、ＮＭＯＳトランジスタ３２２は、オン状態になり、ＮＭＯＳトランジスタ１５３のバックゲートから入出力端子１１２へ電流を流す。従って、ＮＭＯＳトランジスタ１５３の寄生ダイオード１５８（図２に記載）に流れる順バイアス電流を抑制することができる。

さらに、入出力端子１１１又は１１２に低電位を印加した後に、続いて、高い電位を印加する場合、ＮＭＯＳトランジスタ３２１及び３２２は、共にオン状態になり、ＮＭＯＳトランジスタ１５３のバックゲートの電位を引き上げる。そのため、ＮＭＯＳトランジスタ１５３の基板バイアス効果による電流能力の低下を防止することができる。
９．５ 実施の形態９の変形例
実施の形態２の場合と同様に、スイッチ回路９を構成するダイオード１５５及び１５６に代わって、上記の条件１又は２を満たすダイオードを用いてもよい。

図３７〜図３９は、ダイオード１５５及び１５６に代わって、条件２を満たすダイオードとして機能するトランジスタを備えたスイッチ回路を示している。これらのスイッチ回路を構成するトランジスタについては、実施の形態１において、既に説明したので、ここでは説明を省略する。
１０．その他の変形例
以上、実施の形態１〜９に基づいて、本発明について説明してきたが、これらに限定されるものではない。以下に説明する例も含む。

（１）実施の形態１において、寄生ダイオード１１７と並列に、ダイオード１１５を１個、接続しているが、これに限るものではない。寄生ダイオード１１７に並列に、複数のダイオードを接続してもよい。寄生ダイオード１１８に関しても、同様に、ダイオード１１６のみならず、複数のダイオードを並列に接続してもよい。
実施の形態２〜７についても、同様に、寄生ダイオードに並列に複数のダイオードを接続してもよい。

（２）また、変形例（１）において、並列に接続する複数のダイオードには、図３、図４を用いて説明したＰＮ接合ダイオード、ショットキーバリアダイオード、図５〜９を用いて説明したトランジスタの何れを用いてもよいし、これらを、組み合わせて用いてもよい。
（３） 実施の形態１において、寄生ダイオード１１７と直列に、電圧降下を生じる素子を接続してもよい。一例としては、抵抗やＭＯＳトランジスタが考えられる。このような素子を接続することで、寄生ダイオード１１７に印加される電圧を、減少させることができる。寄生ダイオード１１８についても同様である。

また、実施の形態２〜９においても、同様に、寄生ダイオードと直列に抵抗などを接続してもよい。
（４）また、本発明は、上記の実施の形態1〜９及び変形例を、それぞれ組み合わせたものであってもよい。

本発明は、各種の半導体回路を製造、販売する産業、半導体回路を使用する産業において、経営的、継続的、反復的に利用することができる。

スイッチ回路１の構成を示す回路図である。 スイッチ回路１の形成された基板の断面図である。 ダイオード１１５の断面構造を示す断面図と、ダイオード１１５に寄生する寄生サイリスタ１２１及び１２６を示す回路図である。 ダイオード１３０の構造を示す断面図である。 スイッチ回路１ａの構成を示す回路図である。 スイッチ回路１ｂの構成を示す回路図である。 トランジスタ１３５の断面構造を示す断面図である。 スイッチ回路１ｃの構成を示す回路図である。 トランジスタ１４１の断面構造を示す断面図である。 スイッチ回路２の構成を示す回路図である。 スイッチ回路２の断面構造を示す断面図である。 スイッチ回路２ａの構成を示す回路図である。 スイッチ回路２ｂの構成を示す回路図である。 スイッチ回路２ｃの構成を示す回路図である。 スイッチ回路３の構成を示す回路図である。 スイッチ回路３ａの構成を示す回路図である。 スイッチ回路３ｂの構成を示す回路図である。 スイッチ回路３ｃの構成を示す回路図である。 スイッチ回路４の構成を示す回路図である。 スイッチ回路４ａの構成を示す回路図である。 スイッチ回路４ｂの構成を示す回路図である。 スイッチ回路４ｃの構成を示す回路図である。 スイッチ回路５の構成を示す回路図である。 スイッチ回路５ａの構成を示す回路図である。 スイッチ回路５ｂの構成を示す回路図である。 スイッチ回路５ｃの構成を示す回路図である。 スイッチ回路６の構成を示す回路図である。 スイッチ回路６ａの構成を示す回路図である。 スイッチ回路６ｂの構成を示す回路図である。 スイッチ回路６ｃの構成を示す回路図である。 スイッチ回路７の構成を示す回路図である。 スイッチ回路８の構成を示す回路図である。 スイッチ回路８ａの構成を示す回路図である。 スイッチ回路８ｂの構成を示す回路図である。 スイッチ回路８ｃの構成を示す回路図である。 スイッチ回路９の構成を示す回路図である。 スイッチ回路９ａの構成を示す回路図である。 スイッチ回路９ｂの構成を示す回路図である。 スイッチ回路９ｃの構成を示す回路図である。

符号の説明

１ スイッチ回路
２ スイッチ回路
１１１ 入出力端子
１１２ 入出力端子
１１３ ＰＭＯＳトランジスタ
１１４ レベルシフト回路
１１５ ダイオード
１１６ ダイオード
１１７ 寄生ダイオード
１１８ 寄生ダイオード
１５３ ＮＭＯＳトランジスタ
１５４ レベルシフト回路
１５５ ダイオード
１５６ ダイオード
１５７ 寄生ダイオード
１５８ 寄生ダイオード

Claims (22)

1. 第１及び第２入出力端子と、
   ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＭＯＳトランジスタと、
   前記第１入出力端子と前記ＭＯＳトランジスタのバックゲートとの間に設けられた第１整流手段と、
   前記第２入出力端子と前記ＭＯＳトランジスタのバックゲートとの間に設けられた第２整流手段と、
   制御信号に基づいて前記ＭＯＳトランジスタのオン・オフを制御する制御手段と
   を備えることを特徴とするスイッチ回路。
2. 前記第１整流手段は、前記ＭＯＳトランジスタのソースとバックゲートとの間に寄生する寄生ダイオードと同一の方向に並列に接続され、
   前記第２整流手段は、前記ＭＯＳトランジスタのドレインとバックゲートとの間に寄生する寄生ダイオードと同一の方向に並列に接続される
   ことを特徴とする請求項１に記載のスイッチ回路。
3. 前記ＭＯＳトランジスタは、
   バックゲートを構成する第１導電型の半導体領域と、
   前記半導体領域上に形成され、ソースを構成する第２導電型の第１半導体層と、
   前記半導体領域上に形成され、ドレインを構成する第２導電型の第２半導体層とを含み、
   前記第１整流手段は、前記第１半導体層と前記半導体領域との接合面に寄生する寄生ダイオードと同一方向に並列に接続され、
   前記第２整流手段は、前記第２半導体層と前記半導体領域との接合面に寄生する寄生ダイオードと同一の方向に並列に接続される
   ことを特徴とする請求項１に記載のスイッチ回路。
4. 前記ＭＯＳトランジスタは、Ｐチャネル型であり、
   前記第１整流手段及び第２整流手段は、それぞれ、電流の入力を受け付けるアノード端子及び電流を出力するカソード端子を備え、
   前記第１整流手段のアノード端子は、前記第１入出力端子に接続され、カソード端子は、前記ＭＯＳトランジスタのバックゲートに接続されており、
   前記第２整流手段のアノード端子は、前記第２入出力端子に接続され、カソード端子は、前記ＭＯＳトランジスタのバックゲートに接続されている
   ことを特徴とする請求項２に記載のスイッチ回路。
5. 前記スイッチ回路は、さらに、
   アノード端子を電源電位に接続し、カソード端子を前記ＭＯＳトランジスタのバックゲートに接続した第３整流手段を備え、
   前記制御手段は、動作電位を前記ＭＯＳトランジスタのバックゲートから取得する
   ことを特徴とする請求項４に記載のスイッチ回路。
6. 前記スイッチ回路は、さらに、
   Ｎチャネル型のＭＯＳトランジスタであって、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続され、バックゲートが接地電位に接続された補助トランジスタを備え、
   前記制御手段は、さらに、前記ＭＯＳトランジスタのオン・オフに同期して前記補助トランジスタのオン・オフを制御する
   ことを特徴とする請求項５に記載のスイッチ回路。
7. 前記スイッチ回路は、さらに、
   Ｐチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第１入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２入出力端子に接続された第１調整トランジスタと、
   Ｐチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第２入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１入出力端子に接続された第２調整トランジスタとを備える
   ことを特徴とする請求項４に記載のスイッチ回路。
8. 前記制御手段は、前記制御信号に基づいて、前記ＭＯＳトランジスタのバックゲートの電位と接地電位とのいずれか一方を出力することによって前記ＭＯＳトランジスタのオン・オフを制御する
   ことを特徴とする請求項４に記載のスイッチ回路。
9. 前記ＭＯＳトランジスタはＮチャネル型であり、
   前記第１整流手段及び第２整流手段は、それぞれ、電流の入力を受け付けるアノード端子及び電流を出力するカソード端子を備え、
   前記第１整流手段のアノード端子は、前記ＭＯＳトランジスタのバックゲートに接続され、カソード端子は、前記第１入出力端子に接続され、
   前記第２整流手段のアノード端子は、前記ＭＯＳトランジスタのバックゲートに接続され、カソード端子は、前記第２入出力端子に接続されている
   ことを特徴とする請求項２に記載のスイッチ回路。
10. 前記スイッチ回路は、さらに、
    アノード端子を前記ＭＯＳトランジスタのバックゲートに接続し、カソード端子を接地電位に接続した第３整流手段を備え、
    前記制御手段は、前記ＭＯＳトランジスタのバックゲートから、動作電位を取得する
    ことを特徴とする請求項９に記載のスイッチ回路。
11. 前記スイッチ回路は、さらに、
    Ｐチャネル型のＭＯＳトランジスタであって、ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続され、バックゲートが電源電位に接続された補助トランジスタを備え、
    前記制御手段は、さらに、前記ＭＯＳトランジスタのオン・オフに同期して前記補助トランジスタのオン・オフを制御する
    ことを特徴とする請求項１０に記載のスイッチ回路。
12. 前記スイッチ回路は、さらに、
    Ｎチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第１入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２入出力端子に接続された第１調整トランジスタと、
    Ｎチャネル型のＭＯＳトランジスタであって、ソース又はドレインのうち一方が前記第２入出力端子に接続され、ソース又はドレインのうち他方及びバックゲートが前記ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第１入出力端子に接続された第２調整トランジスタとを備える
    ことを特徴とする請求項９に記載のスイッチ回路。
13. 前記制御手段は前記制御信号に基づいて、前記ＭＯＳトランジスタのバックゲートの電位と電源電位とのいずれか一方を出力することによって、前記ＭＯＳトランジスタのオン・オフを制御する
    ことを特徴とする請求項９に記載のスイッチ回路。
14. 前記第１及び第２整流手段のうち少なくとも１つは、
    第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第１拡散層と、
    前記第１半導体領域内に形成された第１導電型の第２半導体領域と、
    前記第２半導体領域内に形成された第１導電型の第２拡散層と第２導電型の第３拡散層とから構成され、
    前記第１拡散層と前記第２拡散層とが接続された第１端子と、
    前記第３拡散層が接続された第２端子とを有するダイオードである
    ことを特徴とする請求項２に記載のスイッチ回路。
15. 前記第１、第２整流手段のうち少なくとも一つは、
    第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第１拡散層と、
    前記第１半導体領域内に形成された第１導電型の第２半導体領域と、
    前記第２半導体領域内に形成された第１導電型の第２拡散層と、
    前記第２半導体領域内に形成された第２導電型の内部ＭＯＳトランジスタとから構成され、
    前記第１拡散層と前記第２拡散層と前記内部ＭＯＳトランジスタのソース又はドレインの一方とゲートとが接続された第１端子と、
    前記内部ＭＯＳトランジスタのソース又はドレインの他方が接続された第２端子とを有することを特徴とするダイオードである
    ことを特徴とする請求項２に記載のスイッチ回路。
16. 前記内部ＭＯＳトランジスタの閾値電圧は、前記寄生ダイオードのビルトイン電位よりも低い
    ことを特徴とする請求項１５に記載のスイッチ回路。
17. 前記第１及び第２整流手段のうち、少なくとも一つは、
    ショットキーバリアダイオードである
    ことを特徴とする請求項２に記載のスイッチ回路。
18. 前記スイッチ回路は、さらに、
    前記ＭＯＳトランジスタのソースと前記第１入出力端子との間及び前記ＭＯＳトランジスタのドレインと前記第２入出力端子との間のうち少なくとも一方に、所定の電圧降下を生じさせる分圧手段を備える
    ことを特徴とする請求項２に記載のスイッチ回路。
19. 第１及び第２入出力端子と、
    ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＰチャネル型ＭＯＳトランジスタと、
    電流が入力されるアノード端子が前記第１入出力端子に接続され、電流を出力するカソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第１整流手段と、
    アノード端子が前記第２入出力端子に接続され、カソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第２整流手段と、
    アノード端子が電源電位に接続され、カソード端子が前記Ｐチャネル型ＭＯＳトランジスタのバックゲートに接続された第３整流手段と、
    前記Ｐチャネル型ＭＯＳトランジスタのバックゲートから、動作電位を取得し、制御信号に基づいて前記Ｐチャネル型ＭＯＳトランジスタのオン・オフを制御する第１制御手段と、
    ソースが前記第１入出力端子に接続され、ドレインが前記第２入出力端子に接続されたＮチャネル型ＭＯＳトランジスタと、
    アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が前記第１入出力端子に接続された第４整流手段と、
    アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が前記第２入出力端子に接続された第５整流手段と、
    アノード端子が前記Ｎチャネル型ＭＯＳトランジスタのバックゲートに接続され、カソード端子が接地電位に接続された第６整流手段と、
    前記Ｎチャネル型ＭＯＳトランジスタのバックゲートから動作電位を取得し、前記制御信号に基づいて前記Ｎチャネル型ＭＯＳトランジスタのオン・オフを制御する第２制御手段と
    を備えることを特徴とするスイッチ回路。
20. 第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第１拡散層と、
    前記第１半導体領域内に形成された第１導電型の第２半導体領域と、
    前記第２半導体領域内に形成された第１導電型の第２拡散層と第２導電型の第３拡散層とから構成され、
    前記第１拡散層と前記第２拡散層とが接続された第１端子と、
    前記第３拡散層が接続された第２端子とを有する
    ことを特徴とするダイオード。
21. 前記ダイオードにおいて、
    前記第１導電型は、Ｐ型であり、前記第２導電型はＮ型であり、
    前記第１端子は、電流の供給を受け付けるアノード端子であり、
    前記第２端子は、電流を出力するカソード端子である
    ことを特徴とする請求項２０に記載のダイオード。
22. 第１導電型の半導体基板上に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域内に形成された第２導電型の第１拡散層と、
    前記第１半導体領域内に形成された第１導電型の第２半導体領域と、
    前記第２半導体領域内に形成された第１導電型の第２拡散層と、
    前記第２半導体領域内に形成された第２導電型の内部ＭＯＳトランジスタとから構成され、
    前記第１拡散層と前記第２拡散層と前記内部ＭＯＳトランジスタのソース又はドレインの一方とゲートとが接続された第１端子と、
    前記内部ＭＯＳトランジスタのソース又はドレインの他方が接続された第２端子を有する
    ことを特徴とするダイオード。

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