JP2006108568A - スイッチング素子およびそれを用いた保護回路 - Google Patents

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Abstract

【課題】従来の双方向スイッチング素子は、同一サイズの２つのスイッチング素子を用意することによって実現しているため、コストの低減、サイズの小型化ができないといった問題があった。
【解決手段】双方向に電流経路を形成する主となる第１スイッチング素子と、第１スイッチング素子がオフ時に、寄生ダイオードを切り替えて電流経路を形成する第２スイッチング素子、第３スイッチング素子を備えたスイッチング素子とする。第２、第３スイッチング素子は、第１スイッチング素子の電流経路の切り替えの期間のみ電流を流すため小さいチップサイズでよく、スイッチング素子の小型化または低オン抵抗化に寄与する。またスイッチング素子を保護回路に用いることで、保護回路のサイズの小型化が実現する。
【選択図】 図１

Description

本発明は、スイッチング素子およびそれを用いた保護回路に係り、双方向の電流経路の切り替えが可能で且つ占有面積を低減したスイッチング素子およびそれを用いた保護回路に関する。
スイッチング素子として、オンオフの切り替えを行うのみでなく、例えば二次電池の保護回路に採用されるスイッチング素子の如く、電流経路の方向（電流が流れる方向）を切り替える素子についても開発が進んでいる。
図５に従来の双方向スイッチング素子の例として二次電池用保護回路の回路図を示す。
双方向スイッチング素子８６は、過放電阻止スイッチング素子８２と過充電阻止スイッチング素子８３を直列に接続したものであり、制御回路８４によってオンオフ制御を行う。
制御回路８４は、電池電圧を検出し、検出した電圧が最高設定電圧よりも高いときに過充電阻止スイッチング素子８３をオフに切り替え、二次電池１の過充電を阻止する。また、検出した電圧が最低設定電圧よりも低いときに過放電阻止スイッチング素子８２をオフに切り替え、二次電池１の過放電を阻止する。
過放電阻止スイッチング素子８２と過充電阻止スイッチング素子８３は、オン状態における内部抵抗が小さく、電力損失と電圧降下を小さくできるＭＯＳＦＥＴで構成されている。ＭＯＳＦＥＴは寄生ダイオードを有するため、ＭＯＳＦＥＴを逆向きに流れる電流をオン状態に保持する。
そのため、例えば電池電圧が最高設定電圧より高くなり、過充電阻止スイッチング素子８３のＭＯＳＦＥＴがオフになった場合でも、二次電池１の放電は可能である。
反対に、電池電圧が最低設定電圧よりも低くなり、過放電阻止スイッチング素子８２のＭＯＳＦＥＴがオフになった場合でも、二次電池１の充電は可能である。
図５に示す二次電池１の保護回路８５は上記の動作をして二次電池１の過充電および過放電を阻止する（例えば特許文献１参照）。
特開平１０−１２２８２号公報（第７項、第１図）
上記のごとく従来の技術では、一方を過充電を阻止するための過充電阻止スイッチング素子８３とし、他方を過放電を阻止するための過放電阻止スイッチング素子８２として双方向スイッチング素子８６を実現している。そしてこれらは同サイズの２つのスイッチング素子（ＭＯＳＦＥＴ）を直列接続したものであり、サイズの小型化を阻み、また製造コストの低減が進まないなどの問題があった。
本発明はかかる課題に鑑みて成されたものであり、第１に、制御端子と２つの端子をそれぞれ有する第１、第２、第３スイッチング素子を具備し、前記第２スイッチング素子は、一方の端子を前記第１スイッチング素子の一方の端子に接続し、他方の端子を該第２スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続し、前記第３スイッチング素子は、一方の端子を前記第１スイッチング素子の他方の端子に接続し、他方の端子を該第３スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続したことを特徴とするものである。
また、前記第１、第２、第３スイッチング素子に接続するＡＮＤゲート回路を備え、該ＡＮＤゲート回路の入力端子をそれぞれ前記第２および第３スイッチング素子の前記制御端子に接続し、前記ＡＮＤゲート回路の出力端子を前記第１スイッチング素子の前記制御端子に接続することを特徴とするものである。
また、前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、前記第２スイッチング素子の前記一方の端子および前記第３スイッチング素子の前記一方の端子間に形成される電流経路の方向を切り替えることを特徴とするものである。
また、前記第１スイッチング素子は２つの寄生ダイオードを有し、前記第２および第３スイッチング素子はそれぞれ１つの寄生ダイオードを有し、前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、前記第２および第３スイッチング素子の前記他方の端子間の電位差によって第１スイッチング素子の前記寄生ダイオードを切り替えることを特徴とするものである。
また、前記第２および第３スイッチング素子は、それぞれ前記第１スイッチング素子のチップサイズの１／２以下のサイズであることを特徴とするものである。
第２に、制御端子と２つの端子をそれぞれ有する第１、第２、第３スイッチング素子を具備し、前記第２スイッチング素子は、一方の端子を前記第１スイッチング素子の一方の端子に接続し、他方の端子を該第２スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続し、前記第３スイッチング素子は、一方の端子を前記第１スイッチング素子の他方の端子に接続し、他方の端子を該第３スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続したスイッチング素子と、前記スイッチング素子の制御を行う制御手段とを具備し、前記スイッチング素子を二次電池に直列に接続し、該二次電池の充電方向および放電方向の電流経路の切り替えを行うことにより解決するものである。
また、前記制御手段は、前記二次電池の電圧が最高設定電圧よりも高い場合は前記第１スイッチング素子をオフにし、前記第２スイッチング素子および前記第３スイッチング素子のいずれか一方をオフすることにより、放電を行うことを特徴とするものである。
また、前記制御手段は、前記二次電池の電圧が最低設定電圧よりも低い場合は前記第１スイッチング素子をオフにし、前記第２スイッチング素子および前記第３スイッチング素子のいずれか一方をオフすることにより、充電を行うことを特徴とするものである。
また、前記第１スイッチング素子は２つの寄生ダイオードを有し、前記第２および第３スイッチング素子はそれぞれ１つの寄生ダイオードを有し、前記制御手段は、前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、前記第２および第３スイッチング素子の前記他方の端子間の電位差によって第１スイッチング素子の前記寄生ダイオードを切り替えることを特徴とするものである。
また、前記第２および第３スイッチング素子は、それぞれ前記第１スイッチング素子のチップサイズの１／２以下のサイズであることを特徴とするものである。
本発明によれば、第２、第３スイッチング素子および第２、第３スイッチング素子の両端の電位差によって、第１スイッチング素子の２つの寄生ダイオードを切り替えることができる。第２、第３スイッチング素子は、双方向の電流経路の切り替えができれば十分であり、第１スイッチング素子に対して十分小さいチップサイズでよい。従って、従来の双方向スイッチング素子と比較して、大幅に小型化した双方向のスイッチング素子を提供できる。
また、ＡＮＤゲート回路を設け、ＡＮＤゲート回路の入力を第２、第３スイッチング素子の制御端子に接続し、ＡＮＤゲート回路の出力を第１スイッチング素子の制御端子に接続することにより、２つの制御信号でスイッチング素子を動作させることができる。
これにより例えば従来の双方向スイッチング素子制御する制御回路の出力端子数を変更せずに利用できる利点を有する。
又、上記のスイッチング素子を二次電池などの保護回路に採用することにより、過充電、過放電の切り替えのスイッチング素子のサイズを大幅に低減できる。また、これにより製造コストの低減を図ることができる。
保護回路では、スイッチング素子の抵抗値（オン抵抗）を検出して制御を行っている場合があり、スイッチング素子に所定のオン抵抗値を維持するような設計が望まれる場合がある。つまり、従来の保護回路に用いる双方向スイッチング素子と比較して、そのオン抵抗を維持する場合、本実施形態によればチップサイズを約１／４に低減することができる。
更に、従来の保護回路に用いていた制御回路の出力端子数を変更せずに利用できる利点を有する。
本発明の実施の形態を、図１から図４を参照して詳細に説明する。
図１には、本発明の第１の実施形態を示す。図１（Ａ）はスイッチング素子の回路図であり、図１（Ｂ）はスイッチング素子の断面模式図である。
本実施形態のスイッチング素子３は、第１ＭＯＳＦＥＴ５、第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７とから構成される。
第２ＭＯＳＦＥＴ６は、ドレイン（またはソース）を第１ＭＯＳＦＥＴ５のドレイン（またはソース）に接続する。また、第２ＭＯＳＦＥＴ６のソース（またはドレイン）を第２ＭＯＳＦＥＴ６のバックゲート６８および第１ＭＯＳＦＥＴ５のバックゲート５８にそれぞれ接続する。
第３ＭＯＳＦＥＴ７は、ソース（またはドレイン）を第１ＭＯＳＦＥＴ５のソース（またはドレイン）に接続する。また、第３ＭＯＳＦＥＴ７のドレイン（またはソース）を第３ＭＯＳＦＥＴ７のバックゲート７８および第１ＭＯＳＦＥＴ５のバックゲート５８にそれぞれ接続する。
図１（Ｂ）を参照し、スイッチング素子３の構造について説明する。尚、本実施形態において、ソースおよびドレインは等価であり、以下の説明においてソースおよびドレインを入れ替えても同様である。
第１〜第３ＭＯＳＦＥＴ５、６、７は例えばｎチャネル型ＭＯＳＦＥＴである。第１ＭＯＳＦＥＴ５は、バックゲート５８となるｐ−型基板にｎ＋型のソース５２およびドレイン５１を設ける。更にバックゲート５８のコンタクト抵抗を低減するために、ｐ＋型のバックゲートコンタクト５３を設ける。
第２ＭＯＳＦＥＴ６も第１ＭＯＳＦＥＴ５と同様であり、バックゲート６８となるｐ−型基板にｎ＋型のソース６２およびドレイン６１を設ける。更にｐ＋型のバックゲートコンタクト６３を設ける。そしてソース６２とバックゲート６８（バックゲートコンタクト６３）をショートさせ、第１ＭＯＳＦＥＴ５のバックゲート５８（バックゲートコンタクト５３）に接続する。
第３ＭＯＳＦＥＴ７も、バックゲート７８となるｐ−型基板にｎ＋型のソース７２およびドレイン７１を設け、ｐ＋型のバックゲートコンタクト７３を設ける。そしてドレイン７１とバックゲート７８（バックゲートコンタクト７３）をショートさせ、第１ＭＯＳＦＥＴのバックゲート５８（バックゲートコンタクト５３）に接続する。
また、第２ＭＯＳＦＥＴ６のドレイン６１が第１ＭＯＳＦＥＴ５のドレイン５１と接続し、第３ＭＯＳＥＦＴ７のソース７２が第１ＭＯＳＦＥＴ５のソース５２と接続する。
そして、第１ＭＯＳＥＦＴ５の動作時には基板に寄生ダイオード５５、寄生ダイオード５６が形成される。
一方第２ＭＯＳＦＥＴ６は、バックゲート６８がソース６２と短絡することにより同電位となり、一つの寄生ダイオード６５のみ形成される。また、第３ＭＯＳＦＥＴ７も同様の理由から一つの寄生ダイオード７５のみ形成される。
第１〜第３ＭＯＳＦＥＴ５、６、７のゲート５４、６４、７４にはそれぞれ制御信号が印加される。また、第２ＭＯＳＦＥＴ６のドレイン６１および第３ＭＯＳＦＥＴ７のソース７２には異なる電位が印加される。その印加される電位差と第１〜第３ＭＯＳＦＥＴ５、６、７のゲート５４、６４、７４に印加される信号に応じて、各寄生ダイオードを切り替え、第２ＭＯＳＦＥＴのドレイン６１および第３ＭＯＳＦＥＴのソース７２間に形成される電流経路の双方向の切り替えを行う。
次に、上記のスイッチング素子３の動作について図を参照して具体的に説明する。
まず、第１ＭＯＳＦＥＴ５のゲート５４がオンの時は通常のオン状態であり、第２および第３ＭＯＳＦＥＴ６、７のゲート６４、７４に印加される信号にかかわらず、第１ＭＯＳＦＥＴ５に電流が流れる。例えば第２ＭＯＳＦＥＴ６のドレイン６１が高電位で第３ＭＯＳＦＥＴのソース７２が低電位の場合、図１（Ｂ）の矢印ａの如く電流が流れる。一方、電位関係が逆になった場合、矢印ｂの如く電流が流れる。尚、第１ＭＯＳＦＥＴ５がオンすることで双方向に電流が流れるので、この場合第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７の導通はどのような状態であってもよい。
次に、第１ＭＯＳＦＥＴ５がオフの場合を説明する。電流経路（電流の流れる方向）を切り替える場合、第１ＭＯＳＦＥＴ５をオフする。このとき電流が完全に遮断されるのを防ぐために、切り替え期間（第１ＭＯＳＦＥＴ５のオフ期間）中もいずれかの方向に電流を流す必要がある。
つまり、スイッチング素子３は、第１ＭＯＳＦＥＴ５がオフの場合、第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７のいずれか一方をオンさせ、オフ状態のＭＯＳＦＥＴの寄生ダイオードを利用して電流経路を形成する。
すなわち、第１ＭＯＳＦＥＴ５および第３ＭＯＳＦＥＴ７をオフし、第２ＭＯＳＦＥＴ６をオンする。このとき、第２ＭＯＳＦＥＴ６のドレイン６１が高電位で、第３ＭＯＳＦＥＴ６のソース７２が低電位であれば、オフ状態の第１ＭＯＳＦＥＴ５の寄生ダイオード５６および第３ＭＯＳＦＥＴ７の寄生ダイオード７５を利用して矢印ａの電流経路が形成される。一方、電位関係が逆の場合には、電流は流れない。
また、第１ＭＯＳＦＥＴ５および第２ＭＯＳＦＥＴ６をオフし、第３ＭＯＳＦＥＴ７をオンする。このとき、第３ＭＯＳＦＥＴ７のソース７２が高電位で、第２ＭＯＳＦＥＴ６のドレイン６１が低電位であれば、オフ状態の第１ＭＯＳＦＥＴ５の寄生ダイオード５５および第２ＭＯＳＦＥＴ６の寄生ダイオード６５を利用して矢印ｂの電流経路が形成される。一方、電位関係が逆の場合には、電流は流れない。
このように、第１ＭＯＳＦＥＴ５がオフ時には、第２および第３ＭＯＳＦＥＴ６、７のうち一方をオフし、オフ状態のＭＯＳＦＥＴの外部に導出する端子に印加される電位を、オン状態のＭＯＳＦＥＴの外部に導出する端子に印加される電位より高くする。これにより、オフ状態の第１ＭＯＳＦＥＴ５の寄生ダイオードを切り替え、またオフ状態の第２または第３ＭＯＳＦＥＴ６、７の寄生ダイオードを利用して、双方向の電流経路を形成できる。
ここで、本実施形態の主となるスイッチは第１ＭＯＳＦＥＴ５である。つまり、通常は第１ＭＯＳＦＥＴ５をオン状態として、第２ＭＯＳＦＥＴ、第３ＭＯＳＦＥＴの端子に印加する電圧を切り替え、双方向の電流経路を形成する。つまり第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７は、第１ＭＯＳＦＥＴ５のオフ時、すなわち電流経路の切り替えの期間に電流を流すためのスイッチであり、オン抵抗をそれほど考慮しなくてよい。
従って、第２、第３ＭＯＳＦＥＴ６、７のチップサイズは、第１ＭＯＳＦＥＴ５に比べて十分小さくすることができる。例えば、第２および第３ＭＯＳＦＥＴ６、７のチップサイズを第１ＭＯＳＦＥＴ５の１／２以下にすることにより、従来の同一チップサイズの２つのＭＯＳＦＥＴを直列接続した双方向スイッチング素子８６と比較して、スイッチング素子３の小型化が実現できる。
あるいは、従来の双方向スイッチング素子８６の占有面積を維持するのであれば、第１ＭＯＳＦＥＴ５のチップサイズを拡大できるので、スイッチング素子３のオン抵抗を低減することができる。
次に、図２を参照して、本発明の第２の実施形態について説明する。図２（Ａ）はスイッチング素子３の回路図であり、図２（Ｂ）はスイッチング素子３の構造を示す断面模式図である。
図の如く第２の実施形態は、第１の実施形態のスイッチング素子３にＡＮＤゲート回路１１を接続したものである。
図１に示すスイッチング素子３は、第１ＭＯＳＦＥＴ５のオフ状態では必ず第２または第３ＭＯＳＦＥＴ６、７のいずれか一方がオフ状態となる。従って、ＡＮＤゲート回路１１を接続することにより、２つの入力信号で各ＭＯＳＦＥＴのゲート５４、６４、７４を同時に制御することができる。
すなわち、図２のごとくＡＮＤゲート回路１１の入力をそれぞれ第２ＭＯＳＦＥＴ６のゲート６４および第３ＭＯＳＦＥＴ７のゲート７４に接続する。そして、ＡＮＤゲート回路１１の出力を第１ＭＯＳＦＥＴ５のゲート５４に接続する。
ＡＮＤゲート回路１１は、２つの入力信号を論理演算し、第１ＭＯＳＦＥＴ５へ出力する。これにより、ＡＮＤゲート回路１１の２つの入力信号により３つのゲート５８、６８、７８のいずれか２つを常にオフ状態とする回路が構成できる。つまり、第１の実施形態のスイッチング素子３の端子数を低減することができる。尚、他の構成要素は第１の実施形態と同様であるので説明は省略する。
図３および図４は、本発明の第３の実施形態であり、上記のスイッチング素子を保護回路に用いた場合を示す。
図３は、保護回路を示す回路図であり、二次電池の保護回路を例に説明する。
保護回路２は、二次電池１と直列に接続され、スイッチング素子３と、ＡＮＤゲート回路１１と、制御回路４とを備える。ここでは一例として第１の実施形態のスイッチング素子３にＡＮＤゲート回路１１を接続した構成とする。
スイッチング素子３は、第１ＭＯＳＦＥＴ５と、第２ＭＯＳＦＥＴ６と、第３ＭＯＳＦＥＴ７とから構成される。尚、これらの詳細については第１および第２の実施形態と同様であるので説明は省略する。
第１ＭＯＳＦＥＴ５は、二次電池１と直列に接続され、二次電池１の過充電および過放電を阻止する。第２ＭＯＳＦＥＴ６は過充電時に、二次電池１の放電方向に電流が流れるように、第１ＭＯＳＦＥＴ５に内蔵される２つの寄生ダイオード５５、５６の一方を利用して電流が流れるように構成されている。第３ＭＯＳＦＥＴ７は過放電時に、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５５，５６の他方を利用して電流が流れるように構成されている。
制御回路４は、第２ＭＯＳＦＥＴ６をオンオフに制御する充電制御端子９と、第３ＭＯＳＦＥＴ７をオンオフに制御する放電制御端子１０とを備える。
ＡＮＤゲート回路１１は、制御回路４に備わる充電制御端子９と放電制御端子１０の出力を論理演算し、第１ＭＯＳＦＥＴ５へ出力する。
制御回路４は、電池電圧が最低設定電圧から最高設定電圧の範囲内であれば、各ＭＯＳＦＥＴ５、６、７をオンに切り替え、二次電池１の充電方向および二次電池１の放電方向に電流が流れるようにする。
電池電圧が最高設定電圧よりも高い場合、制御回路４は第１ＭＯＳＦＥＴ５をオフに切り替える。このとき、制御回路４は充電制御端子９からの出力により第２ＭＯＳＦＥＴ６をオフに切り替え、放電制御端子１０からの出力により第３ＭＯＳＦＥＴ７をオンに切り替えることによって二次電池１の放電方向に電流が流れるようにする。
電池電圧が最低設定電圧よりも低い場合、制御回路４は第１ＭＯＳＦＥＴ５をオフに切り替える。このとき、制御回路４は充電制御端子９からの出力により第２ＭＯＳＦＥＴ６をオンに切り替え、放電制御端子１０からの出力により第３ＭＯＳＦＥＴ７をオフに切り替えることによって二次電池１の充電方向に電流が流れるようにする。なお、詳細は後述する。
図４は、保護回路の構造を示す断面概要図である。ＡＮＤゲート回路１１に制御信号を印可する制御回路４が接続されている以外は、第１および第２の実施形態と同様であるので、重複箇所についての説明は省略する。
第２ＭＯＳＦＥＴ６のゲート６４は充電制御端子９の出力によって制御される。第３ＭＯＳＦＥＴ７のゲート７４は放電制御端子１０の出力によって制御される。第１ＭＯＳＦＥＴ５のゲート５４は充電制御端子９、放電制御端子１０の出力からＡＮＤゲート回路１１を介して制御される。
また、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５５、５６は第２、第３ＭＯＳＦＥＴ６、７のオンオフの切り替えによって切り替えられ、第１ＭＯＳＦＥＴ５のオフ時の電流経路を形成する。
保護回路２に備わる制御回路４は以下の動作をして過充電・過放電阻止スイッチ３の制御を行い、二次電池１の過充電および過放電を阻止する。
［二次電池を放電させるとき］
《電池電圧が最高設定電圧よりも高いとき》
充電制御端子９は“Ｌ”を出力し、第１ＭＯＳＦＥＴ５をオフに切り替える。そのため、二次電池１の充電方向には電流が流れない状態となる。このとき、放電制御端子１０は“Ｈ”を出力し、第３ＭＯＳＦＥＴ７をオンに切り替える。そのため、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５５に電流が流れる状態となり、二次電池１の放電方向の電流経路が形成される。具体的に、二次電池１の放電方向への電流は、第３ＭＯＳＦＥＴ７から第１ＭＯＳＦＥＴ５のバックゲート５８および第２ＭＯＳＦＥＴ６のバックゲート６８へと流れ、寄生ダイオード５５、６５を介して流れる。
《電池電圧が最低設定電圧よりも高く、最高設定電圧よりも低いとき》
充電制御端子９と放電制御端子１０は“Ｈ”を出力し、第１ＭＯＳＦＥＴ５、第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７をオンに切り替える。このとき、電流は主に第１ＭＯＳＦＥＴ５を介して流れる。また、第２ＭＯＳＦＥＴ６および第３ＭＯＳＦＥＴ７にも電流が流れる。
《電池電圧が最低設定電圧よりも低下したとき》
放電制御端子１０は“Ｌ”を出力し、第３ＭＯＳＦＥＴ７と第１ＭＯＳＦＥＴ５をオフに切り替える。そのため、二次電池１の放電方向には電流が流れない状態となる。このとき、充電制御端子９は“Ｈ”を出力し、第２ＭＯＳＦＥＴ６をオンに切り替える。そのため、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５６に電流が流れる状態となり、二次電池１の充電方向の電流経路が形成される。具体的に、二次電池１の充電方向への電流は、第２ＭＯＳＦＥＴ６から第１ＭＯＳＦＥＴ５のバックゲート５８および第３ＭＯＳＦＥＴ７のバックゲート７８へと流れ、寄生ダイオード５６、７５を介して流れる。
［二次電池を充電させるとき］
《電池電圧が最低設定電圧よりも低いとき》
放電制御端子１０は“Ｌ”を出力し、第３ＭＯＳＦＥＴ７と第１ＭＯＳＦＥＴ５をオフに切り替える。そのため、二次電池１の放電方向には電流が流れない状態となる。このとき、充電制御端子９は“Ｈ”を出力し、第２ＭＯＳＦＥＴ６をオンに切り替える。そのため、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５６に電流が流れる状態となり、二次電池１の充電方向の電流経路が形成される。具体的に、二次電池１の充電方向への電流は、第２ＭＯＳＦＥＴ６から第１ＭＯＳＦＥＴ５のバックゲート５８および第３ＭＯＳＦＥＴ７のバックゲート７８へと流れ、寄生ダイオード５６、７５を介して流れる。
《電池電圧が最低設定電圧よりも高くなり、最高設定電圧よりも低いとき》
充電制御端子９と放電制御端子１０は“Ｈ”を出力し、第１ＭＯＳＦＥＴ５、第２ＭＯＳＦＥＴ６、第３ＭＯＳＦＥＴ７をオンにする。このとき、電流は主に第１ＭＯＳＦＥＴ５を介して流れるが、第２ＭＯＳＦＥＴ６および第３ＭＯＳＦＥＴ７にも電流が流れる。
《電池電圧が最高設定電圧よりも高くなるとき》
充電制御端子９の出力が“Ｌ”となり、第２ＭＯＳＦＥＴ６と第１ＭＯＳＦＥＴ５をオフに切り替える。そのため、二次電池１の充電方向には電流が流れない状態となる。このとき、放電制御端子１０の出力は“Ｈ”となり、第３ＭＯＳＦＥＴ７をオンに切り替える。そのため、第１ＭＯＳＦＥＴ５に内蔵される寄生ダイオード５５に電流が流れる状態となり、二次電池１の放電方向の電流経路が形成される。具体的に、二次電池１の放電方向への電流は第３ＭＯＳＦＥＴ７から第１ＭＯＳＦＥＴ５のバックゲート５８および第２ＭＯＳＦＥＴ６のバックゲート６８へと流れ、寄生ダイオード５５、６５を介して流れる。
第２ＭＯＳＦＥＴ６および第３ＭＯＳＦＥＴ７では、主に二次電池１が過充電状態または過放電状態から通常状態に戻るまでの期間に電流が流れるため、主に通常状態のときに電流が流れる第１ＭＯＳＦＥＴ５のようにオン抵抗をそれほど考慮しなくてよい。
よって、第２ＭＯＳＦＥＴ６および第３ＭＯＳＦＥＴ７のサイズは、第１ＭＯＳＦＥＴ５のサイズと比較して十分に小さくすることが可能となる。例えば、第２ＭＯＳＦＥＴ６のサイズおよび第３ＭＯＳＦＥＴ７のサイズが第１ＭＯＳＦＥＴ５のサイズの２分の１以下であれば、従来の双方向スイッチング素子８６のチップサイズより小さくすることができる。
保護回路では、スイッチング素子３の抵抗値（オン抵抗）を検出して制御を行っている場合があり、スイッチング素子３に所定のオン抵抗値を維持するような設計が望まれる場合がある。つまり、従来のオン抵抗を維持する場合、本実施形態によればチップサイズを約１／４に低減することができる。
以下具体的に説明する。例えば従来のＭＯＳＦＥＴ８２、８３のオン抵抗をそれぞれ２０ｍΩ、サイズを２ｍｍ２とする。つまり従来の双方向スイッチング素子８６のオン抵抗は４０ｍΩであり、チップサイズ（占有面積）は４ｍｍ２となる。
一方、本実施形態で、従来のオン抵抗（４０ｍΩ）を維持し、なおかつ第２、第３ＭＯＳＦＥＴ６、７のチップサイズを十分小さくすると、スイッチング素子３のチップサイズを１ｍｍ２まで低減可能である。つまり、スイッチング素子３としてのチップサイズを約１／４にすることができる。
尚、第３の実施形態の保護装置は、ＡＮＤゲート回路１１を設けた場合を例に説明したが、ＡＮＤゲート回路１１を設けず、第１の実施形態のスイッチング素子３を制御回路４によって制御する場合であっても同様に実施できる。ＡＮＤゲート回路１１を用いることで、制御回路４からの入力を２端子にすることができる。例えば、従来の制御用ＩＣ８７において双方向スイッチング素子８６の制御端子は２端子であるので、ＡＮＤゲート回路１１を用いることで端子数を変更せず実施できる利点を有する。一方ＡＮＤゲート回路１１を不要とすることでスイッチング素子３の小型化や部品点数の削減に寄与できる。
なお、上記のスイッチング素子３および保護回路２に備わる各ＭＯＳＦＥＴ５、６、７ではｎチャンネルの横型ＭＯＳＦＥＴを用いたが、これに限らず、ｐチャンネルのＭＯＳＦＥＴを用いてもよく、また縦型ＭＯＳＦＥＴを用いても同様な効果を得ることができる。
また、スイッチング素子３を二次電池の保護回路に用いた例を説明したが、双方向スイッチングを要するラインスイッチとして用いることができる。
本発明のスイッチング素子を説明する（Ａ）回路図、（Ｂ）断面模式図である。 本発明のスイッチング素子を説明する（Ａ）回路図、（Ｂ）断面模式図である。 本発明の保護回路の回路図である。 本発明の保護回路の断面模式図である。 従来の保護回路の回路図である。
符号の説明
１ 二次電池
２ 保護回路
３ スイッチング素子
４ 制御回路
５ 第１ＭＯＳＦＥＴ
６ 第２ＭＯＳＦＥＴ
７ 第３ＭＯＳＦＥＴ
９ 充電制御端子
１０ 放電制御端子
１１ ＡＮＤゲート回路
５１、６１、７１ ドレイン
５２、６２、７２ ソース
５４、６４、７４ ゲート
５５、５６、６５、７５ 寄生ダイオード
５３、６３、７３ バックゲートコンタクト
５８、６８、７８ バックゲート
８２ 過放電阻止スイッチング素子
８３ 過充電阻止スイッチング素子
８４ 制御回路
８５ 保護回路
８６ 双方向スイッチング素子

Claims (10)

  1. 制御端子と２つの端子をそれぞれ有する第１、第２、第３スイッチング素子を具備し、
    前記第２スイッチング素子は、一方の端子を前記第１スイッチング素子の一方の端子に接続し、他方の端子を該第２スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続し、
    前記第３スイッチング素子は、一方の端子を前記第１スイッチング素子の他方の端子に接続し、他方の端子を該第３スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続したことを特徴とするスイッチング素子。
  2. 前記第１、第２、第３スイッチング素子に接続するＡＮＤゲート回路を備え、該ＡＮＤゲート回路の入力端子をそれぞれ前記第２および第３スイッチング素子の前記制御端子に接続し、前記ＡＮＤゲート回路の出力端子を前記第１スイッチング素子の前記制御端子に接続することを特徴とする請求項１に記載のスイッチング素子。
  3. 前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、
    前記第２スイッチング素子の前記一方の端子および前記第３スイッチング素子の前記一方の端子間に形成される電流経路の方向を切り替えることを特徴とする請求項１に記載のスイッチング素子。
  4. 前記第１スイッチング素子は２つの寄生ダイオードを有し、前記第２および第３スイッチング素子はそれぞれ１つの寄生ダイオードを有し、
    前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、
    前記第２および第３スイッチング素子の前記他方の端子間の電位差によって第１スイッチング素子の前記寄生ダイオードを切り替えることを特徴とする請求項１に記載のスイッチング素子。
  5. 前記第２および第３スイッチング素子は、それぞれ前記第１スイッチング素子のチップサイズの１／２以下のサイズであることを特徴とする請求項１に記載のスイッチング素子。
  6. 制御端子と２つの端子をそれぞれ有する第１、第２、第３スイッチング素子を具備し、
    前記第２スイッチング素子は、一方の端子を前記第１スイッチング素子の一方の端子に接続し、他方の端子を該第２スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続し、前記第３スイッチング素子は、一方の端子を前記第１スイッチング素子の他方の端子に接続し、他方の端子を該第３スイッチング素子および前記第１スイッチング素子のそれぞれのバックゲートに接続したスイッチング素子と、
    前記スイッチング素子の制御を行う制御手段とを具備し、
    前記スイッチング素子を二次電池に直列に接続し、該二次電池の充電方向および放電方向の電流経路の切り替えを行うことを特徴とする保護回路。
  7. 前記制御手段は、前記二次電池の電圧が最高設定電圧よりも高い場合は前記第１スイッチング素子をオフにし、前記第２スイッチング素子および前記第３スイッチング素子のいずれか一方をオフすることにより、放電を行うことを特徴とする請求項６に記載の保護回路。
  8. 前記制御手段は、前記二次電池の電圧が最低設定電圧よりも低い場合は前記第１スイッチング素子をオフにし、前記第２スイッチング素子および前記第３スイッチング素子のいずれか一方をオフすることにより、充電を行うことを特徴とする請求項６に記載の保護回路。
  9. 前記第１スイッチング素子は２つの寄生ダイオードを有し、前記第２および第３スイッチング素子はそれぞれ１つの寄生ダイオードを有し、
    前記制御手段は、前記第１スイッチング素子のオフ時に前記第２スイッチング素子または第３スイッチング素子の一方をオフし、
    前記第２および第３スイッチング素子の前記他方の端子間の電位差によって第１スイッチング素子の前記寄生ダイオードを切り替えることを特徴とする請求項６に記載の保護回路。
  10. 前記第２および第３スイッチング素子は、それぞれ前記第１スイッチング素子のチップサイズの１／２以下のサイズであることを特徴とする請求項６に記載の保護回路。
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