KR20060051944A - 스위칭 소자 및 그것을 이용한 보호 회로 - Google Patents

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Abstract

종래의 쌍방향 스위칭 소자는, 동일 사이즈의 2개의 스위칭 소자를 준비함으로써 실현하고 있기 때문에, 코스트의 저감, 사이즈의 소형화를 할 수 없다고 하는 문제가 있었다. 쌍방향으로 전류 경로를 형성하는 것을 주로 하는 제1 스위칭 소자와, 제1 스위칭 소자가 오프 시에, 기생 다이오드를 절환하여 전류 경로를 형성하는 제2 스위칭 소자, 제3 스위칭 소자를 구비한 스위칭 소자로 한다. 제2, 제3 스위칭 소자는, 제1 스위칭 소자의 전류 경로의 절환의 기간만 전류를 흘리기 때문에 작은 칩 사이즈로 되어, 스위칭 소자의 소형화 또는 저 온 저항화에 기여한다. 또한 스위칭 소자를 보호 회로에 이용함으로써, 보호 회로의 사이즈의 소형화가 실현된다.
제어 단자, 스위칭 소자, 백 게이트, AND 게이트 회로, 기생 다이오드

Description

스위칭 소자 및 그것을 이용한 보호 회로{SWITCHING ELEMENT AND PROTECTION CIRCUIT USING THE SAME}
도 1은 본 발명의 스위칭 소자를 설명하는 (a) 회로도, (b) 단면 모식도.
도 2는 본 발명의 스위칭 소자를 설명하는 (a) 회로도, (b) 단면 모식도.
도 3은 본 발명의 보호 회로의 회로다.
도 4는 본 발명의 보호 회로의 단면 모식도.
도 5는 종래의 보호 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 2차 전지
2 : 보호 회로
3 : 스위칭 소자
4 : 제어 회로
5 : 제1 MOSFET
6 : 제2 MOSFET
7 : 제3 MOSFET
9 : 제1 제어 단자
10 : 제2 제어 단자
11 : AND 게이트 회로
51, 61, 71 : 드레인
52, 62, 72 : 소스
54, 64, 74 : 게이트
55, 56, 65, 75 : 기생 다이오드
53, 63, 73 : 백 게이트 컨택트
58, 68, 78 : 백 게이트
82 : 과방전 저지 스위칭 소자
83 : 과충전 저지 스위칭 소자
84 : 제어 회로
85 : 보호 회로
86 : 쌍방향 스위칭 소자
특허 문헌 1 : 일본 특개평 10-12282호 공보(제7항, 도 1)
본 발명은, 스위칭 소자 및 그것을 이용한 보호 회로에 관한 것으로, 쌍방향의 전류 경로의 절환이 가능하고 또한 점유 면적을 저감한 스위칭 소자 및 그것을 이용한 보호 회로에 관한 것이다.
스위칭 소자로서, 온 오프의 절환을 행하는 것뿐만 아니라, 예를 들면 2차 전지의 보호 회로에 채용되는 스위칭 소자와 같이, 전류 경로의 방향(전류가 흐르는 방향)을 절환하는 소자에 대해서도 개발이 진행되고 있다.
도 5에 종래의 쌍방향 스위칭 소자의 예로서 2차 전지용 보호 회로의 회로도를 나타낸다. 쌍방향 스위칭 소자(86)는, 과방전 저지 스위칭 소자(82)와 과충전 저지 스위칭 소자(83)를 직렬로 접속한 것으로, 제어 회로(84)에 의해서 온 오프 제어를 행한다.
제어 회로(84)는, 전지 전압을 검출하고, 검출한 전압이 최고 설정 전압보다도 높을 때에 과충전 저지 스위칭 소자(83)를 오프로 절환하여, 2차 전지(1)의 과충전을 저지한다. 또한, 검출한 전압이 최저 설정 전압보다도 낮을 때에 과방전 저지 스위칭 소자(82)를 오프로 절환하여, 2차 전지(1)의 과방전을 저지한다.
과방전 저지 스위칭 소자(82)와 과충전 저지 스위칭 소자(83)는, 온 상태에서의 내부 저항이 작고, 또한 전력 손실과 전압 강하를 작게 할 수 있는 MOSFET에서 구성되어 있다. MOSFET는 기생 다이오드를 갖기 때문에, MOSFET가 오프 상태라도 기생 다이오드에 의해 소정 방향의 전류 경로가 형성될 수 있다.
그 때문에, 예를 들면 전지 전압이 최고 설정 전압보다 높아지고, 과충전 저지 스위칭 소자(83)의 MOSFET가 오프가 된 경우라도, 기생 다이오드에 의해 2차 전지(1)의 방전은 가능하다.
반대로, 전지 전압이 최저 설정 전압보다도 낮아지고, 과방전 저지 스위칭 소자(82)의 MOSFET가 오프로 된 경우에도, 기생 다이오드에 의해 2차 전지(1)의 충 전은 가능하다.
도 5에 도시한 2차 전지(1)의 보호 회로(85)는 상기한 동작을 하여 2차 전지(1)의 과충전 및 과방전을 저지한다(예를 들면 특허 문헌 1 참조).
상기와 같이 종래의 기술에서는, 한 쪽을 과충전을 저지하기 위한 과충전 저지 스위칭 소자(83)로 하고, 다른 쪽을 과방전을 저지하기 위한 과방전 저지 스위칭 소자(82)로 하여 쌍방향 스위칭 소자(86)를 실현하고 있다. 그리고 이들은 동일 사이즈의 2개의 스위칭 소자(MOSFET)를 직렬 접속한 것으로, 사이즈의 소형화를 저지하고, 또한 제조 코스트의 저감이 진행하지 않는 등의 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 제어 단자와 2개의 단자를 각각 갖는 제1, 제2, 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 한 쪽의 단자에 접속하고, 다른 쪽의 단자를 해당 제2 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속하고, 상기 제3 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 다른 쪽의 단자에 접속하고, 다른 쪽의 단자를 해당 제3 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속한 것을 특징으로 하는 것이다.
또한, 상기 제1, 제2, 제3 스위칭 소자에 접속하는 AND 게이트 회로를 구비하고, 해당 AND 게이트 회로의 입력 단자를 각각 상기 제2 및 제3 스위칭 소자의 상기 제어 단자에 접속하고, 상기 AND 게이트 회로의 출력 단자를 상기 제1 스위칭 소자의 상기 제어 단자에 접속하는 것을 특징으로 하는 것이다.
또한, 상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하여, 상기 제2 스위칭 소자의 상기 한 쪽의 단자 및 상기 제3 스위칭 소자의 상기 한 쪽의 단자 사이에 형성되는 전류 경로의 방향을 절환하는 것을 특징으로 하는 것이다.
또한, 상기 제1 스위칭 소자는 2개의 기생 다이오드를 갖고, 상기 제2 및 제3 스위칭 소자는 각각 1개의 기생 다이오드를 갖고, 상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하여, 상기 제2 및 제3 스위칭 소자의 상기 다른 쪽의 단자 사이의 전위차에 의해서 제1 스위칭 소자의 상기 기생 다이오드를 절환하는 것을 특징으로 하는 것이다.
또한, 상기 제2 및 제3 스위칭 소자는, 각각 상기 제1 스위칭 소자의 칩 사이즈의 1/2 이하의 사이즈인 것을 특징으로 하는 것이다.
둘째, 제어 단자와 2개의 단자를 각각 갖는 제1, 제2, 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 한 쪽의 단자에 접속하고, 다른 쪽의 단자를 해당 제2 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속하고, 상기 제3 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 다른 쪽의 단자에 접속하고, 다른 쪽의 단자를 해당 제3 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속한 스위칭 소자와, 상기 스위칭 소자의 제어를 행하는 제어 수단을 구비하고, 상기 스위칭 소자를 2차 전지에 직렬로 접속하고, 해당 2차 전지의 충전 방향 및 방전 방향의 전류 경로의 절환 을 행함으로써 해결하는 것이다.
또한, 상기 제어 수단은, 상기 2차 전지의 전압이 최고 설정 전압보다도 높은 경우에는 상기 제1 스위칭 소자를 오프로 하여, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 중 어느 한 쪽을 오프함으로써, 방전을 행하는 것을 특징으로 하는 것이다.
또한, 상기 제어 수단은, 상기 2차 전지의 전압이 최저 설정 전압보다도 낮은 경우는 상기 제1 스위칭 소자를 오프로 하고, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 중 어느 한 쪽을 오프함으로써, 충전을 행하는 것을 특징으로 하는 것이다.
또한, 상기 제1 스위칭 소자는 2개의 기생 다이오드를 갖고, 상기 제2 및 제3 스위칭 소자는 각각 1개의 기생 다이오드를 갖고, 상기 제어 수단은, 상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하고, 상기 제2 및 제3 스위칭 소자의 상기 다른 쪽의 단자 사이의 전위차에 의해서 제1 스위칭 소자의 상기 기생 다이오드를 절환하는 것을 특징으로 하는 것이다.
또한, 상기 제2 및 제3 스위칭 소자는, 각각 상기 제1 스위칭 소자의 칩 사이즈의 1/2 이하의 사이즈인 것을 특징으로 하는 것이다.
<실시 형태>
본 발명의 실시 형태를, 도 1로부터 도 4를 참조하여 상세히 설명한다.
도 1에는, 본 발명의 제1 실시 형태를 나타낸다. 도 1의 (a)는 스위칭 소자 의 회로도이고, 도 1의 (b)는 스위칭 소자의 단면 모식도이다.
본 실시 형태의 스위칭 소자(3)는, 제1 MOSFET(5), 제2 MOSFET(6), 제3 MOSFET(7)로 구성된다.
제2 MOSFET(6)는, 드레인(또는 소스)를 제1 MOSFET(5)의 드레인(또는 소스)에 접속한다. 또한, 제2 MOSFET(6)의 소스(또는 드레인)를 제2 MOSFET(6)의 백 게이트(68) 및 제1 MOSFET(5)의 백 게이트(58)에 각각 접속한다.
제3 MOSFET(7)는, 소스(또는 드레인)를 제1 MOSFET(5)의 소스(또는 드레인)에 접속한다. 또한, 제3 MOSFET(7)의 드레인(또는 소스)를 제3 MOSFET(7)의 백 게이트(78) 및 제1 MOSFET(5)의 백 게이트(58)에 각각 접속한다.
도 1의 (b)를 참조하여, 스위칭 소자(3)의 구조에 대하여 설명한다. 또한, 본 실시 형태에서, 소스 및 드레인은 등가이고, 이하의 설명에서 소스 및 드레인을 교체하여도 마찬가지이다.
제1, 제2, 제3 MOSFET(5, 6, 7)는 예를 들면 n 채널형 MOSFET이다. 제1 MOSFET(5)는, 백 게이트(58)로 되는 p-형 기판에 n+형의 소스(52) 및 드레인(51)을 형성한다. 또한 백 게이트(58)의 컨택트 저항을 저감하기 위해, p+형의 백 게이트 컨택트(53)를 형성한다.
제2 MOSFET(6)는, 제1 MOSFET(5)와 마찬가지로, 백 게이트(68)로 되는 p-형 기판에 n+형의 소스(62) 및 드레인(61)을 형성한다. 또한 p+형의 백 게이트 컨택트(63)를 형성한다. 그리고 소스(62)와 백 게이트(68)(백 게이트 컨택트(63))를 쇼트시켜, 제1 MOSFET(5)의 백 게이트(58)(백 게이트 컨택트(53))에 접속한다.
제3 MOSFET(7)는, 백 게이트(78)로 되는 p-형 기판에 n+형의 소스(72) 및 드레인(71)을 형성하고, p+형의 백 게이트 컨택트(73)를 형성한다. 그리고 드레인(71)과 백 게이트(78)(백 게이트 컨택트(73))를 쇼트시켜, 제1 MOSFET의 백 게이트(58)(백 게이트 컨택트(53))에 접속한다.
또한, 제2 MOSFET(6)의 드레인(61)이 제1 MOSFET(5)의 드레인(51)과 접속하고, 제3 MOSEFT(7)의 소스(72)가 제1 MOSFET(5)의 소스(52)와 접속한다.
그리고, 제1 MOSEFT(5)는 동작의 상태에 따라서 기판에 기생 다이오드(55), 기생 다이오드(56)가 형성된다.
한편 제2 MOSFET(6)는, 백 게이트(68)가 소스(62)와 단락함으로써 동일 전위로 되어, 하나의 기생 다이오드(65)만 형성된다. 또한, 제3 MOSFET(7)도 마찬가지의 이유로부터 하나의 기생 다이오드(75)만 형성된다.
제1, 제2, 제3 MOSFET(5, 6, 7)의 게이트(54, 64, 74)에는 각각 제어 신호가 인가된다. 또한, 제2 MOSFET(6)의 드레인(61) 및 제3 MOSFET(7)의 소스(72)에는 서로 다른 전위가 인가된다. 그 인가되는 전위차와 제1, 제2, 제3 MOSFET(5, 6, 7)의 게이트(54, 64, 74)에 인가되는 신호에 따라서, 각 기생 다이오드를 절환한다. 이에 의해, 제2 MOSFET의 드레인(61) 및 제3 MOSFET의 소스(72) 사이에 형성되는 전류 경로를 쌍방향으로 절환할 수 있다.
다음으로, 상기한 스위칭 소자(3)의 동작에 대하여 도면을 참조하여 구체적으로 설명한다.
우선, 제1 MOSFET(5)의 게이트(54)가 온일 때에는 통상의 온 상태로, 제2 및 제3 MOSFET(6, 7)의 게이트(64, 74)에 인가되는 신호에 상관없이, 제1 MOSFET(5)의 소스(52) 및 드레인(51) 사이에 전류가 흐른다. 예를 들면, 제1 MOSFET(5)의 드레인(51)(제2 MOSFET(6)의 드레인(61))이 고전위(H)로, 제1 MOSFET(5)의 소스(52)(제3 MOSFET의 소스(72))가 저전위(L)인 경우, 도 1의 (b)의 화살표 a와 같이 전류가 흐른다. 한편, 전위 관계가 반대로 된 경우, 화살표 b와 같이 전류가 흐른다. 이와 같이, 제1 MOSFET(5)가 온함으로써 쌍방향으로 전류가 흐르기 때문에, 이 경우 제2 MOSFET(6), 제3 MOSFET(7)의 도통은 어떠한 상태이어도 된다.
다음으로, 제1 MOSFET(5)가 오프인 경우를 설명한다. 쌍방향의 전류 경로를 절환하는 스위칭 소자에서 전류 경로(전류가 흐르는 방향)을 절환하는 경우, 제1 M0SFET(5)를 오프한다. 스위치의 용도에 의해서는, 이 때 전류가 완전하게 차단되는 것을 방지하기 위해서, 절환 기간(제1 MOSFET(5)의 오프 기간) 내에도 어느 하나의 방향으로 전류를 흘릴 필요가 있는 경우가 있다. 본 실시 형태의 스위칭 소자는, 이와 같이 절환 기간 내에도 어느 하나의 전류 경로가 형성될 수 있는 스위칭 소자이다.
예를 들면, 스위칭 소자(3)는, 제1 MOSFET(5)가 오프인 경우, 제2 MOSFET(6), 제3 MOSFET(7) 중 어느 한 쪽을 온시키고, 오프 상태의 MOSFET의 기생 다이오드를 이용하여 전류 경로를 형성한다.
즉, 제1 MOSFET(5) 및 제3 MOSFET(7)를 오프하고, 제2 MOSFET(6)를 온한다. 이 때, 제2 MOSFET(6)의 드레인(61)이 고전위로, 제3 MOSFET(6)의 소스(72)가 저전위이면, 오프 상태의 제1 MOSFET(5)의 기생 다이오드(56) 및 제3 MOSFET(7)의 기생 다이오드(75)를 이용하여 화살표 a의 전류 경로가 형성된다. 한편, 드레인(61)과 소스(72)의 전위 관계가 역인 경우에는, 전류는 흐르지 않는다.
또한, 제1 MOSFET(5) 및 제2 MOSFET(6)를 오프하고, 제3 MOSFET(7)를 온한다. 이 때, 제3 MOSFET(7)의 소스(72)가 고전위로, 제2 MOSFET(6)의 드레인(61)이 저전위이면, 오프 상태의 제1 MOSFET(5)의 기생 다이오드(55) 및 제2 MOSFET(6)의 기생 다이오드(65)를 이용하여 화살표 b의 전류 경로가 형성된다. 한편, 드레인(61)과 소스(72)의 전위 관계가 역인 경우에는, 전류는 흐르지 않는다.
이와 같이, 제1 MOSFET(5)가 오프 시에는, 제2 및 제3 MOSFET(6, 7) 중 한 쪽을 오프하고, 오프 상태의 MOSFET의 외부에 도출하는 단자(소스 또는 드레인)에 인가되는 전위를, 온 상태의 MOSFET의 외부에 도출하는 단자(드레인 또는 소스)에 인가되는 전위보다 낮게 한다. 이에 의해, 오프 상태의 제1 MOSFET(5)에서 동작하는 기생 다이오드를 절환하고, 또한 오프 상태의 제2 또는 제3 MOSFET(6, 7)의 기생 다이오드를 이용하여, 쌍방향의 전류 경로를 형성할 수 있다.
여기서, 본 실시 형태가 주로 하는 스위치는 제1 MOSFET(5)이다. 즉, 통상은 제1 MOSFET(5)를 온 상태로 하여, 제2 MOSFET(6)의 드레인(61), 제3 MOSFET의 소스(72)에 인가하는 전압을 절환하여, 쌍방향의 전류 경로를 형성한다. 즉 제2 MOSFET(6), 제3 MOSFET(7)는, 제1 MOSFET(5)의 오프 시에, 즉 전류 경로의 절환의 기간에 전류를 흘리기 위한 스위치로, 온 저항을 그만큼 고려하지 않아도 된다.
따라서, 제2, 제3 MOSFET(6, 7)의 칩 사이즈는, 제1 MOSFET(5)에 비하여 충분히 작게 할 수 있다. 예를 들면, 제2 및 제3 MOSFET(6, 7)의 칩 사이즈를 제1 MOSFET(5)의 1/2 이하로 함으로써, 종래의 동일 칩 사이즈의 2개의 MOSFET를 직렬 접속한 쌍방향 스위칭 소자(86)와 비교하여, 스위칭 소자(3)의 소형화를 실현할 수 있다.
혹은, 종래의 쌍방향 스위칭 소자(86)의 점유 면적을 유지하는 것이면, 제1 MOSFET(5)의 칩 사이즈를 확대할 수 있기 때문에, 스위칭 소자(3)의 온 저항을 저감할 수 있다.
다음으로, 도 2를 참조하여, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 2의 (a)는 스위칭 소자(3)의 회로도이고, 도 2의 (b)는 스위칭 소자(3)의 구조를 나타내는 단면 모식도이다.
도면과 같이 제2 실시 형태는, 제1 실시 형태의 스위칭 소자(3)에 AND 게이트 회로(11)를 접속한 것이다.
도 1에 도시한 스위칭 소자(3)는, 제1 MOSFET(5)의 오프 상태에서는 반드시 제2 또는 제3 MOSFET(6, 7) 중 어느 한 쪽이 오프 상태로 된다. 따라서, AND 게이트 회로(11)를 접속함으로써, 2개의 입력 신호(제어 신호)로 각 MOSFET의 게이트(54, 64, 74)를 동시에 제어할 수 있다.
즉, 도 2과 같이 AND 게이트 회로(11)의 입력으로 되는 제1 제어 단자(9) 및 제2 제어 단자(10)를 각각 제2 MOSFET(6)의 게이트(64) 및 제3 MOSFET(7)의 게이트(74)에 접속한다. 그리고, AND 게이트 회로(11)의 출력을 제1 MOSFET(5)의 게이트(54)에 접속한다.
AND 게이트 회로(11)는, 2개의 입력 신호(제어 신호)를 논리 연산하여, 제1 MOSFET(5)에 출력한다. 이에 의해, AND 게이트 회로(11)의 2개의 입력 신호에 의해 게이트(54)와, 게이트(64, 74) 중 어느 하나를 오프 상태로 하는 회로를 구성할 수 있다.
구체적으로는, 제1 제어 단자(9) 및 제2 제어 단자(10)가 모두 "H"인 경우, 제1, 제2, 제3 MOSFET(5, 6, 7)는 모두 온으로 되어, 드레인(61) 및 소스(72)의 전위에 따른 전류 경로가 형성된다.
또한, 제1 제어 단자(9)가 "H"이고 제2 제어 단자(10)가 "L"인 경우, 제2 MOSFET(6)가 온으로 되고 제1 MOSFET(5) 및 제3 MOSFET(7)가 오프로 된다. 따라서, 드레인(61)이 고전위(H), 소스(72)가 저전위(L)인 경우에 화살표 a의 전류 경로가 형성된다.
또한, 제1 제어 단자(9)가 "L"이고 제2 제어 단자(10)가 "H"의 경우, 제3 MOSFET(7)가 온으로 되고 제1 MOSFET(5) 및 제2 MOSFET(6)가 오프로 된다. 따라서, 드레인(61)이 저전위(L), 소스(72)가 고전위(H)인 경우에 화살표 b의 전류 경로가 형성된다.
또한, 제1 제어 단자(9) 및 제2 제어 단자(10)가 모두 "L"인 경우에는, 제1 MOSFET(5), 제2 MOSFET(6), 제3 MOSFET(7)가 전부 오프로 되기 때문에, 화살표 a, 화살표 b 중 어느 하나에도 전류 경로는 형성되지 않는다.
이와 같이 AND 게이트 회로(11)를 이용함으로써, 제1 실시 형태의 스위칭 소자(3)로 3이었던 단자수를 2로 저감할 수 있다. 또한, 다른 구성 요소는 제1 실시 형태와 마찬가지이기 때문에 설명은 생략한다.
도 3 및 도 4는 본 발명의 제3 실시 형태로, 상기한 스위칭 소자를 보호 회로에 이용한 경우를 나타낸다.
도 3은 보호 회로를 도시하는 회로도로, 2차 전지의 보호 회로를 예로 설명한다.
보호 회로(2)는, 2차 전지(1)와 직렬로 접속되고, 스위칭 소자(3)와, AND 게이트 회로(11)와, 제어 회로(4)를 구비한다. 여기서는 일례로서 제1 실시 형태의 스위칭 소자(3)에 AND 게이트 회로(11)를 접속한 구성으로 한다.
스위칭 소자(3)는, 제1 MOSFET(5)와, 제2 MOSFET(6)와, 제3 MOSFET(7)로 구성된다. 또한, 이들의 상세에 대해서는 제1 및 제2 실시 형태와 마찬가지이기 때문에 설명은 생략한다.
제1 MOSFET(5)는, 2차 전지(1)와 직렬로 접속되어, 2차 전지(1)의 과충전 및 과방전을 저지한다. 제2 MOSFET(6)는 과충전 시에, 제1 MOSFET(5)에 내장되는 2개의 기생 다이오드(55, 56)의 한 쪽을 이용하여 2차 전지(1)의 방전 방향으로 전류가 흐르도록 구성되어 있다. 제3 MOSFET(7)는 과방전 시에, 제1 MOSFET(5)에 내장되는 기생 다이오드(55, 56)의 다른 쪽을 이용하여 2차 전지(1)의 충전 방향으로 전류가 흐르도록 구성되어 있다.
제어 회로(4)는, 제2 MOSFET(6)를 온 오프로 제어하는 제1 제어 단자(9)와, 제3 MOSFET(7)를 온 오프로 제어하는 제2 제어 단자(10)를 구비한다.
AND 게이트 회로(11)는, 제어 회로(4)에 구비되는 제1 제어 단자(9)와 제2 제어 단자(10)의 출력을 논리 연산하여, 제1 MOSFET(5)에 출력한다.
제어 회로(4)는, 전지 전압이 최저 설정 전압으로부터 최고 설정 전압의 범위 내이면, 각 MOSFET(5, 6, 7)를 온으로 절환하고, 2차 전지(1)의 충전 방향 및 2차 전지(1)의 방전 방향에 전류가 흐르도록 한다.
상세 내용은 후술하지만, 전지 전압이 최고 설정 전압보다도 높은 경우, 제어 회로(4)는 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제어 회로(4)는 제1 제어 단자(9)로부터의 출력에 의해 제2 MOSFET(6)를 오프로 절환하고, 제2 제어 단자(10)로부터의 출력에 의해 제3 MOSFET(7)를 온으로 절환함으로써 2차 전지(1)의 방전 방향에 전류가 흐르도록 한다.
전지 전압이 최저 설정 전압보다도 낮은 경우, 제어 회로(4)는 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제어 회로(4)는 제1 제어 단자(9)로부터의 출력에 의해 제2 MOSFET(6)를 온으로 절환하고, 제2 제어 단자(10)로부터의 출력에 의해 제3 MOSFET(7)를 오프로 절환함으로써 2차 전지(1)의 충전 방향으로 전류가 흐르도록 한다. 또한, 상세 내용은 후술한다.
도 4는, 보호 회로의 구조를 나타내는 단면 개요 도면이다. AND 게이트 회로(11)에 제어 신호를 인가하는 제어 회로(4)가 접속되어 있는 이외는, 제1 및 제2 실시 형태와 마찬가지이기 때문에, 중복 개소에 대한 설명은 생략한다.
제2 MOSFET(6)의 게이트(64)는 제1 제어 단자(9)의 출력에 의해서 제어된다. 제3 MOSFET(7)의 게이트(74)는 제2 제어 단자(10)의 출력에 의해서 제어된다. 제1 MOSFET(5)의 게이트(54)는 제1 제어 단자(9), 제2 제어 단자(10)의 출력으로부터 AND 게이트 회로(11)를 통하여 제어된다.
또한, 제1 MOSFET(5)에 내장되는 기생 다이오드(55, 56)는 제2, 제3 MOSFET(6, 7)의 온 오프의 절환에 의해서 동작하는 기생 다이오드가 절환되고, 제1 MOSFET(5)의 오프 시에 충전 방향 혹은 방전 방향 중 어느의 전류 경로를 형성한다.
보호 회로(2)에 구비되는 제어 회로(4)는 이하의 동작을 하여 과충전·과방전 저지 스위치(3)의 제어를 행하여, 2차 전지(1)의 과충전 및 과방전을 저지한다.
[2차 전지를 방전시킬 때]
방전 방향에 전류 경로를 형성하기 때문에 소스(72)가 고전위(H)이고, 드레인(61)이 저전위(L)이다.
-전지 전압이 최고 설정 전압보다도 높을 때-
제1 제어 단자(9)는 "L"을 출력하여, 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제2 제어 단자(10)는 "H"를 출력하여, 제3 MOSFET(7)를 온으로 절환한다. 소스(72)가 "H", 드레인(61)이 "L"이기 때문에, 제1 MOSFET(5)에 내장되는 기생 다이오드(55)에 전류가 흐르는 상태로 되고, 2차 전지(1)의 방전 방향의 전류 경로가 형성된다. 한편, 2차 전지(1)의 충전 방향에는 전류가 흐르지 않는 상태로 된다.
구체적으로, 2차 전지(1)의 방전 방향에의 전류는, 제3 MOSFET(7)로부터 제1 MOSFET(5)의 백 게이트(58) 및 제2 MOSFET(6)의 백 게이트(68)로 흐르고, 기생 다이오드(55, 65)를 통하여 흐른다.
-전지 전압이 최저 설정 전압보다도 높고, 최고 설정 전압보다도 낮을 때-
제1 제어 단자(9)와 제2 제어 단자(10)는 "H"를 출력하여, 제1 MOSFET(5), 제2 MOSFET(6), 제3 MOSFET(7)를 온으로 절환한다. 이 때, 전류는 주로 제1 MOSFET(5)를 통하여 흐른다. 또한, 제2 MOSFET(6) 및 제3 MOSFET(7)에도 전류가 흐른다. 소스(72)가 "H", 드레인(61)이 "L"이기 때문에 2차 전지(1)의 방전 방향의 전류 경로가 형성된다.
-전지 전압이 최저 설정 전압보다도 저하하였을 때-
방전 시에 전지 전압이 최저 설정 전압보다도 저하한 경우에는, 과방전을 방지하기 위해서, 방전 방향의 전류 경로를 차단한다. 그러나 이 경우 충전은 가능하게 할 필요가 있기 때문에, 충전 방향에 전류 경로를 절환한다. 즉 소스(72)를 저전위(L)로 하고, 드레인(61)을 고전위(H)로 한다.
제2 제어 단자(10)는 "L"을 출력하여, 제3 MOSFET(7)와 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제1 제어 단자(9)는 "H"를 출력하여, 제2 MOSFET(6)를 온으로 절환한다. 소스(72)가 "L", 드레인(61)이 "H"이기 때문에, 제1 MOSFET(5)에 내장되는 기생 다이오드(56)에 전류가 흐르는 상태로 되어, 2차 전지(1)의 충전 방향의 전류 경로가 형성된다. 한편, 2차 전지(1)의 방전 방향에는 전류가 흐르지 않는 상태로 된다.
구체적으로, 2차 전지(1)의 충전 방향에의 전류는, 제2 MOSFET(6)로부터 제1 MOSFET(5)의 백 게이트(58) 및 제3 MOSFET(7)의 백 게이트(78)로 흐르고, 기생 다이오드(56, 75)를 통하여 흐른다.
[2차 전지를 충전시킬 때]
충전 방향으로 전류 경로를 형성하기 때문에 소스(72)가 저전위(L)이고, 드 레인(61)이 고전위(H)이다.
-전지 전압이 최저 설정 전압보다도 낮을 때-
제2 제어 단자(10)는 "L"을 출력하고, 제3 MOSFET(7)와 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제1 제어 단자(9)는 "H"를 출력하고, 제2 MOSFET(6)를 온으로 절환한다. 소스(72)가 "L"이고, 드레인(61)이 "H"이기 때문에, 제1 MOSFET(5)에 내장되는 기생 다이오드(56)에 전류가 흐르는 상태로 되고, 2차 전지(1)의 충전 방향의 전류 경로가 형성된다. 한편, 2차 전지(1)의 방전 방향에는 전류가 흐르지 않는 상태로 된다.
구체적으로, 2차 전지(1)의 충전 방향에의 전류는, 제2 MOSFET(6)로부터 제1 MOSFET(5)의 백 게이트(58) 및 제3 MOSFET(7)의 백 게이트(78)로 흐르고, 기생 다이오드(56, 75)를 통하여 흐른다.
-전지 전압이 최저 설정 전압보다도 높아지고, 최고 설정 전압보다도 낮을 때-
제1 제어 단자(9)와 제2 제어 단자(10)는 "H"를 출력하고, 제1 MOSFET(5), 제2 MOSFET(6), 제3 MOSFET(7)를 온으로 한다. 이 때, 전류는 주로 제1 MOSFET(5)를 통하여 흐르지만, 제2 MOSFET(6) 및 제3 MOSFET(7)에도 전류가 흐른다. 소스(72)가 "L"이고, 드레인(61)이 "H"이기 때문에 2차 전지(1)의 충전 방향의 전류 경로가 형성된다.
-전지 전압이 최고 설정 전압보다도 높아질 때-
충전 시에 전지 전압이 최고 설정 전압보다도 높아진 경우에는, 과충전을 방 지하기 위해서, 충전 방향의 전류 경로를 차단한다. 그러나 이 경우 방전은 가능하게 할 필요가 있기 때문에, 방전 방향에 전류 경로를 절환한다. 즉 소스(72)를 고전위(H)로 하고, 드레인(61)을 저전위(L)로 한다.
제1 제어 단자(9)의 출력이 "L"로 되어, 제2 MOSFET(6)와 제1 MOSFET(5)를 오프로 절환한다. 이 때, 제2 제어 단자(10)의 출력은 "H"로 되어, 제3 MOSFET(7)를 온으로 절환한다. 소스(72)가 "H", 드레인(61)이 "L"이기 때문에, 제1 MOSFET(5)에 내장되는 기생 다이오드(55)에 전류가 흐르는 상태로 되어, 2차 전지(1)의 방전 방향의 전류 경로가 형성된다. 한편, 2차 전지(1)의 충전 방향에는 전류가 흐르지 않는 상태로 된다.
구체적으로, 2차 전지(1)의 방전 방향에의 전류는 제3 MOSFET(7)로부터 제1 MOSFET(5)의 백 게이트(58) 및 제2 MOSFET(6)의 백 게이트(68)로 흐르고, 기생 다이오드(55, 65)를 통하여 흐른다.
제2 MOSFET(6) 및 제3 MOSFET(7)에서는, 주로 2차 전지(1)가 과충전 상태 또는 과방전 상태로부터 통상 상태로 되돌아가기까지의 기간에 전류가 흐르기 때문에, 주로 통상 상태일 때에 전류가 흐르는 제1 MOSFET(5)와 같이 온 저항을 그만큼 고려하지 않아도 된다.
따라서, 제2 MOSFET(6) 및 제3 MOSFET(7)의 사이즈는, 제1 MOSFET(5)의 사이즈와 비교하여 충분히 작게 하는 것이 가능하게 된다. 예를 들면, 제2 MOSFET(6)의 사이즈 및 제3 MOSFET(7)의 사이즈가 제1 MOSFET(5)의 사이즈의 2분의 1 이하이면, 종래의 쌍방향스위칭 소자(86)의 칩 사이즈보다 작게 할 수 있다.
보호 회로에서는, 스위칭 소자(3)의 저항값(온 저항)을 검출하여 제어를 행하고 있는 경우가 있고, 스위칭 소자(3)에 소정의 온 저항값을 유지하는 설계가 요구되는 경우가 있다. 즉, 종래의 온 저항을 유지하는 경우, 본 실시 형태에 따르면 칩 사이즈를 약 1/4로 저감할 수 있다.
이하 구체적으로 설명한다. 예를 들면 종래(도 5)의 MOSFET(82, 83)의 온 저항을 각각 20mΩ, 사이즈를 2㎟로 한다. 즉 종래의 쌍방향 스위칭 소자(86)의 온 저항은 40mΩ이고, 칩 사이즈(점유 면적)은 4㎟로 된다.
한편, 본 실시 형태에서는 제2, 제3 MOSFET(6, 7)의 칩 사이즈를 충분히 작게 할 수 있기 때문에, 종래의 온 저항(40mΩ)을 유지하면, 스위칭 소자(3)의 칩 사이즈를 1㎟까지 저감 가능하다. 즉, 스위칭 소자(3)로서의 칩 사이즈를 약 1/4로 할 수 있다.
또한, 제3 실시 형태의 보호 장치는, AND 게이트 회로(11)를 설치한 경우를 예로 설명하였다. AND 게이트 회로(11)를 이용함으로써, 제어 회로(4)로부터의 입력을 2 단자로 할 수 있다. 예를 들면, 종래의 제어용 IC(87)에서 쌍방향 스위칭 소자(86)의 제어 단자는 2 단자이기 때문에, AND 게이트 회로(11)를 이용함으로써 단자수를 변경하지 않고 실시할 수 있다는 이점을 갖는다.
한편, AND 게이트 회로(11)를 설치하지 않고, 제1 실시 형태의 스위칭 소자(3)를 제어 회로(4)에 의해서 제어하는 경우에도 마찬가지로 실시할 수 있다. AND 게이트 회로(11)가 불필요하게 됨으로써 스위칭 소자(3)의 소형화나 부품 점수의 삭감에 기여할 수 있다.
또한, 상기한 스위칭 소자(3) 및 보호 회로(2)에 구비되는 각 MOSFET(5, 6, 7)에서는 n 채널의 횡형 MOSFET를 이용하였지만, 이것에 한하지 않고, p 채널의 MOSFET를 이용하여도 되고, 또한 종형 MOSFET를 이용하여도 마찬가지의 효과를 얻을 수 있다.
또한, 스위칭 소자(3)를 2차 전지의 보호 회로에 이용한 예를 설명하였지만, 쌍방향 스위칭을 요하는 라인 스위치로서 이용할 수 있다.
본 발명에 따르면, 제2, 제3 스위칭 소자 및 제2, 제3 스위칭 소자의 양단의 전위차에 의해서, 제1 스위칭 소자의 2개의 기생 다이오드를 절환할 수 있다. 제2, 제3 스위칭 소자는, 쌍방향의 전류 경로의 절환이 가능하면 충분하고, 제1 스위칭 소자에 대하여 충분히 작은 칩 사이즈로도 된다. 따라서, 종래의 쌍방향 스위칭 소자와 비교하여, 대폭 소형화한 쌍방향의 스위칭 소자를 제공할 수 있다.
또한, AND 게이트 회로를 설치하여, AND 게이트 회로의 입력을 제2, 제3 스위칭 소자의 제어 단자에 접속하고, AND 게이트 회로의 출력을 제1 스위칭 소자의 제어 단자에 접속함으로써, 2개의 제어 신호로 스위칭 소자를 동작시킬 수 있다.
이에 따라 예를 들면 종래의 쌍방향 스위칭 소자를 제어하는 제어 회로의 출력 단자수를 변경하지 않고서 이용할 수 있다는 이점을 갖는다.
또한, 상기한 스위칭 소자를 2차 전지 등의 보호 회로에 채용함으로써, 과충전, 과방전의 절환의 스위칭 소자의 사이즈를 대폭 저감할 수 있다. 또한, 이에 따라 제조 코스트의 저감을 도모할 수 있다.
보호 회로에서는, 스위칭 소자의 저항값(온 저항)을 검출하여 제어를 행하고 있는 경우가 있고, 스위칭 소자에 소정의 온 저항값을 유지하도록 하는 설계가 요구되는 경우가 있다. 즉, 종래의 보호 회로에 이용하는 쌍방향 스위칭 소자와 비교하여, 그 온 저항을 유지하는 경우, 본 실시 형태에 따르면 칩 사이즈를 약 1/4로 저감할 수 있다.
또한, 종래의 보호 회로에 이용하고 있었던 제어 회로의 출력 단자수를 변경하지 않고서 이용할 수 있다는 이점을 갖는다.

Claims (10)

  1. 제어 단자와 2개의 단자를 각각 갖는 제1, 제2, 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자는 한 쪽의 단자를 상기 제1 스위칭 소자의 한 쪽의 단자에 접속하고, 다른 쪽의 단자를 상기 제2 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속하고,
    상기 제3 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 다른 쪽의 단자에 접속하고, 다른 쪽의 단자를 상기 제3 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속한 것을 특징으로 하는 스위칭 소자.
  2. 제1항에 있어서,
    상기 제1, 제2, 제3 스위칭 소자에 접속하는 AND 게이트 회로를 구비하고, 상기 AND 게이트 회로의 입력 단자를 각각 상기 제2 및 제3 스위칭 소자의 상기 제어 단자에 접속하고, 상기 AND 게이트 회로의 출력 단자를 상기 제1 스위칭 소자의 상기 제어 단자에 접속하는 것을 특징으로 하는 스위칭 소자.
  3. 제1항에 있어서,
    상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하고,
    상기 제2 스위칭 소자의 상기 한 쪽의 단자 및 상기 제3 스위칭 소자의 상기 한 쪽의 단자 사이에 형성되는 전류 경로의 방향을 절환하는 것을 특징으로 하는 스위칭 소자.
  4. 제1항에 있어서,
    상기 제1 스위칭 소자는 2개의 기생 다이오드를 갖고, 상기 제2 및 제3 스위칭 소자는 각각 1개의 기생 다이오드를 갖고,
    상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하고,
    제1 스위칭 소자의 상기 기생 다이오드를 절환하는 것을 특징으로 하는 스위칭 소자.
  5. 제1항에 있어서,
    상기 제2 및 제3 스위칭 소자는, 각각 상기 제1 스위칭 소자의 칩 사이즈의 1/2 이하의 사이즈인 것을 특징으로 하는 스위칭 소자.
  6. 제어 단자와 2개의 단자를 각각 갖는 제1, 제2, 제3 스위칭 소자를 구비하고, 상기 제2 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 한 쪽의 단자에 접속하고, 다른 쪽의 단자를 상기 제2 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속하고, 상기 제3 스위칭 소자는, 한 쪽의 단자를 상기 제1 스위칭 소자의 다른 쪽의 단자에 접속하고, 다른 쪽의 단자를 상기 제3 스위칭 소자 및 상기 제1 스위칭 소자의 각각의 백 게이트에 접속한 스위칭 소자와,
    상기 스위칭 소자의 제어를 행하는 제어 수단을 구비하고,
    상기 스위칭 소자를 2차 전지에 직렬로 접속하고, 상기 2차 전지의 충전 방향 및 방전 방향의 전류 경로의 절환을 행하는 것을 특징으로 하는 보호 회로.
  7. 제6항에 있어서,
    상기 제어 수단은, 상기 2차 전지의 전압이 최고 설정 전압보다도 높은 경우에는 상기 제1 스위칭 소자를 오프로 하고, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 중 어느 한 쪽을 오프함으로써, 방전을 행하는 것을 특징으로 하는 보호 회로.
  8. 제6항에 있어서,
    상기 제어 수단은, 상기 2차 전지의 전압이 최저 설정 전압보다도 낮은 경우에는 상기 제1 스위칭 소자를 오프로 하고, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 중 어느 한 쪽을 오프로 함으로써, 충전을 행하는 것을 특징으로 하는 보호 회로.
  9. 제6항에 있어서,
    상기 제1 스위칭 소자는 2개의 기생 다이오드를 갖고, 상기 제2 및 제3 스위칭 소자는 각각 1개의 기생 다이오드를 갖고,
    상기 제어 수단은, 상기 제1 스위칭 소자의 오프 시에 상기 제2 스위칭 소자 또는 제3 스위칭 소자의 한 쪽을 오프하고,
    상기 제2 및 제3 스위칭 소자의 상기 다른 쪽의 단자 사이의 전위차에 의해서 제1 스위칭 소자의 상기 기생 다이오드를 절환하는 것을 특징으로 하는 보호 회로.
  10. 제6항에 있어서,
    상기 제2 및 제3 스위칭 소자는, 각각 상기 제1 스위칭 소자의 칩 사이즈의 1/2 이하의 사이즈인 것을 특징으로 하는 보호 회로.
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